KR100963308B1

KR100963308B1 - 전류 제어 발진기

Info

Publication number: KR100963308B1
Application number: KR1020077019319A
Authority: KR
Inventors: 다이스케 야마자키; 안드르제이 라데키
Original assignee: 후지쯔 가부시끼가이샤
Priority date: 2005-02-28
Filing date: 2005-02-28
Publication date: 2010-06-11
Also published as: EP1855380A1; EP1855380B1; WO2006092842A1; EP2381577A3; US20080007352A1; EP1855380A4; KR20070098943A; JPWO2006092842A1; EP2381577B1; EP2381577A2; US7808331B2; JP4610608B2

Abstract

본 발명은 소비 전력을 증가시키지 않고 주파수 레인지를 넓히는 것을 목적으로 한다. 전류 회로(1a, 1b)는 제어 전류에 기초한 충전 전류를 출력한다. 콘덴서(C1, C2)는 전류 회로(1a, 1b)에 대응하여 설치되며, 충전 전류가 공급된다. 방전 트랜지스터(M1, M3)는 콘덴서(C1, C2)에 대응하여 설치되며, 콘덴서(C1, C2)의 전하를 방전한다. 개폐 트랜지스터는 전류 회로(1a, 1b)와 콘덴서(C1, C2) 사이에 접속되고, 콘덴서(C1, C2)의 전압에 따라 전류 회로(1a, 1b)와 콘덴서(C1, C2) 사이를 개폐한다. 신호 출력 트랜지스터(M5, M6)는 전류 회로(1a, 1b)와 개폐 트랜지스터(M2, M4) 사이에 게이트가 접속되고, 충전 전류에 따라 신호를 플립플롭(2)에 출력한다. 플립플롭(2)은 신호에 따라 방전 트랜지스터(M1, M3)를 교대로 구동한다.

Description

전류 제어 발진기{CURRENT CONTROLLED OSCILLATOR}

본 발명은 전류 제어 발진기에 관한 것으로서, 특히 제어 전류에 의해 발진 주파수가 변화되는 전류 제어 발진기에 관한 것이다.

전류나 전압에 의해 제어되는 발진기는 테이터 통신 시스템의 기본적인 부분인 클록 복원이나 비트 동기 블록에 있어서의 PLL(Phase Locked Loop)에 널리 이용되고 있다. 이러한 발진기로는 이중 콘덴서를 이용한 전류 제어 발진기, 전압 제어 발진기가 있다(예컨대, 비특허 문헌 1, 2, 특허 문헌 1 참조).

도 9는 종래의 이중 콘덴서에 의한 전류 제어 발진기의 회로도이다. 도면에 도시한 바와 같이 전류 제어 발진기는 PMOS 트랜지스터(M101, M103, M105∼M107), NMOS 트랜지스터(M102, M104), 콘덴서(C101, C102), 전류원(I101), 비교기(101, 102) 및 RS 플립플롭(103)을 포함하고 있다.

트랜지스터(M101, M102, M106)와 콘덴서(C101)로 하나의 지연 회로를 구성하고, 트랜지스터(M103, M104, M107)와 콘덴서(C102)로 하나의 지연 회로를 구성하고 있다. 각 지연 회로의 콘덴서(C101, C102)가 교대로 충방전을 행함으로써, 발진 신호를 생성한다.

트랜지스터(M105, M106, M107)는 전류 미러( current mirror) 회로를 구성하 고 있다. 이 전류 미러 회로는 전류원(I101)의 전류를 트랜지스터(M106, M107)로 되돌리고 있다.

지연 회로를 구성하고 있는 트랜지스터(M101, M102)는 게이트에 L 상태의 신호가 입력되면, 트랜지스터(M101)가 온되고, 트랜지스터(M102)가 오프된다. 이에 따라, 콘덴서(C101)에는 트랜지스터(M106)로부터의 전류(전하)가 충전되게 된다. 또한, 트랜지스터(M101, M102)는 게이트에 H 상태의 신호가 입력되면, 트랜지스터(M101)가 오프되고, 트랜지스터(M102)가 온된다. 이에 따라, 콘덴서(C101)는 전압[Vss(전압 Vdd의 전원의 그라운드 전압)]의 노드에 쇼트되며, 충전하고 있던 전하를 방전한다. 또 하나의 지연 회로를 구성하고 있는 트랜지스터(M103, M104) 및 콘덴서(C102)도 상기한 트랜지스터(M101, M102) 및 콘덴서(C101)와 마찬가지로 트랜지스터(M107)로부터 흐르는 전류를 충방전한다.

콘덴서(C101, C102)의 전압은 비교기(101, 102)에 입력된다. 비교기(101, 102)는 기준 전압(Vref)이 입력되어 있고, 이 기준 전압(Vref)과 콘덴서(C101, C102)의 전압을 비교하여 비교 결과를 플립플롭(103)에 출력한다. 예컨대, 비교기(101, 102)는 콘덴서(C101, C102)의 전압이 기준 전압(Vref)보다 커지면, H 상태의 신호를 출력한다.

플립플롭(103)의 S 단자에는 비교기(101)로부터의 신호가 입력되고, R 단자에는 비교기(102)로부터의 신호가 입력된다. 플립플롭(103)은 S 단자에 입력되는 신호가 H 상태가 되면, Q 단자로부터 H 상태의 신호를 출력한다. 즉, 플립플롭(103)은 콘덴서(C101)에 전하가 충전되어 콘덴서(C101)의 전압이 기준 전 압(Vref)을 초과하면, Q 단자로부터 H 상태의 신호를 출력한다. Q 단자로부터 출력되는 H 상태의 신호는 트랜지스터(M101, M102)의 게이트에 출력된다. 이것에 의해, 트랜지스터(M102)가 온되고, 콘덴서(C101)의 전하가 방전된다.

한편, 플립플롭(103)의 XQ 단자로부터, S 단자에 입력되는 H 상태의 신호에 의해 L 상태의 신호가 출력된다. 이것에 의해, 트랜지스터(M103)가 온되고, 콘덴서(C102)에 전하가 충전된다. 콘덴서(C102)의 전압이 충전에 의해 기준 전압(Vref)을 초과하면, 비교기(102)로부터 H 상태의 신호가 출력된다. 플립플롭(103)은 R 단자에 H 상태의 신호가 입력됨으로써, Q 단자로부터 L 상태, XQ 단자로부터 H 상태의 신호를 출력한다. 이것에 의해, 이번에는 콘덴서(C101)에 전하가 충전되고, 콘덴서(C102)가 방전을 행한다.

이와 같이, 콘덴서(C101, C102)가 교대로 충방전을 반복함으로써, 도면에 도시된 노드(N101, N102)로부터 발진 신호를 얻을 수 있다. 또한, 전류원(I101)의 전류량을 제어함으로써, 콘덴서(C101, C102)의 충전 속도를 바꿀 수 있어, 발진 신호의 주파수를 바꿀 수 있다.

도 10은 콘덴서의 충방전을 설명하는 도면이다. 도면에 도시한 파형(W101, W102)은 콘덴서[C101(노드 N101)]의 전압 변화를 나타내고 있다. 파형(W103, W104)은 콘덴서[C102(노드 N102)]의 전압 변화를 나타내고 있다.

파형(W101)으로 나타내는 바와 같이, 콘덴서(C101)는 트랜지스터(M106)로부터의 전류에 의해 전압이 상승한다. 그리고, 콘덴서(C101)의 전압이 비교기(101)에 입력되어 있는 기준 전압(Vref)에 도달하면, 파형(W102)으로 나타내는 바와 같이 전하의 방전이 행해지고, 파형(W103)으로 나타내는 바와 같이, 콘덴서(C102)의 전하의 충전이 행해진다. 충전에 의해 콘덴서(C102)의 전압이 기준 전압(Vref)에 도달하면, 파형(W104)으로 나타내는 바와 같이 전하의 방전이 행해진다. 이와 같이, 콘덴서(C101, C102)가 충방전을 반복함으로써, 발진 신호를 얻을 수 있다.

그런데, 도면에 도시된 전류 제어 발진기의 주기(T)는 하기 수식 1로 표시된다.

[수식 1]

T＝2(C＊Vref/Ic＋Td)

여기서, C는 콘덴서(C101, C102)의 용량, Ic는 콘덴서(C101, C102)에 흐르는 전류, Td는 비교기(101, 102)에 의한 지연 시간(전압 비교를 하는 데 발생하는 시간)이다. 따라서, 발진 신호의 주파수(f)는 하기 수식 2로 표시된다.

[수식 2]

f＝Ic/{2＊(C＊Vref＋Td＊Ic)}

도 11은 콘덴서에 충전되는 전류와 발진 신호의 주파수의 관계를 도시한 도면이다. 도면의 파형(W111)은 전류원(I101)의 전류와 주파수의 이상적인 관계를 나타내고 있다. 파형(W112)은 전류원(I101)의 전류와 주파수의 실제 관계를 나타내고있다. 파형(W111)으로 나타내는 바와 같이, 전류원(I101)의 전류를 증가시키면, 그것에 비례하여 발진 신호의 주파수가 증가하는 것이 바람직하다.

수식 2의 분자인 Ic에 의해 전류원(I101)의 전류를 증가시키면, 주파수도 커진다. 그러나, 분모에도 Ic가 존재하기 때문에, 파형(W112)으로 나타내는 바와 같 이 비선형이 된다. 즉, 비교기(101, 102)의 지연에 따른 시간(Td)에 의해 전류와 주파수의 관계는 비선형이 된다. 그 때문에, 전류원(I101)의 전류를 증가시켜도 주파수의 고역이 신장되지 않고, 주파수 레인지가 좁아지게 된다. 또한, 비교기(101, 102)의 지연은 비교기(101, 102) 자체의 지연과, 입력단에 접속되어 있는 트랜지스터(M101∼M104)의 기생 용량, 콘덴서(C101, C102)의 용량에 의해 발생하는 지연이 있다.

비특허 문헌 1: M. Flynn, and S. Lidholm, "A1.2-um CMOS Current-Controlled Oscillator," In IEEE Journal of Solid State Circuits, Vol. 27, No.7, pp. 982-987, July 1992.

비특허 문헌 2: M. Banu, "MOS oscillators with multi-decade tuning range and gigahertz maximum speed," IEEE J. Solid-State Circuits, vol. 23, pp. 1386-1393, Dec.1988.

특허 문헌 1: 일본 특허 공개 평성 제8-265108호 공보

[발명이 해결하고자 하는 과제]

이와 같이, 비교기(101, 102)의 지연에 의해 발진 신호의 주파수 레인지가 좁다고 하는 문제점이 있었다.

또한, 비교기(101, 102)의 비교를 신속하게 하여 주파수 레인지를 넓히고자 하면, 소비 전력이 커진다고 하는 문제점이 있었다.

본 발명은 이러한 점을 감안하여 이루어진 것으로서, 소비 전력을 늘리지 않고 발진 신호의 주파수 레인지를 넓힐 수 있는 전류 제어 발진기를 제공하는 것을 목적으로 한다.

[과제를 해결하기 위한 수단]

본 발명에서는 상기 문제를 해결하기 위해서 도 1에 도시된 바와 같은 제어 전류에 의해 발진 주파수가 변화되는 전류 제어 발진기에 있어서, 제어 전류에 기초한 충전 전류를 출력하는 2개의 전류 회로(1a, 1b)와, 전류 회로(1a, 1b)에 대응하여 설치되며, 충전 전류가 공급되는 콘덴서(C1, C2)와, 콘덴서(C1, C2)에 대응하여 설치되며, 콘덴서(C1, C2)의 전하를 방전하는 방전 트랜지스터(M1, M3)와, 전류 회로(1a, 1b)와 콘덴서(C1, C2) 사이에 접속되고, 콘덴서(C1, C2)의 전압에 따라 전류 회로(1a, 1b)와 콘덴서(C1, C2) 사이를 개폐하는 개폐 트랜지스터(M2, M4)와, 전류 회로(1a, 1b)에 대응하여 설치되며, 전류 회로(1a, 1b)로부터 개폐 트랜지스터(M2, M4)에 출력되는 충전 전류에 따라 신호를 출력하는 신호 출력 트랜지스터(M5, M6)와, 신호에 따라 방전 트랜지스터(M1, M3)를 교대로 구동하는 플립플롭(2)을 포함하는 것을 특징으로 하는 전류 제어 발진기가 제공된다.

이러한 전류 제어 발진기에 따르면, 충방전을 행하는 콘덴서(C1, C2)의 전압에 따라 개폐 트랜지스터(M2, M4)가 전류 회로(1a, 1b)와 콘덴서(C1, C2) 사이를 개폐한다. 그리고, 신호 출력 트랜지스터(M5, M6)는 콘덴서(C1, C2)와 전류 회로(1a, 1b) 사이가 분리되면, 충전 전류에 의해 즉시 신호를 플립플롭(2)에 출력한다. 이에 따라, 신호의 지연이 해소된다. 또한, 비교기를 이용하지 않고서 콘덴서(C1, C2)의 전압에 따른 신호를 플립플롭(2)에 출력한다.

또한, 본 발명에서는 상기 과제를 해결하기 위해서, 제어 전류에 의해 발진 주파수가 변화되는 전류 제어 발진기에 있어서, 제어 전류에 기초한 충전 전류를 출력하는 전류 회로와, 충전 전류가 공급되는 콘덴서와, 콘덴서의 전하를 방전하는 방전 트랜지스터와, 전류 회로와 콘덴서 사이에 접속되며, 콘덴서의 전압에 따라 전류 회로와 콘덴서 사이를 개폐하는 개폐 트랜지스터를 갖는 지연 회로와, 전류 회로로부터 개폐 트랜지스터에 출력되는 충전 전류에 따라 신호를 출력하는 신호 출력 트랜지스터를 포함하는 것을 특징으로 하는 전류 제어 발진기가 제공된다.

이러한 전류 제어 발진기에 따르면, 지연 회로의 충전 전류가 공급되는 콘덴서와 충전 전류를 공급하는 전류 회로 사이에, 콘덴서의 전압에 따라 전류 회로와 콘덴서 사이를 개폐하는 개폐 트랜지스터를 설치하도록 하였다. 그리고, 전류 회로로부터 개폐 트랜지스터에 출력되는 충전 전류에 따라 신호를 출력하는 신호 출력 트랜지스터를 설치하도록 하였다. 이것에 의해, 신호의 지연이 해소된다. 또한, 비교기를 이용하지 않고서 콘덴서의 전압에 따른 신호를 출력한다.

[발명의 효과]

본 발명의 전류 제어 발진기에서는, 충방전을 행하는 콘덴서의 전압에 따라 전류 회로와 콘덴서를 분리하고, 신호 출력 트랜지스터가 충전 전류에 따라 즉시 신호를 출력하도록 하였다. 이것에 의해 콘덴서에 의한 신호의 지연이 해소되고, 또한, 비교기를 이용하지 않고서 신호 출력 트랜지스터에 의해 신호를 출력하기 때문에, 소비 전력을 증가시키지 않고 주파수 레인지를 넓힐 수 있다.

또한, 본 발명의 전류 제어 발진기에서는, 지연 회로를, 충방전을 행하는 콘덴서의 전압에 따라 전류 회로와 콘덴서를 분리하도록 구성하며, 신호 출력 트랜지스터가 충전 전류에 따라 즉시 신호를 출력하도록 하였다. 이것에 의해, 콘덴서에 의한 신호의 지연이 해소되고, 또한, 비교기를 이용하지 않고서 신호 출력 트랜지스터에 의해 신호를 출력하기 때문에, 소비 전력을 증가시키지 않고 주파수 레인지를 넓힐 수 있다.

본 발명의 상기 및 다른 목적, 특징 및 이점은 본 발명의 예로서 바람직한 실시 형태를 나타내는 첨부의 도면과 관련된 이하의 설명에 의해 밝혀질 것이다.

도 1은 전류 제어 발진기의 개요를 도시한 도면이다.

도 2는 제1 실시 형태에 따른 전류 제어 발진기의 회로도이다.

도 3은 도 2의 지연 회로의 회로도이다.

도 4는 전류 제어 발진기의 각부의 전압 변화를 도시한 도면이다.

도 5는 플립플롭의 회로도이다.

도 6은 도 5의 NAND 회로의 상세한 회로도이다.

도 7은 도 2의 전류 제어 발진기에 있어서의 제어 전류와 발진 신호의 주파수의 관계를 도시한 도면이다.

도 8은 제2 실시 형태에 따른 전류 제어 발진기의 회로도이다.

도 9는 종래의 이중 콘덴서에 의한 전류 제어 발진기의 회로도이다.

도 10은 콘덴서의 충방전을 설명한 도면이다.

도 11은 콘덴서에 충전되는 전류와 발진 신호의 주파수의 관계를 도시한 도 면이다.

〈도면의 주요 부분에 대한 부호의 설명〉

M1, M3 : 방전 트랜지스터

M2, M4 : 개폐 트랜지스터

M5, M6 : 신호 출력 트랜지스터

M7, M8 : 트랜지스터

C1, C2 : 콘덴서

1a, 1b : 전류 회로

2 : 플립플롭

I1 : 전류원

이하, 본 발명의 원리를 도면을 참조하여 상세히 설명한다.

도 1은 전류 제어 발진기의 개요를 도시한 도면이다. 도면에 도시된 바와 같이 전류 제어 발진기는 NMOS 방전 트랜지스터(M1, M3), NMOS 개폐 트랜지스터(M2, M4), NMOS 신호 출력 트랜지스터(M5, M6), PMOS 트랜지스터(M7, M8), 전류원(I1), 전류 회로(1a, 1b) 및 플립플롭(2)을 갖고 있다.

전류 회로(1a, 1b)는 전류원(I1)의 제어 전류에 기초하여 충전 전류를 출력한다. 콘덴서(C1, C2)는 전류 회로(1a, 1b)에 대응하여 설치되며, 전류 회로(1a, 1b)로부터 충전 전류가 공급된다. 방전 트랜지스터(M1, M3)는 콘덴서(C1, C2)에 대응하여 설치되며, 콘덴서(C1, C2)에 충전되어 있는 전하를 방전한다.

개폐 트랜지스터(M2, M4)는 전류 회로(1a, 1b)에 대응하여 설치되며, 콘덴서(C1, C2)의 전압에 따라 전류 회로(1a, 1b)와 콘덴서(C1, C2) 사이를 개폐한다. 예컨대, 개폐 트랜지스터(M2, M4)는 게이트에 기준 전압(Vref)이 입력되고, 기준 전압(Vref)과 콘덴서(C1, C2)의 전압차가 임계치 전압 이하가 되면 오프되고, 전류 회로(1a, 1b)와 콘덴서(C1, C2) 사이를 하이 임피던스로 하여 분리한다.

신호 출력 트랜지스터(M5, M6)는 전류 회로(1a, 1b)에 대응하여 설치되며, 게이트가 전류 회로(1a, 1b)와 개폐 트랜지스터(M2, M4) 사이에 접속되어 있다. 신호 출력 트랜지스터는 전류 회로(1a, 1b)로부터 출력되는 충전 전류에 따라 H 상태 및 L 상태의 신호를 플립플롭(2)에 출력한다. 예컨대, 콘덴서(C1, C2)가 소정의 전압이 되고, 개폐 트랜지스터(M2, M4)에 의해 전류 회로(1a, 1b)와 콘덴서(C1, C2) 사이가 분리되면, 충전 전류는 신호 출력 트랜지스터(M5, M6)의 게이트에 유입되게 된다. 이에 따라, 신호 출력 트랜지스터(M5, M6)의 게이트의 전압은 즉시 상승하여(게이트의 임피던스는 매우 크기 때문에) 온되게 된다.

플립플롭(2)은 신호 출력 트랜지스터(M5, M6)로부터의 신호에 따라 교대로 방전 트랜지스터(M1, M3)를 구동한다. 트랜지스터(M7, M8)는 신호 출력 트랜지스터(M5, M6)와 접속되어 인버터를 구성하고 있다. 트랜지스터(M7, M8)는 게이트에 바이어스 전압(Vbias)이 입력되며, 항상 온되어 있다.

이와 같이, 충방전을 행하는 콘덴서(C1, C2)의 전압에 따라 전류 회로(1a, 1b)와 콘덴서(C1, C2)를 분리하고, 신호 출력 트랜지스터(M5, M6)가 충전 전류에 의해 즉시 신호를 출력하도록 하였다. 이것에 의해, 신호의 지연이 해소되고, 또 한, 비교기를 이용하지 않고서 신호 출력 트랜지스터(M5, M6)에 의해 신호를 플립플롭(2)에 출력하기 때문에, 소비 전력을 증가시키지 않고 주파수 레인지를 넓힐 수 있다.

다음에, 본 발명의 제1 실시 형태를 도면을 참조하여 상세히 설명한다.

도 2는 제1 실시 형태에 따른 전류 제어 발진기의 회로도이다. 도면에 도시된 바와 같이 전류 제어 발진기는 NMOS 트랜지스터(M11∼M14, M18, M19), PMOS 트랜지스터(M15∼M17, M20, M21), 콘덴서(C11, C12), 전류원(I11) 및 RS 플립플롭(11)을 갖고 있다. 이들 소자는, 예컨대 하나의 반도체 칩 상에 형성된다. 또한, 트랜지스터(M11)의 드레인의 노드를 노드(N11), 트랜지스터(M12)의 드레인의 노드를 노드(N12), 트랜지스터(M13)의 드레인의 노드를 노드(N13) 및 트랜지스터(M14)의 드레인의 노드를 노드(N14)로 한다.

트랜지스터(M15, M16)의 소스는 전압(Vdd)의 전원의 노드와 접속되어 있다. 트랜지스터(M15, M16)의 게이트는 서로 접속되어, 트랜지스터(M15)의 드레인 및 전류원(I11)과 접속되어 있다. 트랜지스터(M16)의 드레인은 트랜지스터(M12)의 드레인과 접속되어 있다.

트랜지스터(M12)의 게이트에는 기준 전압(Vref)이 입력된다. 트랜지스터(M12)의 소스는 트랜지스터(M11)의 드레인과 접속되어 있다.

트랜지스터(M11)의 게이트는 플립플롭(11)의 Q 단자와 접속되어 있다. 트랜지스터(M11)의 소스는 전압[Vss(전압 Vdd의 전원의 그라운드 전압)]의 노드와 접속되어 있다. 트랜지스터(M11)의 드레인-소스 사이에는 콘덴서(C11)가 접속되어 있 다.

트랜지스터(M17)의 게이트는 트랜지스터(M15, M16)의 게이트와 접속되어 있다. 트랜지스터(M17)의 소스는 전압(Vdd)의 노드와 접속되어 있다. 트랜지스터(M17)의 드레인은 트랜지스터(M14)의 드레인과 접속되어 있다.

트랜지스터(M14)의 게이트에는 기준 전압(Vref)이 입력된다. 트랜지스터(M14)의 소스는 트랜지스터(M13)의 드레인과 접속되어 있다.

트랜지스터(M13)의 게이트는 플립플롭(11)의 XQ 단자와 접속되어 있다. 트랜지스터(M13)의 소스는 전압(Vss)의 노드와 접속되어 있다. 트랜지스터(M13)의 드레인-소스 사이에는 콘덴서(C12)가 접속되어 있다.

트랜지스터(M20, M21)의 게이트에는 바이어스 전압(Vbias)이 입력되어 있다. 트랜지스터(M20, M21)의 소스는 전압(Vdd)의 노드와 접속되어 있다. 트랜지스터(M20, M21)의 드레인은 트랜지스터(M18, M19)의 드레인과 접속되고, 또한, 플립플롭(11)의 XS 단자, XR 단자와 접속되어 있다.

트랜지스터(M18, M19)의 게이트는 트랜지스터(M12, M14)의 드레인과 접속되어 있다. 트랜지스터(M18, M19)의 소스는 전압(Vss)의 노드와 접속되어 있다.

트랜지스터(M15∼M17)는 전류 미러 회로를 구성하고 있다. 이 전류 미러 회로는 전류원(I11)의 전류를 트랜지스터(M16, M17)로 되돌리고 있다.

전류원(I11)의 전류는 제어할 수 있도록 되어 있다. 전류원(I11)의 전류량을 제어함으로써, 콘덴서(C11, C12)의 충전의 속도를 바꾸어 발진 신호의 주파수를 바꿀 수 있다.

트랜지스터(M11, M12, M16)와 콘덴서(C11)로 하나의 지연 회로를 구성하고, 트랜지스터(M13, M14, M17)와 콘덴서(C12)로 하나의 지연 회로를 구성하고 있다. 각 지연 회로의 콘덴서(C11, C12)가 교대로 충방전을 행함으로써, 발진 신호를 발생한다. 여기서, 트랜지스터(M11, M12, M16)와 콘덴서(C11)로 구성되는 지연 회로에 대해서 상세히 설명한다.

도 3은 도 2의 지연 회로의 회로도이다. 도 2와 동일한 것에는 동일한 부호를 붙이고, 그 설명을 생략한다.

트랜지스터(M11)는 플립플롭(11)의 XQ 단자로부터 출력되는 신호에 따라 온/오프된다. 트랜지스터(M11)는 게이트에 H 상태의 신호가 입력되면 온되고, 콘덴서(C11)에 충전되어 있는 전하를 방전한다. 트랜지스터(M11)는 게이트에 L 상태의 신호가 입력되면 오프되고, 전류원(I11a)의 전류(전하)를 콘덴서(C11)에 충전하도록 한다. 또한, 전류원(I11a)은 도 2에서 도시한 트랜지스터(M16)로부터 흐르는 전류를 나타내고 있다.

트랜지스터(M12)는 콘덴서(C11)의 전압에 따라 온/오프되고, 전류원(I11a)이 접속되어 있는 노드(N12)와, 콘덴서(C11)가 접속되어 있는 노드(N11)를 접속한 상태 및 분리한 상태로 한다. 예컨대, 콘덴서(C11)의 전하가 방전되고, 노드(N11)의 전압을 전압(Vss)으로 한다. 노드(N11)와 트랜지스터(M12)의 게이트의 전위차는 임계치 전압 이상이며, 트랜지스터(M12)가 온되어 노드(N12)와 노드(N11)를 접속한 상태로 한다. 한편, 콘덴서(C11)에 전류원(I11a)의 전류가 충전되고, 노드(N11)의 전압이 상승하면, 노드(N11)와 트랜지스터(M12)의 게이트 전위차는 임계치 전압보 다 작아진다. 그렇게 하면, 트랜지스터(M12)가 오프되어 노드(N12)와 노드(N11) 사이를 하이 임피던스로 하여 분리한 상태로 한다.

예컨대, 트랜지스터(M12)의 임계치 전압을 0.6 V, 트랜지스터(M12)의 게이트에 입력되어 있는 기준 전압(Vref)의 전압을 1.2 V로 한다. 콘덴서(C11)는 트랜지스터(M11)에 의해 방전되고, 노드(N11)의 전압은 전압[Vss(0 V)]으로 한다. 이 경우, 트랜지스터(M12)의 소스-게이트 사이의 전압은 1.2 V이며, 트랜지스터(M12)는 온된다. 트랜지스터(M12)의 온에 의해 노드(N12)와 노드(N11)는 접속된 상태가 되며, 콘덴서(C11)에는 전류원(I11a)의 전류가 충전된다.

콘덴서(C11)의 충전에 의해 노드(N11)의 전압이 상승하여 0.6 V 이상이 되면, 트랜지스터(M12)의 소스-게이트 사이의 전위차는 0.6 V보다 작아진다. 이에 따라, 트랜지스터(M12)는 오프되고, 노드(N12)와 노드(N11)는 분리된 상태가 된다.

또한, 도 2의 트랜지스터(M13, M14, M17)와 콘덴서(C12)로 구성되는 지연 회로에서도 마찬가지로 트랜지스터(M14)가 콘덴서(C12)의 전압에 따라 온/오프되며, 트랜지스터(M17)가 접속되어 있는 노드(N14)와, 콘덴서(C12)가 접속되어 있는 노드(N13)를 접속한 상태 및 분리한 상태로 한다.

도 2의 설명으로 되돌아간다. 트랜지스터(M12)가 오프되면, 전술한 바와 같이, 노드(N12)와 노드(N11)는 분리된 상태가 된다. 이것에 의해, 트랜지스터(M18)의 게이트의 전압은 트랜지스터(M16)로부터의 전류에 의해 상승하며, 트랜지스터(M18)는 온된다. 마찬가지로, 트랜지스터(M14)가 오프되면, 노드(N14)와 노드(N13)는 분리된 상태가 된다. 이것에 의해, 트랜지스터(M19)의 게이트의 전압은 트랜지스터(M17)로부터의 전류에 의해 상승하며, 트랜지스터(M19)는 온된다.

트랜지스터(M20, M18)로 하나의 인버터를 구성하고, 트랜지스터(M21, M19)로 하나의 인버터를 구성하고 있다. 트랜지스터(M20, M21)는 게이트에 바이어스 전압(Vbias)이 입력되며, 항상 온되도록 되어 있다. 이것에 의해, 트랜지스터(M18, M19)가 오프되면, 트랜지스터(M18, M19)의 드레인의 노드는 H 상태가 된다. 트랜지스터(M18, M19)가 온되면, L 상태가 된다.

트랜지스터(M18)가 온되면, 드레인의 노드가 L 상태가 되고, 플립플롭(11)의 XS 단자에는 L 상태의 신호가 입력된다. 즉, 콘덴서(C11)에 전하가 충전되어 콘덴서(C11)가 소정의 전압이 되면, 트랜지스터(M12)가 오프되고, 트랜지스터(M18)가 온된다. 그리고, 플립플롭(11)의 XS 단자에 L 상태의 신호가 입력된다. 플립플롭(11)은 XS 단자에 L 상태의 신호가 입력되면, Q 단자로부터 H 상태의 신호를 출력하고, XQ 단자로부터 L 상태의 신호를 출력한다.

트랜지스터(M11)는 플립플롭(11)의 Q 단자로부터 출력되는 H 상태의 신호에 의해 온되고, 콘덴서(C11)에 충전되어 있는 전하를 방전한다. 한편, 트랜지스터(M13)는 XQ 단자로부터 출력되는 L 상태의 신호에 의해 오프되고, 트랜지스터(M17)로부터의 전류를 콘덴서(C12)에 충전하도록 한다. 콘덴서(C12)의 전압이 소정의 전압이 되면, 트랜지스터(M14)는 오프되고, 트랜지스터(M19)가 온된다. 그리고, 플립플롭(11)의 XR 단자에 L 상태의 신호가 입력된다. 플립플롭(11)은 XR 단자에 L 상태의 신호가 입력되면, Q 단자로부터 L 상태의 신호를 출력하고, XQ 단자로부터 H 상태의 신호를 출력한다.

트랜지스터(M11)는 플립플롭(11)의 Q 단자로부터 출력되는 L 상태의 신호에 의해 오프되고, 트랜지스터(M16)로부터의 전류를 콘덴서(C11)에 충전한다. 한편, 트랜지스터(M13)는 플립플롭(11)의 XQ 단자로부터 출력되는 H 상태의 신호에 의해 온되고, 콘덴서(C12)에 충전되어 있는 전하를 방전한다. 이와 같이 하여, 콘덴서(C11, C12)는 교대로 충방전을 반복한다.

도 2의 전류 제어 발진기에서는, 트랜지스터(M12)는 콘덴서(C11)의 전압이 소정의 전압이 되면, 노드(N11)와 노드(N12)를 분리한다. 이것에 의해, 트랜지스터(M18)는 트랜지스터(M12, M16)의 기생 용량과 자신의 게이트 용량의 영향에 의해서만 온/오프의 지연이 발생하며, 콘덴서(C11)의 용량의 영향을 받지 않고서 온/오프될 수 있다. 트랜지스터(M12, M16)의 기생 용량과, 자신의 게이트 용량은 매우 작기 때문에, 트랜지스터(M18)에서의 온/오프의 지연은 매우 작은 것이 된다. 또한, 도 9에 도시한 바와 같이, 비교기(101)를 이용하지 않고서 콘덴서(C11)의 전압의 비교 판단을 행하기 때문에, 그 판단의 지연은 매우 작은 것이 된다. 마찬가지로, 트랜지스터(M14)도 콘덴서(C12)의 전압이 소정의 전압이 되면, 노드(N13)와 노드(N14)를 분리한다. 이것에 의해, 트랜지스터(M19)는 트랜지스터(M14, M17)의 기생 용량과 자신의 게이트 용량의 영향에 의해서만 온/오프의 지연이 발생하며, 콘덴서(C12)의 용량의 영향을 받지 않고서 온/오프될 수 있다. 트랜지스터(M14, M17)의 기생 용량과, 자신의 게이트 용량은 매우 작기 때문에, 트랜지스터(M19)에서의 온/오프의 지연은 매우 작은 것이 된다. 또한, 도 9에 도시한 바와 같이, 비교기(102)를 이용하지 않고서 콘덴서(C12)의 전압의 비교 판단을 행하기 때문에, 그 판단의 지연은 매우 작은 것이 된다.

다음에, 각부의 전압 변화에 대해서 설명한다.

도 4는 전류 제어 발진기의 각부의 전압 변화를 도시한 도면이다. 도면에 도시된 파형(W1)은 도 2의 노드(N11)의 전압 변화를 나타내고 있다. 파형(W2)은 노드(N12)의 전압 변화를 나타내고 있다. 파형(W3)은 플립플롭(11)의 XS 단자에 입력되는 신호의 전압 변화를 나타내고 있다. 도면에 도시된 Vref는 트랜지스터(M12)의 게이트에 입력되는 기준 전압(Vref), Vtsens는 트랜지스터(M12)의 임계치 전압, Vref-Vtsens는 트랜지스터(M12)가 온/오프되는 노드(N11)의 전압을 나타내고 있다. Vtinv는 트랜지스터(M18)가 온/오프되는 전압을 나타내고 있다.

콘덴서(C11)에는, 최초, 전하는 없고, 노드(N11)의 전압은 전압[Vss(0 V)]이라고 한다. 트랜지스터(M11)가 오프되고, 콘덴서(C11)에 트랜지스터(M16)로부터의 전류가 충전된다.

콘덴서(C11)에 트랜지스터(M16)로부터의 전류가 충전되면, 노드(N11)의 전압은 파형(W1)으로 나타내는 바와 같이 상승하게 된다. 노드(N11)의 전압이 Vref-Vtsens까지 상승하면, 트랜지스터(M12)는 오프된다. 그렇게 하면, 노드(N11)의 전압 상승은 파형(W1)으로 나타낸 바와 같이 완만하게 되어 멈춘다. 한편, 노드(N12)의 전압은 콘덴서(C11)로의 전류의 공급이 정지됨으로써 파형(W2)으로 나타내는 바와 같이 급격히 상승한다.

노드(N12)의 전압이 Vtinv를 초과하면, 트랜지스터(M18)는 온된다. 이것에 의해, 플립플롭(11)의 XS 단자에 입력되는 신호는 파형(W3)으로 나타내는 바와 같 이 전압[Vdd(H 상태)]으로부터 전압[Vss(L 상태)]이 된다. 플립플롭(11)은 XS 단자에 L 상태의 신호가 입력됨으로써, Q 단자로부터 H 상태를 출력한다.

트랜지스터(M11)는 플립플롭(11)의 Q 단자로부터 H 상태의 신호가 출력됨으로써 온된다. 이것에 의해, 콘덴서(C11)는 방전되고, 노드(N11)의 전압은 파형(W1)으로 나타내는 바와 같이 전압(Vss)이 된다. 또한, 노드(N11)의 전압이 전압(Vss)이 됨으로써, 트랜지스터(M12)는 온되고, 노드(N12)의 전압은 파형(W2)으로 나타내는 바와 같이 전압(Vss)이 된다. 또한, 노드(N12)의 전압이 전압(Vss)이 됨으로써, 트랜지스터(M18)는 오프되고, 플립플롭(11)의 XS 단자에 입력되는 신호는 파형(W3)으로 나타내는 바와 같이 H 상태가 된다.

그런데, 트랜지스터(M12, M14)의 임계치 전압은 제조 프로세스에 의존하며, 변동이 발생한다. 그 때문에, 전류 제어 발진기에 의해 콘덴서(C11, C12)의 충방전의 시간이 다르고, 동일한 전류라도 주파수가 다른 경우가 있다. 그래서, 트랜지스터(M12, M18)를 동일한 특성을 갖도록 형성하고, 트랜지스터(M14, M19)를 동일한 특성을 갖도록 형성한다. 이 때, 트랜지스터(M12, M18)가 가까워지도록 형성하고, 트랜지스터(M14, M19)가 가까워지도록 형성한다. 이것에 의해, 트랜지스터(M12, M14)의 임계치 전압의 변동에 의한 충방전 시간의 변동을 보상할 수 있다.

예컨대, 트랜지스터(M12)의 임계치 전압이 설계하였던 값보다 커졌다고 상정한 경우, 트랜지스터(M12)는 노드(N11)의 전압이 설계하였던 전압이 되기 전에 온되어 버린다. 그러나, 트랜지스터(M18)의 임계치 전압도 트랜지스터(M12)와 마찬가지로 커졌기 때문에, 트랜지스터(M18)의 온 시간이 지연된다. 즉, 트랜지스터(M12) 가 빠르게 온되어 버리는 것을 트랜지스터(M18)로 보상하고 있다. 이와 같이, 트랜지스터(M12, M18) 및 트랜지스터(M14, M19)를 동일한 특성을 갖도록 형성함으로써, 트랜지스터(M12, M14)의 임계치 전압의 변동에 의한, 충방전 시간의 변동을 보상할 수 있다.

다음에, 플립플롭(11)의 상세한 회로에 대해서 설명한다.

도 5는 플립플롭의 회로도이다. 도면에 도시된 바와 같이 플립플롭(11)은 NAND 회로(12, 13)에 의해 구성되어 있다. NAND 회로(12)의 한쪽 입력은 트랜지스터(M18)의 드레인과 접속되어 있다. NAND 회로(13)의 한쪽 입력은 트랜지스터(M19)의 드레인과 접속되어 있다. NAND 회로(12)의 다른 쪽 입력은 NAND 회로(13)의 출력과 접속되고, NAND 회로(13)의 다른 쪽 입력은 NAND 회로(12)의 출력과 접속되어 있다. NAND 회로(12)의 출력은 트랜지스터(M11)의 게이트와 접속되고, NAND 회로(13)의 출력은 트랜지스터(M13)의 게이트와 접속되어 있다. 또한, NAND 회로(12)의 한쪽 입력은 XS 단자에 대응하고, NAND 회로(13)의 한쪽 입력은 XR 단자에 대응한다. 또한, NAND 회로(12)의 출력은 Q 단자에 대응하고, NAND 회로(13)의 출력은 XQ 단자에 대응한다.

도 6은 도 5의 NAND 회로의 상세한 회로도이다. 도면에 도시된 바와 같이 NAND 회로(12)는 PMOS 트랜지스터(M21, M24) 및 NMOS 트랜지스터(M22, M23)를 갖고 있다. 또한, NAND 회로(13)도 도 6과 동일한 회로 구성을 가지며, 그 설명은 생략한다.

트랜지스터(M21)의 소스는 전압(Vdd)의 노드에 접속되어 있다. 트랜지스 터(M21)의 게이트는 트랜지스터(M22)의 게이트와 접속되고, 드레인은 트랜지스터(M22)의 드레인과 접속되어 있다. 트랜지스터(M22)의 소스는 트랜지스터(M23)의 드레인과 접속되어 있다.

트랜지스터(M23)의 소스는 전압(Vss)의 노드에 접속되어 있다. 트랜지스터(M23)의 게이트는 트랜지스터(M24)의 게이트와 접속되어 있다. 트랜지스터(M24)의 소스는 전압(Vdd)의 노드에 접속되고, 드레인은 트랜지스터(M21, M22)의 드레인과 접속되어 있다.

트랜지스터(M21, M22)의 게이트는 도 5에 도시한 NAND 회로(120)의 한쪽 입력에 대응한다. 트랜지스터(M23)의 게이트는 NAND 회로(12)의 다른 쪽 입력에 대응한다. 트랜지스터(M21, M22)의 드레인은 NAND 회로(12)의 출력에 대응한다. 즉, 트랜지스터(M18)로부터의 신호는 트랜지스터(M21, M22)에 입력된다.

여기서, 트랜지스터(M21, M22)의 게이트 길이를 크게 하여 임계치 전압을 크게 하도록 한다. 즉, 인버터를 구성하고 있는 트랜지스터(M21, M22)가 동시에 온되지 않도록 하여 트랜지스터(M21, M22)에 흐르는 관통 전류를 방지한다. 이것에 의해 플립플롭(11)에서의 소비 전력을 저감한다.

다음에, 전류원(I11)의 전류와 발진 신호의 주파수의 관계에 대해서 설명한다.

도 7은 도 2의 전류 제어 발진기에 있어서의 제어 전류와 발진 신호의 주파수의 관계를 도시한 도면이다. 도면의 횡축은 전류원(I11)으로부터 흐르는 전류를 나타낸다. 종축은 노드(N11, N13)로부터 취출되는 발진 신호의 주파수를 나타낸다. 도 7에 도시된 바와 같이, 도 2의 전류 제어 발진기에 있어서는, 전류원(I11)의 전류의 증가에 비례하여 발진 신호의 주파수도 증가한다. 이것에 의해, 발진 신호의 주파수 레인지를 넓힐 수 있다.

이와 같이, 충방전을 행하는 콘덴서(C11, C12)의 전압에 따라 전류를 공급하는 트랜지스터(M16, M17)와 콘덴서(C11, C12)를 분리하고, 트랜지스터(M18, M19)가 트랜지스터(M16, M17)로부터의 전류에 의해 즉시 H 상태 및 L 상태의 신호를 출력하도록 하였다. 이것에 의해, 신호의 지연이 해소되고, 또한, 비교기를 이용하지 않고서 트랜지스터(M18, M19)에 의해 신호를 플립플롭(11)에 출력하기 때문에, 소비 전력을 증가시키지 않고 주파수 레인지를 넓힐 수 있다.

또한, 트랜지스터(M12)와 트랜지스터(M18), 트랜지스터(M14)와 트랜지스터(M19)가 동일한 특성을 갖도록 형성함으로써, 트랜지스터(M12, M14)의 임계치 전압의 변동에 의한 충방전 시간의 변동을 보상할 수 있다.

또한, 트랜지스터(M18, M19)를 트랜지스터(M20, M21)에 의해 인버터가 되도록 구성함으로써, 플립플롭(11)에 출력하는 신호의 스위칭 펄스를 급준하게 할 수 있다.

다음에, 본 발명의 제2 실시 형태를 도면을 참조하여 상세히 설명한다.

도 8은 제2 실시 형태에 따른 전류 제어 발진기의 회로도이다. 도면에 도시된 바와 같이, 전류 제어 발진기는 NMOS 트랜지스터(M31, M32, M35, M37, M38, M40, M42, M43, M45), PMOS 트랜지스터(M33, M34, M36, M39, M41, M44, M46), 콘덴서(C21∼C23) 및 인버터(21∼23)를 갖고 있다.

트랜지스터(M31, M32, M34)와 콘덴서(C21)는 도 2의 트랜지스터(M11, M12, M16)와 콘덴서(C11)와 마찬가지로 지연 회로를 구성하고 있다. 또한, 트랜지스터(M37, M38, M39)와 콘덴서(C22)도 마찬가지로 지연 회로를 구성하고 있다. 또한, 트랜지스터(M42, M43, M44)와 콘덴서(C23)도 마찬가지로 지연 회로를 구성하고 있다.

트랜지스터(M33, M34, M39, M44)는 전류 미러 회로를 구성하고 있다. 이 전류 미러 회로는 전류원(I21)의 전류를 트랜지스터(M34, M39, M44)로 되돌리고 있다.

전류원(I21)의 전류는 도 2의 전류원(I11)과 마찬가지로 제어할 수 있도록 되어 있다. 전류원(I21)의 전류량을 제어함으로써, 콘덴서(C21∼C23)의 충전 속도를 바꾸어 발진 신호의 주파수를 바꿀 수 있다.

트랜지스터(M35, M36)는 도 2의 트랜지스터(M18, M20)에 대응하여 인버터를 구성하고 있다. 즉, 콘덴서(C21)의 전압이 상승하여 트랜지스터(M32)가 오프되면, 트랜지스터(M35)는 온되어 L 상태의 신호를 인버터(21)에 출력한다. 인버터(21)는 콘덴서(C21)가 충전되는 경우, 콘덴서(C22)가 방전되고, 콘덴서(C21)가 방전되는 경우, 콘덴서(C22)가 충전되도록 하기 위해서 트랜지스터(M35)로부터 출력되는 신호를 반전하고 있다. 트랜지스터(M40, M41), 트랜지스터(M45, M46)도 마찬가지로 인버터를 구성하고, 인버터(22, 23)는 트랜지스터(M40, M45)로부터 출력되는 신호를 반전하고 있다.

즉, 제2 실시 형태에서는, 충방전이 반전되도록 지연 회로를 홀수단 접속하 여 발진하도록 하고 있다. 또한, 제2 실시 형태의 전류 제어 발진기는 제1 실시 형태에서 설명한 지연 회로[예컨대, 도 2의 트랜지스터(M11, M12, M16)와 콘덴서(C11)]와 인버터[예컨대, 도 2의 트랜지스터(M18, M20)]를 홀수단 접속하여 발진하도록 한 것이다. 따라서, 각 소자의 접속 관계나 각 회로 블록에서의 동작은 제1 실시 형태와 마찬가지로서, 이들의 설명은 생략한다.

이와 같이, 지연 회로를, 충방전을 행하는 콘덴서의 전압에 따라 충전 전류를 출력하는 트랜지스터와 콘덴서를 분리하도록 구성하고, 신호 출력하는 트랜지스터가 충전 전류에 의해 즉시 신호를 출력하도록 하였다. 이것에 의해, 콘덴서에 의한 신호의 지연이 해소되며, 또한, 비교기를 이용하지 않고서 트랜지스터에 의해 신호를 출력하기 때문에, 소비 전력을 증가시키지 않고 주파수 레인지를 넓힐 수 있다.

또한, 제1 실시 형태와 마찬가지로, 트랜지스터(M32)와 트랜지스터(M35), 트랜지스터(M38)와 트랜지스터(M40), 트랜지스터(M43)와 트랜지스터(M45)가 동일한 특성을 갖도록 형성함으로써, 임계치 전압의 변동에 의한 충방전 시간의 변동을 보상할 수 있다.

또한, 트랜지스터(M35, M40, M45)를 트랜지스터(M36, M41, M46)에 의해 인버터가 되도록 구성함으로써, 인버터(21∼23)에 출력하는 신호의 스위칭 펄스를 급준하게 할 수 있다.

또한, 도 8에서는, 3단의 지연 회로를 접속한 예를 도시하고 있지만, 물론 3단 이상으로, 홀수단 접속하여 전류 제어 발진기를 구성하도록 하여도 좋다.

상기에 대해서는 단순히 본 발명의 원리를 나타낸 것이다. 또한, 다수의 변형, 변경이 당업자에게 가능하며, 본 발명은 상기에 나타내어 설명한 정확한 구성 및 응용예에 한정되지 않고, 대응하는 모든 변형예 및 균등물은 첨부한 청구항 및 그 균등물에 의한 본 발명의 범위로 간주된다.

Claims

제어 전류에 의해 발진 주파수가 변화되는 전류 제어 발진기에 있어서,

상기 제어 전류에 기초한 충전 전류를 출력하는 2개의 전류 회로와;

상기 전류 회로 각각에 대응하여 설치되며, 상기 충전 전류가 공급되는 콘덴서와;

상기 콘덴서 각각에 대응하여 설치되며, 상기 콘덴서의 전하를 방전하는 방전 트랜지스터와;

상기 전류 회로 각각에 대응하여 설치되고, 상기 전류 회로와 상기 전류 회로에 대응하는 콘덴서 사이에 접속되며, 상기 콘덴서의 전압에 따라 상기 전류 회로와 상기 콘덴서 사이를 개폐하는 개폐 트랜지스터와;

상기 전류 회로 각각에 대응하여 설치되며, 상기 전류 회로로부터 상기 개폐 트랜지스터에 출력되는 상기 충전 전류에 따라 신호를 출력하는 신호 출력 트랜지스터와;

상기 신호에 따라 상기 방전 트랜지스터를 교대로 구동하는 플립플롭

을 포함하고,

상기 신호 출력 트랜지스터의 게이트는 상기 전류 회로와 상기 개폐 트랜지스터 사이에 접속되는 것을 특징으로 하는 전류 제어 발진기.
제1항에 있어서, 상기 개폐 트랜지스터와 상기 신호 출력 트랜지스터는 동일한 특성을 갖도록 형성되는 것을 특징으로 하는 전류 제어 발진기.
제1항에 있어서, 상기 신호 출력 트랜지스터는 인버터를 구성하는 것을 특징으로 하는 전류 제어 발진기.
제1항에 있어서, 상기 전류 회로는 전류 미러(current mirror) 회로에 의해 구성되는 것을 특징으로 하는 전류 제어 발진기.
제1항에 있어서, 상기 플립플롭의 입력은 인버터에 의해 구성되고, 상기 인버터를 구성하는 2개의 트랜지스터는 임계치가 다른 것을 특징으로 하는 전류 제어 발진기.
제어 전류에 의해 발진 주파수가 변화되는 전류 제어 발진기에 있어서,

상기 제어 전류에 기초한 충전 전류를 출력하는 전류 회로와, 상기 충전 전류가 공급되는 콘덴서와, 상기 콘덴서의 전하를 방전하는 방전 트랜지스터와, 상기전류 회로와 상기 콘덴서 사이에 접속되며, 상기 콘덴서의 전압에 따라 상기 전류 회로와 상기 콘덴서 사이를 개폐하는 개폐 트랜지스터를 갖는 지연 회로와;

상기 전류 회로로부터 상기 개폐 트랜지스터에 출력되는 상기 충전 전류에 따라 신호를 출력하는 신호 출력 트랜지스터

를 포함하고,

상기 신호 출력 트랜지스터의 게이트는 상기 전류 회로와 상기 개폐 트랜지스터 사이에 접속되는 것을 특징으로 하는 전류 제어 발진기.
제6항에 있어서, 상기 지연 회로와 상기 신호 출력 트랜지스터는 홀수단 루프 접속되는 것을 특징으로 하는 전류 제어 발진기.