JP6746161B2 - Pll周波数シンセサイザ - Google Patents
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- 制御電圧値を入力し、この制御電圧値に応じて変化する容量値を有する第1容量素子を含み、この第1容量素子の容量値に応じた周波数を有する発振信号を出力する電圧制御発振器と、
前記電圧制御発振器から出力される発振信号または該発振信号を分周した信号を帰還発振信号として入力するとともに、基準発振信号をも入力し、これら帰還発振信号と基準発振信号との間の位相差を検出して、この位相差を表す位相差信号を出力する位相比較部と、
前記位相比較部から出力される位相差信号を入力し、この位相差信号が表す位相差に応じた充放電電流を出力する第1チャージポンプと、
前記位相比較部から出力される位相差信号を入力し、この位相差信号の値に応じて変化する容量値を有する第2容量素子をAC結合容量素子として用いて、この第2容量素子を介して前記位相差信号に応じた信号を出力する第2チャージポンプと、
前記第1チャージポンプから出力される充放電電流および前記第2チャージポンプから出力される信号に基づいて設定される前記第1容量素子と前記第2容量素子との接続点の電圧値を前記制御電圧値として前記電圧制御発振器へ与えるループフィルタと、
を備え、
電圧値Vでの前記第1容量素子の容量値と前記第2容量素子の容量値との比は、電圧値Vの一定範囲において電圧値Vによらず一定である、
PLL周波数シンセサイザ。 - 前記第1容量素子および前記第2容量素子それぞれがバラクタである、
請求項1に記載のPLL周波数シンセサイザ。 - 前記第1容量素子および前記第2容量素子それぞれが、MOSトランジスタのドレインとソースとが互いに接続された構成を有する、
請求項1に記載のPLL周波数シンセサイザ。 - 前記電圧制御発振器が、前記第1容量素子と接続されたDCカット容量素子と、前記第1容量素子と前記DCカット容量素子との接続点に接続された出力端を有するバイアス電位設定回路とを含み、
前記第2チャージポンプが、前記第2容量素子の前段に設けられた第2インバータ回路を含み、
前記バイアス電位設定回路が、前記出力端にドレインが接続されたPMOSトランジスタおよびNMOSトランジスタを含み、前記PMOSトランジスタおよび前記NMOSトランジスタの双方が動作時にオン状態とされる、
請求項1〜3の何れか1項に記載のPLL周波数シンセサイザ。
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