KR100959452B1 - 반도체 소자의 제조 방법 - Google Patents

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Abstract

실시예는 반도체 소자의 제조 방법에 관한 것이다. 실시예에 따른 반도체 소자의 제조 방법은, 실리콘 기판 상에 제 1 절연막 및 제 2 절연막을 순차적으로 형성하는 단계, 상기 제 2 절연막 상에 포토레지스트 패턴을 형성하는 단계, 상기 포토레지스트 패턴을 마스크로 상기 제 2 절연막을 등방성 식각하여 오목 패턴을 형성하는 단계, 상기 포토레지스트 패턴을 마스크로 상기 제 1 절연막을 이방성 식각하여 상기 오목 패턴의 중앙에 콘택홀을 형성하는 단계, 상기 포토레지스트 패턴을 마스크로 상기 콘택홀에 의해 드러난 상기 실리콘 기판을 1차 식각하여 예비 트렌치를 형성하는 단계, 상기 포토레지스트 패턴을 제거하는 단계, 및 상기 실리콘 기판 전면을 식각하여 상기 제 2 절연막을 제거하며 상기 예비 트렌치를 더 식각하여 트렌치를 형성하는 단계를 포함한다.
트렌치형 게이트 구조, 콘택홀

Description

반도체 소자의 제조 방법{METHOD FOR FABRICATING SEMICONDUCTOR DEVICE}
실시예는 반도체 소자의 제조 방법에 관한 것이다.
일반적으로, 트렌치 MOSFET(metal-oxide-semiconductor field-effect transistor)는, 채널이 수직으로 형성되고 게이트가 소스와 드레인으로부터 연장되어 소스와 드레인 사이에 트렌치(trench:도랑) 형태로 형성되는 트랜지스터이다.
상술한 트렌치는, 반도체 기판에 파인 홈에 산화물층과 같은 얇은 절연층으로 윤곽이 형성된다. 상기 트렌치에 다결정 실리콘(poly silicone)과 같은 도전체가 채워져 트렌치 게이트 구조를 형성한다.
상기 트렌치의 양측을 따라 고농도의 이온을 주입하여 소스 영역이 형성된다.
상기 트렌치 MOSFET 소자의 경우 높은 동작전압에 따른 콘택 저항을 최소화하기 위하여 소스 및 게이트 영역의 반도체 기판을 일정 깊이 이상으로 식각하여 콘택과 반도체 기판의 접촉면적을 넓히고 반도체 기판 배면에 형성된 드레인 전극까지의 거리를 최소화하여 소자 성능을 향상시키고자 하는 경향이 있다.
실시예는 트렌치형 게이트 구조의 MOSFET 소자에서 소스 영역과 콘택하는 콘택 전극의 매립특성이 좋은 콘택홀을 형성하는 반도체 소자의 제조 방법을 제공한다.
실시예에 따른 반도체 소자의 제조 방법은, 실리콘 기판 상에 제 1 절연막 및 제 2 절연막을 순차적으로 형성하는 단계, 상기 제 2 절연막 상에 포토레지스트 패턴을 형성하는 단계, 상기 포토레지스트 패턴을 마스크로 상기 제 2 절연막을 등방성 식각하여 오목 패턴을 형성하는 단계, 상기 포토레지스트 패턴을 마스크로 상기 제 1 절연막을 이방성 식각하여 상기 오목 패턴의 중앙에 콘택홀을 형성하는 단계, 상기 포토레지스트 패턴을 마스크로 상기 콘택홀에 의해 드러난 상기 실리콘 기판을 1차 식각하여 예비 트렌치를 형성하는 단계, 상기 포토레지스트 패턴을 제거하는 단계, 및 상기 실리콘 기판 전면을 식각하여 상기 제 2 절연막을 제거하며 상기 예비 트렌치를 더 식각하여 트렌치를 형성하는 단계를 포함한다.
실시예에 따른 반도체 소자의 제조 방법은, 실리콘 기판 상에 트렌치를 형성하는 단계, 상기 트렌치 내에 게이트 절연막 및 게이트 전극을 형성하는 단계, 상기 게이트 전극 양측의 상기 실리콘 기판에 소스 영역을 형성하는 단계, 상기 실리콘 기판 전면을 덮는 제 1 절연막을 형성하는 단계, 상기 제 1 절연막 상에 제 2 절연막을 형성하는 단계, 상기 제 2 절연막에 오목 패턴을 형성하는 단계, 상기 제 2 절연막에 상기 오목 패턴의 중앙 부분과 대응하는 콘택홀을 형성하는 단계, 상기 콘택홀에 의해 드러난 상기 실리콘 기판을 1차 식각하여 예비 트렌치를 형성하는 단계 및 상기 실리콘 기판 전면을 식각하여 상기 제 2 절연막을 제거하며 상기 예비 트렌치를 더 식각하여 트렌치를 형성하는 단계를 포함한다.
실시예는 트렌치형 게이트 구조의 MOSFET 소자에서 소스 영역과 콘택하는 콘택 전극의 매립특성이 좋은 콘택홀을 형성하여 소자 특성을 향상시키는 효과가 있다.
실시예는 별도의 고 산화막 선택비 특성을 갖는 식각 공정 또는 장치를 이용하지 않고 트렌치 MOSFET의 콘택홀 형성이 가능하여 공정이 단순하고 비용 절감이 가능하며 수율이 뛰어난 효과가 있다.
첨부한 도면을 참조로 하여 실시예들에 따른 반도체 소자의 제조 방법을 구체적으로 설명한다. 이하, "제 1 ", "제 2 " 등으로 언급되는 경우 이는 부재들을 한정하기 위한 것이 아니라 부재들을 구분하고 적어도 두개를 구비하고 있음을 보여주는 것이다. 따라서, 상기 "제 1 ", "제 2 "등으로 언급되는 경우 부재들이 복수 개 구비되어 있음이 명백하며, 각 부재들이 선택적으로 또는 교환적으로 사용될 수도 있다. 또한, 첨부한 도면의 각 구성요소들의 크기(치수)는 발명의 이해를 돕 기 위하여 확대하여 도시한 것이며, 도시된 각 구성요소들의 치수의 비율은 실제 치수의 비율과 다를 수도 있다. 또한, 도면에 도시된 모든 구성요소들이 본 발명에 반드시 포함되어야 하거나 한정되는 것은 아니며 본 발명의 핵심적인 특징을 제외한 구성 요소들은 부가 또는 삭제될 수도 있다. 본 발명에 따른 실시 예의 설명에 있어서, 각 층(막), 영역, 패턴 또는 구조물들이 기판, 각 층(막), 영역, 패드 또는 패턴들의 "위(on/above/over/upper)"에 또는 "아래(down/below/under/lower)"에 형성되는 것으로 기재되는 경우에 있어, 그 의미는 각 층(막), 영역, 패드, 패턴 또는 구조물들이 직접 기판, 각 층(막), 영역, 패드 또는 패턴들에 접촉되어 형성되는 경우로 해석될 수도 있으며, 다른 층(막), 다른 영역, 다른 패드, 다른 패턴 또는 다른 구조물들이 그 사이에 추가적으로 형성되는 경우로 해석될 수도 있다. 따라서, 그 의미는 발명의 기술적 사상에 의하여 판단되어야 한다.
도 1은 실시예에 따른 반도체 소자를 보여주는 단면도이다.
도 1을 참조하면, 실리콘 기판(100)의 액티브 영역에 소정 깊이로 트렌치(T)가 형성되고, 상기 트렌치(T) 내벽을 따라 게이트 절연막(133)이 형성되어 있다.
상기 트렌치(T) 내에서 상기 게이트 절연막(133) 상에 폴리실리콘으로 이루어진 게이트 전극(131)이 형성되어 있다.
상기 게이트 전극(131)의 양측의 상기 실리콘 기판(100)에는 p-웰 영역(136)이 형성되어 있고, 상기 p-웰 영역(136) 상부에는 고농도의 n형 이온이 주입되어 소스 영역(135)을 형성한다.
상기 게이트 전극(131) 및 상기 소스 영역(135)과 n-드리프트 영역(137)을 사이에 두고 떨어져 상기 실리콘 기판(100) 하부에는 드레인 영역(138)이 형성되어 있다.
상기 드레인 영역(138)과 접촉하며 상기 실리콘 기판(100) 배면에는 드레인 전극(139)이 형성되어 있다.
상기와 같이 트렌치형 게이트 구조를 갖는 실리콘 기판(100) 상에 절연막(110)이 형성되어 있다.
상기 절연막(110)에는 상기 게이트 전극(131)의 양측의 상기 실리콘 기판(100)에 형성된 소스 영역(135)의 일부를 노출시키는 콘택홀(120)이 형성되어 있다.
그리고, 상기 콘택홀(120) 내에는 콘택 전극(150)이 형성되어 있다.
상기와 같은 구조를 갖는 트렌치형 게이트 구조의 MOSFET는 상기 콘택 전극(150)이 상기 소스 영역(135) 및 상기 게이트 전극(131) 상에 형성되며, 전압을 인가하면 전류가 상기 소스 영역(135)에서 상기 실리콘 기판(100) 하부의 드레인 영역(138)으로 흐르게 되어 소자가 동작한다.
상기 콘택홀(120)은 홀 형태일 수도 있고 트렌치 형태일 수도 있다.
상기 콘택홀(120)은 상부 폭보다 하부 폭이 작으며, 소자 특성을 확보하기 위해서 상기 콘택홀(120) 하부의 실리콘 기판(100)을 식각하여 트렌치(101)를 형성한다.
상기 절연막(110)의 콘택홀(120) 프로파일 및 상기 실리콘 기판(100)의 트렌치(101) 프로파일은 후속 공정에서 형성되는 콘택 전극 형성 공정 및 소자 특성에 영향을 미치게 된다.
도 2 내지 도 9는 실시예에 따른 반도체 소자에서 콘택홀 형성 공정을 보여주는 단면도이다.
도 2에 도시한 바와 같이, 실리콘 기판(100) 상에 제 1 절연막(110)이 형성된다. 상기 제 1 절연막(110) 상에 제 2 절연막(120)이 형성된다.
상기 제 1 절연막(110)은 예를 들어, BPSG를 포함할 수 있다.
상기 제 2 절연막(120)은 예를 들어, BPSG 또는 TEOS를 포함할 수 있다.
상기 제 2 절연막(120)의 두께는 2000~3000Å일 수 있다.
상기 제 2 절연막(120) 상에 포토레지스트 패턴(151)을 형성한다.
상기 제 2 절연막(120) 상에 포토레지스트막을 도포하고 부분적으로 노광 및 현상하여 콘택홀 형성 영역을 드러내는 상기 포토레지스트 패턴(151)을 형성한다.
도 3에 도시한 바와 같이, 상기 포토레지스트 패턴(151)을 마스크로 상기 제 2 절연막(120)을 등방성 식각한다.
상기 등방성 식각은 HF를 이영한 습식 식각 또는 건식 식각일 수 있다.
상기 등방성 식각은 하부로의 식각뿐 아니라 측면으로의 식각도 활발히 이루어지는 것이다. 상기 제 2 절연막(120)의 등방성 식각으로 상기 포토레지스트 패턴(151)의 하부까지 언더컷된 오목 패턴(121)이 형성된다.
상기 등방성 식각 정도는 추가로 도포한 제 2 절연막(120)의 식각률에 맞춰 조절할 수 있다. 이때, 패터닝시 임계치수(CD)는 통상의 수준보다 작게 형성할 수도 있다.
상기 제 2 절연막(120)에 형성된 오목 패턴(121)에 의해 상기 제 1 절연막(110)의 일부가 드러날 수도 있다.
도 4에 도시한 바와 같이, 상기 포토레지스트 패턴(151)을 마스크로 상기 제 1 절연막(110)을 이방성 식각하여 콘택홀(111)을 형성함으로써 상기 실리콘 기판(100)의 일부를 드러낸다.
상기 드러난 실리콘 기판(100)은 고농도의 이온이 주입된 소스 영역일 수 있다.
이때, 상기 제 1 절연막(110)은 이방성 식각되어 측면으로의 식각이 활발히 이루어지지 않으므로 상기 콘택홀(111)의 모서리를 따라 상기 제 2 절연막(120)에 경사진 오목 패턴(121)이 형성되어 있다.
도 5에 도시한 바와 같이, 상기 포토레지스트 패턴(151)이 상기 제 2 절연막(120) 상에 남아있는 상태로 상기 드러난 실리콘 기판(100)을 반응성 이온 식각하여 상기 실리콘 기판(100)에 트렌치(101)를 형성한다.
상기 실리콘 기판(100)의 트렌치(101)의 깊이는 2000~4000Å만큼 실시한다.
상기 실리콘 기판(101)의 식각 시에 상기 포토레지스트 패턴(151)이 상기 제 2 절연막(120) 상에 유지되어 있으므로 의도하지 않은 상기 제 1 절연막(110) 및 제 2 절연막(120)의 식각은 이루어지지 않는다.
도 6에 도시한 바와 같이, 상기 제 2 절연막(120) 상에 상기 포토레지스트 패턴(151)이 남아있는 상태에서 상기 실리콘 기판(100)에 1차 콘택 임플란트를 진행한다.
이후, 도 7에 도시한 바와 같이, 상기 포토레지스트 패턴(151)이 제거된다.
도 8에 도시한 바와 같이, 상기 제 2 절연막(151)의 상면 및 상기 콘택홀(111) 및 트렌치(101)가 형성된 상기 실리콘 기판(100)을 식각하여 상기 제 2 절연막(120) 및 상기 실리콘 기판(100)이 거의 동일한 두께만큼 식각될 수 있도록 한다. 예를 들어, 상기 제 2 절연막(120)과 상기 실리콘 기판(100)의 식각 선택비는 1:1일 수 있다.
따라서, 상기 공정은 상기 실리콘 기판(100)의 트렌치(101)는 더 깊게 형성되면서, 상기 제 2 절연막(120)은 에치백되어 제거될 수 있다.
또한, 상기 제 2 절연막(120)의 경사진 오목 패턴(121)은 상기 제 2 절연막(120)의 다른 부분보다 두께가 얇으므로 에치백되면서 상기 제 1 절연막(110)도 일부 식각하게 되는데, 이로써 상기 오목 패턴(121)은 상기 제 1 절연막(110)에 전사되어 상기 콘택홀(111) 모서리를 따라 경사진 오목 패턴(121)이 형성될 수 있다.
따라서, 상기 제 1 절연막(110)의 콘택홀(111)은 상부 영역의 폭이 하부 영역의 폭보다 크다. 따라서, 상기 제 1 절연막(110) 상에 금속막을 도포하는 공정에서 상기 콘택홀(111)의 매립 특성이 좋아진다.
이후, 도 9에 도시한 바와 같이, 상기 콘택홀(111) 및 트렌치(101)가 형성된 제 1 절연막(110) 및 실리콘 기판(100) 전면에 2차 콘택 임플란트를 진행하여 원하는 소자 특성을 확보한다.
이때, 상기 제 2 절연막(120)을 희생 산화막으로 하기 때문에 상기 제 1 산화막(110)은 원하는 높이만큼 유지될 수 있어 초기에 의도한 도핑 특성을 확보할 수 있게 된다.
상기 제 1 절연막(110)은 상부에서 완만한 경사를 이루면서 하부에서 급격한 경사를 가지는 콘택홀(111) 프로파일을 가지며, 상기 콘택홀(111)에서 상기 실리콘 기판(100)이 이방성 식각되므로 트렌치(101)는 상기 콘택홀(120) 하부의 측벽 프로파일을 따라 형성된다.
따라서, 실시예와 같은 방법에 의해 제조된 콘택홀(111)은 제 1 절연막(110)에 수만Å 수준의 알루미늄 금속층을 형성할 경우 오목 패턴(121), 콘택홀(111) 및 트렌치(101) 내에 보이드 등의 원치 않는 불량이 발생되지 않으므로 안정적인 공정 조건을 확보할 수 있으며 소자 특성을 확보할 수 있다.
실시예는 트렌치형 게이트 구조의 MOSFET 소자에서 소스 영역과 콘택하는 콘택 전극의 매립특성이 좋은 콘택홀을 형성하여 소자 특성을 향상시킬 수 있다.
실시예는 별도의 고 산화막 선택비 특성을 갖는 식각 공정 또는 장치를 이용하지 않고 트렌치 MOSFET의 콘택홀 형성이 가능하여 공정이 단순하고 비용 절감이 가능하며 수율이 뛰어나다.
이상에서 실시예를 중심으로 설명하였으나 이는 단지 예시일 뿐 본 발명을 한정하는 것이 아니며, 본 발명이 속하는 분야의 통상의 지식을 가진 자라면 본 발명의 본질적인 특성을 벗어나지 않는 범위에서 이상에 예시되지 않은 여러 가지의 변형과 응용이 가능함을 알 수 있을 것이다. 예를 들어, 본 발명의 실시예에 구체적으로 나타난 각 구성 요소는 변형하여 실시할 수 있는 것이다. 그리고 이러한 변형과 응용에 관계된 차이점들은 첨부된 청구 범위에서 규정하는 본 발명의 범위에 포함되는 것으로 해석되어야 할 것이다.
도 1은 실시예에 따른 반도체 소자를 보여주는 단면도이다.
도 2 내지 도 9는 실시예에 따른 반도체 소자에서 콘택홀 형성 공정을 보여주는 단면도이다.

Claims (14)

  1. 실리콘 기판 상에 제 1 절연막 및 제 2 절연막을 순차적으로 형성하는 단계;
    상기 제 2 절연막 상에 포토레지스트 패턴을 형성하는 단계;
    상기 포토레지스트 패턴을 마스크로 상기 제 2 절연막을 등방성 식각하여 오목 패턴을 형성하는 단계;
    상기 포토레지스트 패턴을 마스크로 상기 제 1 절연막을 이방성 식각하여 상기 오목 패턴의 중앙에 콘택홀을 형성하는 단계;
    상기 포토레지스트 패턴을 마스크로 상기 콘택홀에 의해 드러난 상기 실리콘 기판을 1차 식각하여 예비 트렌치를 형성하는 단계;
    상기 포토레지스트 패턴을 마스크로 상기 콘택홀 및 상기 트렌치 내부에 1차 콘택 임플란트를 진행하는 단계;
    상기 포토레지스트 패턴을 제거하는 단계; 및
    상기 실리콘 기판 전면을 식각하여 상기 제 2 절연막을 제거하며 상기 예비 트렌치를 더 식각하여 트렌치를 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 제조 방법.
  2. 제 1항에 있어서,
    상기 트렌치를 식각하는 단계에 있어서,
    상기 제 2 절연막의 오목 패턴이 전사되어 상기 제 1 절연막의 상부 영역에 상기 콘택홀의 모서리를 따라 경사진 오목패턴이 형성된 것을 특징으로 하는 반도체 소자의 제조 방법.
  3. 삭제
  4. 제 1항에 있어서,
    상기 제 2 절연막과 상기 예비 트렌치를 식각하는 단계에 있어서,
    상기 제 2 절연막과 상기 트렌치 내의 실리콘 기판의 식각 선택비는 1:1인 것을 특징으로 하는 반도체 소자의 제조 방법.
  5. 제 1항에 있어서,
    상기 제 2 절연막은 BPSG 및 TEOS 중 적어도 하나를 포함하는 것을 특징으로 하는 반도체 소자의 제조 방법.
  6. 제 1항에 있어서,
    상기 제 2 절연막의 두께는 2000~3000Å인 것을 특징으로 하는 반도체 소자의 제조 방법.
  7. 제 1항에 있어서,
    상기 실리콘 기판 전면을 식각하여 상기 제 2 절연막을 제거하며 상기 예비 트렌치를 더 식각하여 트렌치를 형성하는 단계 이후에,
    상기 제 1 절연막, 상기 콘택홀 및 상기 트렌치를 갖는 상기 실리콘 기판 전면에 2차 콘택 임플란트를 진행하는 것을 특징으로 하는 것을 특징으로 하는 반도체 소자의 제조 방법.
  8. 실리콘 기판 상에 트렌치를 형성하는 단계;
    상기 트렌치 내에 게이트 절연막 및 게이트 전극을 형성하는 단계;
    상기 게이트 전극 양측의 상기 실리콘 기판에 소스 영역을 형성하는 단계;
    상기 실리콘 기판 전면을 덮는 제 1 절연막을 형성하는 단계;
    상기 제 1 절연막 상에 제 2 절연막을 형성하는 단계;
    상기 제 2 절연막에 오목 패턴을 형성하는 단계;
    상기 제 2 절연막에 상기 오목 패턴의 중앙 부분과 대응하는 콘택홀을 형성하는 단계;
    상기 콘택홀에 의해 드러난 상기 실리콘 기판을 1차 식각하여 예비 트렌치를 형성하는 단계; 및
    상기 실리콘 기판 전면을 식각하여 상기 제 2 절연막을 제거하며 상기 예비 트렌치를 더 식각하여 트렌치를 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 제조 방법.
  9. 제 8항에 있어서,
    상기 제 2 절연막에 오목 패턴을 형성하는 단계에 있어서,
    상기 제 2 절연막 상에 포토레지스트 패턴을 형성하는 단계 및 상기 포토레지스트 패턴을 마스크로 상기 제 2 절연막을 등방성 식각하여 상기 오목 패턴을 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 제조 방법.
  10. 제 9항에 있어서,
    상기 콘택홀을 형성하는 단계에 있어서,
    상기 포토레지스트 패턴을 마스크로 상기 제 1 절연막을 이방성 식각하여 상기 오목 패턴의 중앙에 상기 콘택홀을 형성하는 것을 특징으로 하는 반도체 소자의 제조 방법.
  11. 제 10항에 있어서,
    상기 예비 트렌치를 형성하는 단계에 있어서,
    상기 포토레지스트 패턴을 마스크로 상기 콘택홀에 의해 드러난 상기 실리콘 기판을 1차 식각하여 상기 예비 트렌치를 형성하는 단계 및 상기 포토레지스트 패턴을 제거하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 제조 방법.
  12. 제 10항에 있어서,
    상기 제 2 절연막과 상기 예비 트렌치를 식각하는 단계에 있어서,
    상기 제 2 절연막과 상기 예비 트렌치 내의 실리콘 기판의 식각 선택비는 1:1인 것을 특징으로 하는 반도체 소자의 제조 방법.
  13. 제 8항에 있어서,
    상기 제 2 절연막은 BPSG 및 TEOS 중 적어도 하나를 포함하는 것을 특징으로 하는 반도체 소자의 제조 방법.
  14. 제 8항에 있어서,
    상기 제 2 절연막의 두께는 2000~3000Å인 것을 특징으로 하는 반도체 소자의 제조 방법.
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