KR100927418B1 - 웨이퍼 레벨 패키지 및 그 제조방법 - Google Patents

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Abstract

본 발명은 웨이퍼 레벨 패키지 및 그 제조방법에 관한 것이다.
본 발명의 웨이퍼 레벨 패키지는, 상면에 집적회로와 패드가 형성된 웨이퍼 레벨의 반도체칩; 상기 반도체칩의 상부에 캐비티를 갖도록 테두리부가 지지되며 밀봉되는 몰딩재; 및 상기 몰딩재의 임의 지점에 관통 형성된 비아 내부에 충진되어 상기 패드와 접속되는 도전수단;을 포함하며, 웨이퍼 레벨 패키지의 제작 공정이 단순화됨에 따라 생산성이 향상되고, 제작 비용을 현저히 절감할 수 있는 장점이 있음과 아울러 간단한 구조로 제작 가능하고, 소형화와 슬림화를 달성할 수 있다.
반도체칩, 집적회로, 패드, 몰딩재, 캐비티, 도전수단, 충진재, 범프

Description

웨이퍼 레벨 패키지 및 그 제조방법{Wafer level package and manufacturing method thereof}
본 발명은 웨이퍼 레벨 패키지 및 그 제조방법에 관한 것으로서, 보다 자세하게는 상면에 집적회로와 패드가 실장된 칩 상에 캐비티를 갖는 몰딩재가 결합됨으로써, 웨이퍼 레벨 패키지의 공정을 단순화하여 생산성을 향상시키고, 별도의 기판없이 패키지 제작이 가능함에 따라 비용 절감과 패키지의 슬림화가 가능하도록 한 웨이퍼 레벨 패키지 및 그 제조방법에 관한 것이다.
오늘날 반도체 산업의 주요 추세 중의 하나는 가급적 반도체 소자를 소형화하는 것이다. 소형화의 요구는 특히 반도체칩 패키지 산업에 있어서 특히 두드러지게 대두되고 있다.
여기서, 패키지(package)란 미세회로가 설계된 집적회로 칩을 실제 전자기기에 실장하여 사용할 수 있도록 플라스틱 수지나 세라믹으로 봉한 형태를 말한다.
종래의 전형적인 패키지는 그 안에 내장되는 집적회로 칩에 비하여 훨씬 큰 크기를 갖는다. 따라서, 패키지의 크기를 칩 크기 수준으로 축소시키는 것이 패키지 기술자들의 관심사 중의 하나였다.
이와 같은 배경에 의하여 최근에 개발된 새로운 패키지 유형이 바로 칩 스케일 패키지(또는 칩 사이즈 패키지라고도 함)이다. 그 중에서 특히 웨이퍼 레벨 칩 스케일 패키지(wafer level chip scale package)는 개별 칩 단위로 패키지 조립을 진행하는 전형적인 패키지 제조방법과 달리 웨이퍼 상태에서 일괄적으로 패키지들을 조립 및 제조한다는 점에 특징이 있다.
반도체 집적회로 칩의 발달은 패키지 기술의 발달로 이어져 지속적으로 고밀도화, 고속화, 소형화 및 박형화가 실현되고 있다. 특히, 패키지 소자의 구조적 측면에서의 변천을 보면, 핀 삽입형(pin insert type or through hole mount type)에서 표면 실장형(surface mount type)으로 발전하여 회로 기판에 대한 실장 밀도를 높여 왔으며, 최근에는 베어 칩(bare chip)의 특성을 패키지 상태에서 그대로 유지하면서도 패키지의 크기를 칩 수준으로 줄일 수 있는 칩 사이즈 패키지(chip size package; CSP)에 대한 활발한 연구가 진행되고 있다.
칩 사이즈 패키지 중에서 특히, 칩 표면에서 칩 패드를 재배선(rerouting or redistribution)한 후 솔더볼들을 형성시킨 유형을 웨이퍼 레벨 칩 사이즈 패키지(wafer level chip scale package; WLCSP)라 한다. 상기 웨이퍼 레벨 칩 사이즈 패키지는 소위 플립 칩(flip chip)이라 불리는 방식으로 칩(chip 또는 die)이 회로 기판에 직접 실장되며, 칩의 재배선된 회로 위에 형성된 솔더볼이 회로 기판의 전 도성 패드에 접합된다. 이 때 전도성 패드에도 솔더볼이 형성되어 있어서 패키지의 솔더볼과 접합을 이루기도 한다.
최근에는 반도체 칩과 패키지의 크기가 거의 차이가 없을 정도로 작은 각종 CSP(Chip Size Package) 기술이 등장하기 시작했으며, 이 기술은 반도체의 소형, 고속, 고집적화 추세에 힘입어 예상보다 훨씬 빠르게 확산되고 있다.
이와 함께 칩을 절단하지 않은 웨이퍼(wafer) 상태에서 모든 조립 과정을 마치는 웨이퍼 레벨 패키지(wafer level package) 기술이 차세대 CSP 기술로 각광 받고 있다. 현재까지의 반도체 조립 공정은 웨이퍼를 각각의 칩으로 절단한 후 이루어지는 데 반해, 웨이퍼 레벨 패키지 기술은 여러 칩들이 붙어있는 웨이퍼 상태에서 다이 본딩(die bonding), 와이어 본딩(wire bonding), 몰딩(molding) 등의 일련의 조립 공정을 마친 후 이를 절단해 곧바로 완제품을 만든다.
따라서, 이 기술을 적용할 경우 현재 선보이고 있는 CSP 기술보다 전체적인 패키지 비용을 더욱 낮출 수 있다.
이러한 웨이퍼 레벨 칩 스케일 패키지는 반도체 칩의 활성면에 솔더 볼들이 형성되는 것이 일반적이며, 이러한 구조에 따라 웨이퍼 레벨 칩 스케일 패키지를 적층하거나 또는 전하결합소자(CCD; Charge Coupled Device)와 같은 센서 패키지 (Sensor Package) 등의 제작에 응용할 때 구조적으로 상당한 어려움이 뒤따르게 되었다.
상기한 웨이퍼 레벨 칩 스케일 패키지 기술을 이용하여 이미지센서의 패키지를 제조한 종래의 패키지된 집적회로소자는 대한민국 특허공개 제2002-74158호에 게재되어 있으며, 상기 패키지된 집적회로소자의 구조는 도 1에 도시되어 있다.
도 1에는 결정질 기재에 형성된 마이크로렌즈 어레이(100)를 구비하는 집적회로소자가 도시되어 있다.
표면에 마이크로렌즈 어레이(100)가 형성된 기재(102)의 아래에는 통상 유리로 형성된 패키지층(106)이 에폭시(104)에 의해 밀봉되어 있는데, 상기 패키지층(106)의 엣지를 따라서 전기콘텍트(108)가 형성된다. 상기 전기콘텍트(108)는 상기 패키지층(106)의 하부면에 형성되는 통상의 범프(110)와 접속되고, 상기 기재(102)의 상부면에 형성된 도전성패드(112)와 전기적으로 연결된다.
통상 유리로 형성된 패키지층(114)과 이와 관련된 스페이서요소(116)는 기재(102) 위에 에폭시(118) 등의 접착제로 밀봉되어 마이크로렌즈 어레이(100)와 패키지층(114) 사이에 캐비티(120)를 형성할 수 있게 된다.
상기 전기콘텍트(108)는 상기 에폭시(104) 및 패키지층(106)의 경사면에 도금 등의 방법으로 형성되어 있다.
그러나, 상술한 종래의 집적회로소자는 상기 기재(102)의 도전성패드(112)와 상기 범프(110)를 전기적으로 연결시켜 주기 위하여 상기 전기콘텍트(108)가 형성되어 있는데, 상기 집적회로소자는 복수의 구성이 적층되는 공정을 통하여 제작되기 때문에 구조 및 공정이 복잡해지는 단점이 있다.
이를 개선하기 위하여, 상기 도전성패드(112)와 범프(110)를 연결하도록 비대칭의 모양이 아닌 사각의 모양을 갖는 기재(102)에 마이크로렌즈 어레이(100)를 구비하고, 상기 기재(102)를 관통하는 비아(미도시)를 통해 도전성패드(112)와 범 프(110)가 전기적으로 연결되도록 하며, 상기 기재(102)의 상부에 스페이서요소(116)와 에폭시(118) 등의 접착제를 통해 유리로 형성된 패키지층(114)을 설치하여 기재(102)의 상면 전체 영역을 밀봉하는 집적회로소자가 개발되는 추세이다.
그러나, 상기와 같이 이루어진 집적회로소자는 기재(102)의 상면 전체 영역을 유리로 형성된 패키지층(114)으로 덮어 밀봉하기 때문에 비아를 형성하기 위한 드릴링 공정 및 이후의 공정에서 기재(102)의 상면을 이용하여 공정을 진행하지 못하고 기재(102)의 하면만을 이용하여 공정을 진행하여야 하기 때문에 공정상 어려움 및 문제점이 있었다.
또한, 기판을 이용한 다수의 패키지층이 형성되어야 하고, 상기 도전성패드(112)와 범프(110)을 전기적으로 연결하기 위하여 금(Au) 등의 재료가 사용됨으로써 제작 비용이 증가하게 되는 문제점이 있다.
한편, 도 2는 CSP 방식을 이용한 다른 형태의 종래 집적회로소자를 나타낸 것으로, 도시된 바와 같이 전극(202)이 형성된 기판(201)의 상부에 집적회로(211)가 형성된 반도체칩(210)이 솔더 범프(220)의 높이에 해당하는 캐비티(230)를 가지도록 장착되고, 상기 반도체칩(210)의 외측면에 레진을 이용한 몰딩(240) 성형이 이루어짐으로써, 패키지 제작이 완료된다.
이와 같은 패키지 제작 방식은 기판(201)의 상면에 결합된 반도체칩(210)의 외곽으로 몰딩(240)을 이용한 실링이 이루어져야 하고, 상기 반도체칩(210)을 전기적으로 연결하기 위한 전극(202)이 기판에 복잡한 형상으로 형성되어야 함으로써, 제작 비용이 증가됨과 아울러 패키지의 슬림화를 저해하는 단점이 있다.
따라서, 본 발명은 종래 웨이퍼 레벨 패키지의 제작시 제기되고 있는 상기 제반 단점과 문제점을 해결하기 위하여 창안된 것으로서, 집적회로와 패드가 형성된 반도체칩 상에 캐비티를 갖도록 몰딩재가 직접 밀봉됨으로써, 웨이퍼 레벨 패키지의 제작 공정을 단순화하여 생산성이 향상되고, 별도의 기판없이 패키지 제작이 가능함에 따라 제작 비용 절감과 패키지의 슬림화가 가능하도록 한 웨이퍼 레벨 패키지 및 그 제조방법에 관한 것이다.
본 발명의 상기 목적은, 상면에 집적회로와 패드가 형성된 웨이퍼 레벨의 반도체칩; 상기 반도체칩의 상부에 캐비티를 갖도록 테두리부가 지지되며 밀봉되는 몰딩재; 및 상기 몰딩재의 임의 지점에 관통 형성되어 상기 패드와 접속되는 도전수단;을 포함하는 웨이퍼 레벨 패키지가 제공됨에 의해서 달성된다.
상기 반도체칩은 상면 중앙부에 형성된 집적회로의 주위로 다수의 패드가 형성되며, 상기 패드는 범프로 형성될 수 있다.
또한, 상기 패드는 몰딩재에 형성된 도전수단과 접속되어 전기적으로 연결되며, 상기 도전수단은 와이어 본딩, 범프 및 도전성 재질의 충진재가 채워진 비아 등으로 구성된다.
이때, 상기 패드의 직상부에 형성되는 비아는 몰딩재의 드릴링 공정에 의해 서 형성되며, 상기 비아에 채워지는 도전성 재질의 충진재는 메탈 또는 도전성 폴리머로 구성될 수 있다.
그리고, 상기 반도체칩은 웨이퍼 레벨 상태에서 그 상면에 몰딩재가 몰딩 성형된 후 절단되는 MEMS 소자 또는 IC 소자로 구성된다.
또한, 상기 몰딩재는 에폭시, 폴리머, PR 및 PI 등의 열경화성 수지로 구성되며, 경화 후 투명한 재질로 형성됨이 바람직하다.
한편, 본 발명의 다른 목적은, 웨이퍼 레벨의 반도체칩 상면에 집적회로와 패드를 형성하는 단계; 중앙부에 단차부가 형성된 몰딩재를 성형하는 단계; 상기 반도체칩 상면에 캐비티(cavity)를 갖도록 단차가 형성된 몰딩재를 부착하는 단계; 상기 몰딩재의 임의 지점에 비아를 형성하는 단계; 상기 비아에 전도성 재질의 충진재를 충진하는 단계;를 포함하는 웨이퍼 레벨 패키지의 제조방법이 제공됨에 의해서 달성된다.
이때, 상기 몰딩재는 투명 소재로 이루어지며, 양측부가 반도체칩의 상면에 지지되어 상기 집적회로와 패드가 형성된 부위에 캐비티가 형성되도록 한다.
또한, 상기 몰딩재에 형성된 비아는 상기 반도체칩 상면에 실장된 패드의 직상부에 형성되며, 상기 패드는 상기 비아를 통해 충진된 충진재와 전기적으로 접속된다.
따라서, 상기 충진재는 패드와 전기적으로 도통 가능한 메탈 또는 도전성 폴리머로 구성됨이 바람직하다.
여기서, 상기 비아는 패드와 전기적으로 연결되는 와이어 본딩 또는 범프 등으로 대체될 수 있다.
상기 반도체칩의 상면에 안착된 몰딩재는 반도체칩 테두리부와 접착제에 의해서 밀착 고정됨이 바람직하다.
한편, 본 발명의 또 다른 목적은, 웨이퍼 레벨의 반도체칩 상면에 집적회로와 패드를 형성하는 단계; 서포트 웨이퍼를 준비하는 단계; 상기 서포트 웨이퍼의 상면 임의 지점에 범프를 형성하는 단계; 상기 서포트 웨이퍼의 상면에 형성된 범프가 포함되도록 몰딩재를 성형하는 단계; 상기 몰딩재의 중앙부에 단차부를 형성하는 단계; 상기 서포트 웨이퍼를 제거하는 단계; 상기 단차부가 형성된 몰딩재를 반도체칩의 상면에 밀착 결합하는 단계;를 포함하는 웨이퍼 레벨 패키지 제조방법이 제공됨에 의해서 달성된다.
상기 단차부는 에칭 공정에 의해서 수행됨이 바람직하며, 단차부의 형성시 서포트 웨이퍼에 형성된 범프의 상단부가 단차부를 통해 노출되도록 한다.
상기 단차부가 형성된 몰딩재는 단차부를 통해 노출된 범프가 반도체칩의 상면을 향하도록 결합되어, 상기 단차부가 집적회로와 패드를 포함하는 캐비티로 형성되도록 한다.
이때, 상기 단차부로 노출된 범프와 반도체칩 상에 형성된 패드는 상호 대응되는 위치에 형성되며, 몰딩재의 결합에 의해서 상호 접촉되어 전기적으로 연결된다.
상기 범프는 전해 도금이나 비전해 도금 등의 도금법을 통해 형성될 수 있으며, 범핑 공정을 통한 스터드 범프로 형성될 수 있다.
또한, 상기 몰딩재에 형성된 단차부는 에칭 공정에 의해서 그 폭과 깊이를 조절할 수 있기 때문에 몰딩재의 반도체칩 상면 부착시 캐비티의 크기와 폭이 조절될 수 있다.
상기 반도체칩의 상면에 안착된 몰딩재는 반도체칩 테두리부와 접착제에 의해서 밀착 고정됨이 바람직하다.
한편, 본 발명의 또 다른 목적은, 웨이퍼 레벨의 반도체칩 상면에 집적회로와 패드를 형성하는 단계; 상기 집적회로와 패드의 상부를 포함한 반도체칩 상면에 감광층이 형성하는 단계; 상기 패드의 상면과 그 외측 영역이 노출되도록 상기 감광층의 일부를 패터닝하는 단계; 상기 패드의 노출 영역 상에 범프를 형성하는 단계; 상기 범프가 형성된 감광층의 상면에 1차 몰딩재를 성형하는 단계; 상기 감광층을 제거하여 상기 집적회로와 패드 주위에 캐비티를 형성하는 단계; 상기 1차 몰딩재를 포함한 그 주위에 2차 몰딩재를 형성하는 단계; 상기 범프의 상면이 노출되도록 2차 몰딩재 상면을 씨닝(thinning)하는 단계;를 포함하는 웨이퍼 레벨 패키지 제조방법이 제공됨에 의해서 달성된다.
상기 감광층의 패터닝은 에칭 공정을 통해 수행됨이 바람직하다.
또한, 상기 반도체칩 상면에 형성된 감광층은 감광액이 도포된 포토레지스트(PR)층 또는 드라이 필름을 이용한 건식방지막층(DFR)이 형성된다.
상기 감광층 상에 형성되는 범프는 감광층 상부로 돌출되도록 형성됨이 바람직하다.
또한, 상기 감광층은 제1 몰딩재의 성형 후, 건식 식각이나 습식 식각 및 이온주입 등의 에싱(ashing) 공정에 의해서 제거될 수 있으며, 높은 수압에서 에칭액을 분사하여 감광층만을 용융시킴에 의해서 제거될 수 있다.
상기 반도체칩 상부에 형성되는 1차 몰딩재와 2차 몰딩재는 투명 재질의 에폭시, 폴리머, PR, PI 중 어느 하나가 사용된다.
이상에서 설명한 바와 같이, 본 발명의 웨이퍼 레벨 패키지 및 그 제조방법은 기판을 사용하지 않고 반도체칩 상에 캐비티를 갖는 몰딩재가 직접 밀봉되도록 함으로써, 웨이퍼 레벨 패키지의 제작 공정이 단순화됨에 따라 생산성이 향상되고, 제작 비용을 현저히 절감할 수 있는 장점이 있다.
또한, 본 발명은 별도의 전극을 형성하기 위한 공정이 필요없기 때문에 간단한 구조로 제작 가능하고, 소형화와 슬림화를 달성할 수 있는 작용효과가 발휘된다.
본 발명에 따른 웨이퍼 레벨 패키지 및 그 제조방법의 상기 목적에 대한 기술적 구성을 비롯한 작용효과에 관한 사항은 본 발명의 바람직한 실시예가 도시된 도면을 참조한 아래의 상세한 설명에 의해서 명확하게 이해될 것이다.
웨이퍼 레벨 패키지의 구조
먼저, 도 3은 본 발명에 따른 웨이퍼 레벨 패키지의 단면도이다.
도시된 바와 같이, 본 발명의 웨이퍼 레벨 패키지(10)는 크게 웨이퍼 레벨의 반도체칩(11)과, 반도체칩(11) 상면에 캐비티(15)를 가지며 복개되는 몰딩재(14)로 구성된다.
상기 반도체칩(11)은 상면 중앙부에 집적회로(12)가 형성되고, 상기 집적회로(12)의 주위에 다수의 패드(13)가 실장되며, 상기 패드(13)의 외측면에 몰딩재(14)의 지지부(14b) 하면이 접촉 지지된다.
이때, 상기 패드(13)는 일반적인 사이즈의 패드 또는 확장 패드 중 어느 하나로 형성될 수 있으며, 범프의 형태로 구성될 수도 있다.
상기 몰딩재(14)는 반도체칩(11) 상면 복개시 중앙부에 캐비티(15)가 형성될 수 있도록 단차부가 형성되며, 상기 몰딩재(14)의 임의 지점에는 비아(14a)가 드릴링 공정 또는 레이져 조사에 의한 레이져 가공에 의해서 관통 성형된다.
여기서, 상기 비아(14a)는 반도체칩(11) 상면에 형성된 패드(13)의 직상부에 관통 형성됨이 바람직하며, 그 내부에는 도전성 재질의 충진재가 충진되어 도전수단(16)으로 형성된다.
상기 도전수단(16)은 상기 패드(13)와 하단부가 접촉됨에 의해서 전기적 연결이 이루어지도록 하며, 상기 충진재의 충전 외에도 와이어 본딩 방식을 이용하여 패드와 전기적 연결이 이루어지도록 하거나, 범프의 형성에 의해서 패드와 직접 연결되도록 할 수도 있다.
상기 도전성 재질의 충진재는 메탈(metal) 또는 도전성 폴리머(conductive polymer)로 구성되며, 상기 도전수단(16)의 충진 높이가 몰딩재(14)의 상면에 돌출되거나 동일한 높이로 형성됨이 바람직하다.
상기 몰딩재(14)는 별도의 금형을 이용하여 중앙부에 단차부가 형성되게 성형되며, 투명한 재질의 에폭시나 폴리머, PR 및 PI 등의 열경화성 수지로 제작되어 상기 반도체칩(11)의 상면에 복개된다.
이때, 상기 몰딩재(14)의 테두리에 형성된 지지부(14b)의 하단부와 반도체칩(11)의 상면 테두리부 사이에는 접착제(도면 미도시)가 개재되어 상기 몰딩재(14)와 반도체칩(11)이 접착 고정되도록 한다.
이와 같은 구조로 이루어진 본 발명의 웨이퍼 레벨 패키지의 제조방법에 대하여 아래 도시된 공정도를 통해 각 실시예별 웨이퍼 레벨 패키지의 제조방법에 대하여 살펴보면 다음과 같다.
웨이퍼 레벨 패키지의 제조방법
제1 실시예
도 4 내지 도 6은 본 발명에 따른 웨이퍼 레벨 패키지의 제1 실시예 공정도이다.
도시된 바와 같이, 본 실시예의 웨이퍼 레벨 패키지는 상면에 집적회로(12)와 패드(13)가 형성된 웨이퍼 레벨의 반도체칩(11)을 준비한다. 이때, 상기 반도체칩(11)은 MEMS 소자 또는 IC 소자로 구성될 수 있으며, 중앙부에 형성된 집적회로(12) 주위에 다수의 패드(13)가 실장된다.
여기서, 상기 패드(13)는 범프의 형태로 구성될 수도 있다.
다음, 상기 반도체칩(11)의 상부에 복개되는 몰딩재를 성형함에 있어, 소정 형상의 금형을 이용하여 중앙부에 단차부가 형성된 몰딩재(14)를 성형한다.
이때, 상기 몰딩재(14)는 별도의 금형을 이용하여 성형되되, 투명한 재질의 에폭시나 폴리머, PR 및 PI 등의 열경화성 수지로 제작됨이 바람직하다.
상기 몰딩재(14)는 도 5에 도시된 바와 같이 하면에 그 테두리부에 비해 오목한 형태의 단차부가 형성된다. 상기 단차부는 반도체칩(11)의 상면에 형성된 집적회로(12)와 패드(13)를 포함할 수 있는 크기로 형성된다.
다음으로, 상기 웨이퍼 레벨의 반도체칩(11) 상면에 단차부가 형성된 몰딩재(14)를 접착 고정한다. 이때, 상기 몰딩재(14)에 형성된 단차부가 하부로 위치하도록 하여 반도체칩(11) 상면에 밀착 고정됨으로써, 상기 단차부 형성 공간이 반도체칩(11)과 몰딩재(14) 사이의 캐비티(15)로 형성된다.
또한, 상기 몰딩재(14)의 각 측부에 형성된 지지부(14b)는 그 하단면에 접착제(도면 미도시)가 도포되어 상기 반도체칩(11)의 상면에 부착됨으로써, 상기 접착제의 경화에 의해서 반도체칩(11)과 몰딩재(14)의 견고한 결합이 이루어지도록 한다.
상기 반도체칩(11)과 몰딩재(14)의 접착이 완료되면, 상기 몰딩재(14)의 임의 지점에 비아(14a)를 형성한다.
상기 비아(14a)는 쏘(saw)를 이용한 드릴링 공정 또는 레이져 조사에 의해서 몰딩재(14)에 관통 형성되며, 바람직하게는 상기 반도체칩(11)에 실장된 패드(13)의 직상부에 형성된다.
이 후에 상기 몰딩재(14)에 형성된 비아(14a) 내부에는 충진재(16)가 충진되는 바, 상기 충진재(16)는 도전성 재질의 충진재(16), 즉 메탈이나 도전성 폴리머 등이 상기 패드(13)의 상면과 접촉되게 주입됨으로써, 상기 충진재(16)와 패드(13)가 전기적으로 연결되어 상기 충진재(16)가 전극의 역할을 하게 된다.
이때, 상기 충진재(16)의 충진 높이는 상기 몰딩재(14)의 상면에 비해 돌출되거나 동일한 높이로 형성되어야 한다.
제2 실시예
다음, 도 7 내지 도 12는 본 발명에 따른 웨이퍼 레벨 패키지의 제2 실시예 공정도이다.
도시된 바와 같이, 본 실시예의 웨이퍼 레벨 패키지는 상면에 집적회로(12)와 패드(13)가 형성된 웨이퍼 레벨의 반도체칩(11)을 준비한다. 이때, 상기 반도체칩(11)은 MEMS 소자 또는 IC 소자로 구성될 수 있으며, 중앙부에 형성된 집적회로(12) 주위에 다수의 패드(13)가 실장된다.
여기서, 상기 패드(13)는 범프의 형태로 구성될 수도 있다.
다음, 상기 반도체칩(11)의 상부에 복개되는 몰딩재를 성형함에 있어, 판상의 서포트 웨이퍼(20) 상면에 범프(21)를 형성한다. 상기 범프(21)는 전해 도금이나 비전해 도금 등의 도금범을 통해 형성될 수 있으며, 별도의 범핑 공정을 통해 스터드 범프로 형성될 수 있다.
다음으로, 상기 서포트 웨이퍼(20)의 상면에 범프(21)가 포함되는 높이로 몰딩 수지를 도포하여 몰딩재(14)를 성형한다. 이때, 상기 몰딩재(14)는 투명한 재질의 에폭시나 폴리머, PR 및 PI 등의 열경화성 수지로 제작됨이 바람직하다.
상기 몰딩재(14)가 경화되면, 상기 몰딩재(14)의 중앙부에 단차부(14c)를 형성한다. 상기 단차부(14c)는 에칭 공정에 의해서 수행됨이 바람직하며, 에칭에 의한 단차부(14c)의 형성시 상기 서포트 웨이퍼(20)에 형성된 범프(21)의 상단부는 상기 단차부(14c) 상에 노출된다.
이 후에, 상기 몰딩재(14)의 하면에 부착된 서포트 웨이퍼(20)를 제거하여 상기 반도체칩(11)의 상면에 복개될 몰딩재(14)의 제작을 완료한다.
다음, 상기 단차부(14c)가 형성된 몰딩재(14)를 반도체칩(11)의 상면에 밀착 결합한다. 이때, 상기 몰딩재(14)는 단차부(14c)가 형성된 면을 하부로 하여 반도체칩(11)의 상면에 복개되며, 상기 단차부(14c) 내에 반도체칩(11) 상의 집적회로(12)와 패드(13)가 내입되게 밀착 결합되어 상기 단차부(14c)가 반도체칩(11)과 몰딩재(14) 사이의 캐비티(15)로 형성된다.
여기서, 상기 반도체칩(11) 상의 패드(13)와 몰딩재(14)에 형성된 범프(21)는 상호 대응되는 위치에 형성되어 몰딩재(14)의 복개시 상호 접촉됨에 따라 전기 적으로 연결된다.
이와 같은 공정을 통해 제작되는 웨이퍼 레벨 패키지는 제1 실시예와 마찬가지로 상기 몰딩재(14)의 각 측부에 형성된 지지부(14b)의 하단부와 반도체칩(11) 테두리부 사이에 접착제가 개재되어 밀착 결합된다.
또한, 상기 몰딩재(14)는 단차부(14c)의 형성시 수행되는 에칭 공정에 의해서 그 폭과 깊이를 조절하여 몰딩재의 반도체칩 상면 부착시 캐비티의 크기와 폭이 조절되도록 할 수 있다.
한편, 상기 몰딩재(14)는 중앙부에 에칭 공정을 통한 단차부를 형성하는 대신에 상기 몰딩재(14)의 테두리부에 댐퍼 형상의 벽체(14d)를 형성함으로써, 캐비티(15)로 구성될 단차부(14c)가 중앙에 구비되도록 할 수 있다.
그리고, 상기 벽체(14d)의 하단부가 반도체칩(11)의 상면에 접착제에 의해서 밀착 결합되고, 상기 반도체칩(11)에 실장된 패드(13)가 상기 단차부(14c) 내에 포함된 범프(21)와 직접 접촉되도록 함으로써, 단차부를 형성하기 위한 별도의 에칭 공정 없이도 웨이퍼 레벨 패키지를 제작할 수 있을 것이다.
이와 같은 공정을 통해 제작되는 몰딩재(14)의 구성은 도 13에 도시되어 있다.
제3 실시예
다음, 도 14 내지 도 21은 본 발명에 따른 웨이퍼 레벨 패키지의 제3 실시예 공정도이다.
도시된 바와 같이, 본 실시예의 웨이퍼 레벨 패키지는 상면에 집적회로(12)와 패드(13)가 형성된 웨이퍼 레벨의 반도체칩(11)을 준비한다. 이때, 상기 반도체칩(11)은 MEMS 소자 또는 IC 소자로 구성될 수 있으며, 중앙부에 형성된 집적회로(12) 주위에 다수의 패드(13)가 실장된다.
여기서, 상기 패드(13)는 범프의 형태로 구성될 수도 있다.
다음, 상기 집적회로(12)와 패드(13)가 형성된 반도체칩(11) 상면에 집적회로(12) 및 패드(13)를 포함하는 감광층(30)을 형성한다. 상기 감광층(30)은 감광성 수지의 도포에 의한 포토레지스트(PR)층 또는 드라이 필름을 이용한 건식방지막층(DFR)으로 구성된다.
다음으로, 상기 감광층(30)의 일부를 패터닝하여 상기 패드(13) 형성 부위와 패드(13)의 외측 부위가 노출되도록 한다. 이때, 상기 감광층(30)의 패터닝은 에칭 공정을 통해 수행된다.
이 후에, 상기 패드(13)의 상면이 노출된 영역의 감광층(30) 상에 소정의 높이로 범프(40)를 형성한다. 상기 범프(40)는 제2 실시예와 마찬가지로 전해 도금이나 비전해 도금 등의 도금범을 통해 형성될 수 있으며, 별도의 범핑 공정을 통해 스터드 범프로 형성될 수 있다.
여기서, 상기 범프(40)는 감광층(30) 상부로 돌출되도록 형성됨이 바람직하다.
한편, 상기 범프(40)가 형성된 감광층(30)의 상면에 1차 몰딩재(50)를 성형한다. 상기 1차 몰딩재(50)는 성형 폭은 반도체칩(11) 상의 집적회로(12)와 그 외 측의 패드(13)를 포함할 수 있는 폭, 즉 상기 1차 몰딩재(50) 하부의 감광층(30) 제거시 집적회로(12)와 패드(13)를 포함할 수 있는 캐비티의 폭을 고려하여 형성됨이 바람직하다.
다음, 상기 반도체칩(11) 상면과 1차 몰딩재(50) 사이에 개재된 감광층(30)을 제거한다. 상기 감광층(30)의 제거는 건식 식각이나 습식 식각 및 이온 주입 등의 에싱(ashing) 공정에 의해 제거될 수 있으며, 상기 반도체칩(11) 상면과 1차 몰딩재(50) 사이로 높은 수압의 에칭액을 분사하여 상기 감광층(30) 만을 용융시킴에 의해서 제거될 수 있을 것이다.
다음으로, 상기 1차 몰딩재(50)를 포함한 반도체칩(11)의 상면에 2차 몰딩재(60)를 형성한다. 상기 2차 몰딩재(60)는 1차 몰딩재(50)와 동일한 재질로 구성됨이 바람직하며, 상기 1차 몰딩재(50) 외측면의 반도체칩(11) 상면에 밀착됨으로써, 상기 1차 몰딩재(50)의 하부 공간이 캐비티(15)를 형성하며 밀봉되도록 한다.
마지막으로, 상기 1차 몰딩재(50)와 2차 몰딩재(60)가 완전히 경화되면, 상기 몰딩재(50)(60)의 상면을 씨닝(thinning)한다. 이때, 상기 몰딩재(50)(60)는 이전 단계에서 상기 패드(13)와 전기적으로 접촉된 범프(40)의 상면이 노출될때까지 씨닝 공정을 수행한다.
본 실시예를 통해 제작되는 1차 몰딩재(50)와 2차 몰딩재(60)는 제1 실시예 및 제2 실시예와 마찬가지로 투명한 재질의 에폭시나 폴리머, PR 및 PI 등의 열경화성 수지로 제작됨이 바람직하다.
이상에서 설명한 본 발명의 바람직한 실시예들은 예시의 목적을 위해 개시된 것이며, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에 있어 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 여러가지 치환, 변형 및 변경이 가능할 것이나, 이러한 치환, 변경 등은 이하의 특허청구범위에 속하는 것으로 보아야 할 것이다.
도 1은 종래 기술에 따른 집적회로소자를 개략적으로 나타낸 단면도.
도 2는 CSP 방식을 이용한 다른 형태의 종래 집적회로소자를 나타낸 단면도.
도 3은 본 발명에 따른 웨이퍼 레벨 패키지의 단면도.
도 4 내지 도 6은 본 발명에 따른 웨이퍼 레벨 패키지의 제1 실시예 공정도.
도 7 내지 도 12는 본 발명에 따른 웨이퍼 레벨 패키지의 제2 실시예 공정도.
도 13은 본 발명의 제2 실시예에 적용되는 몰딩재의 다른 형태 단면도.
도 14 내지 도 21은 본 발명에 따른 웨이퍼 레벨 패키지의 제3 실시예 공정도.
<도면의 주요 부분에 대한 부호의 설명>
11. 반도체칩 12. 집적회로
13. 패드 14. 몰딩재
15. 캐비티(cavity) 16. 도전수단

Claims (29)

  1. 상면에 집적회로와 패드가 형성된 웨이퍼 레벨의 반도체칩;
    상기 반도체칩의 상부에 캐비티를 갖도록 테두리부가 지지되며 밀봉되는 몰딩재; 및
    상기 몰딩재의 임의 지점에 관통 형성된 비아 내부에 충진된 충진재의 충진 높이가 상기 몰딩재의 상면에 돌출되어 상기 패드와 접속되는 도전수단;
    을 포함하는 웨이퍼 레벨 패키지.
  2. 제1항에 있어서,
    상기 패드는, 범프로 형성된 것을 특징으로 하는 웨이퍼 레벨 패키지.
  3. 제1항에 있어서,
    상기 도전수단은, 와이어 본딩, 범프 및 도전성 재질의 충진재가 채워진 비아 중 어느 하나로 구성된 것을 특징으로 하는 웨이퍼 레벨 패키지.
  4. 제1항에 있어서,
    상기 비아는, 쏘(saw)를 이용한 드릴링 공정 또는 레이져 조사에 의해서 형성된 것을 특징으로 하는 웨이퍼 레벨 패키지.
  5. 제4항에 있어서,
    상기 비아는, 상기 반도체칩 상에 형성된 패드와 상호 대응되는 위치에 형성된 것을 특징으로 하는 웨이퍼 레벨 패키지.
  6. 제3항에 있어서,
    상기 비아에 채워지는 충진재는 메탈 또는 도전성 폴리머 등의 도전성 재질의 충진재로 구성된 것을 특징으로 하는 웨이퍼 레벨 패키지.
  7. 삭제
  8. 제1항에 있어서,
    상기 몰딩재는, 투명한 재질로 형성되며, 에폭시, 폴리머, PR 및 PI 중 어느 하나의 열경화성 수지로 구성된 것을 특징으로 하는 웨이퍼 레벨 패키지.
  9. 제1항에 있어서,
    상기 반도체칩의 상면에 안착된 몰딩재는, 상기 반도체칩 테두리부와 접착제에 의해서 밀착 고정되는 것을 특징으로 하는 웨이퍼 레벨 패키지.
  10. 웨이퍼 레벨의 반도체칩 상면에 집적회로와 패드를 형성하는 단계;
    중앙부에 단차부가 형성된 몰딩재를 성형하는 단계;
    상기 반도체칩 상면에 캐비티(cavity)를 갖도록 단차가 형성된 몰딩재를 접착 고정하는 단계;
    상기 몰딩재의 임의 지점에 비아를 형성하는 단계; 및
    상기 비아에 전도성 재질의 충진재가 충진되며, 그 충진 높이가 상기 몰딩재의 상면에 돌출되게 형성되어 도전수단을 형성하는 단계;
    를 포함하는 웨이퍼 레벨 패키지의 제조방법.
  11. 제10항에 있어서,
    상기 도전수단은, 와이어 본딩, 범프 및 도전성 재질의 충진재가 채워진 비 아 중 어느 하나로 구성된 것을 특징으로 하는 웨이퍼 레벨 패키지의 제조방법.
  12. 제10항에 있어서,
    상기 비아는, 쏘(saw)를 이용한 드릴링 공정 또는 레이져 조사에 의해서 형성된 것을 특징으로 하는 웨이퍼 레벨 패키지의 제조방법.
  13. 제11항에 있어서,
    상기 비아는, 상기 반도체칩 상에 형성된 패드와 상호 대응되는 위치에 형성된 것을 특징으로 하는 웨이퍼 레벨 패키지의 제조방법.
  14. 제11항에 있어서,
    상기 비아에 채워지는 충진재는 메탈 또는 도전성 폴리머 등의 도전성 재질의 충진재로 구성된 것을 특징으로 하는 웨이퍼 레벨 패키지의 제조방법.
  15. 제10항에 있어서,
    상기 몰딩재는, 투명한 재질로 형성되며, 에폭시, 폴리머, PR 및 PI 중 어느 하나의 열경화성 수지로 구성된 것을 특징으로 하는 웨이퍼 레벨 패키지의 제조방법.
  16. 웨이퍼 레벨의 반도체칩 상면에 집적회로와 패드를 형성하는 단계;
    서포트 웨이퍼를 준비하는 단계;
    상기 서포트 웨이퍼의 상면 임의 지점에 범프를 형성하는 단계;
    상기 서포트 웨이퍼의 상면에 형성된 상기 범프가 포함되도록 몰딩재를 성형하는 단계;
    상기 몰딩재의 중앙부에 에칭 공정에 의해 단차부를 형성하는 단계;
    상기 서포트 웨이퍼를 제거하는 단계; 및
    상기 단차부가 형성된 몰딩재를 반도체칩의 상면에 밀착 결합하는 단계;를 포함하는 웨이퍼 레벨 패키지 제조방법.
  17. 삭제
  18. 제16항에 있어서,
    상기 몰딩재는, 상기 단차부와 단차부 상에 노출된 범프가 반도체칩의 상면을 향하도록 하여 밀착 결합되어 상기 단차부가 캐비티로 형성되도록 한 것을 특징으로 하는 웨이퍼 레벨 패키지의 제조방법.
  19. 제18항에 있어서,
    상기 몰딩재는, 투명한 재질로 형성되며, 에폭시, 폴리머, PR 및 PI 중 어느 하나의 열경화성 수지로 구성된 것을 특징으로 하는 웨이퍼 레벨 패키지의 제조방법.
  20. 제16항에 있어서,
    상기 범프는, 전해 도금, 비전해 도금의 도금법을 통해 형성되거나 범핑 공정을 통한 스터드 범프로 형성된 것을 특징으로 하는 웨이퍼 레벨 패키지의 제조방법.
  21. 제20항에 있어서,
    상기 범프는, 상기 반도체칩 상에 형성된 패드와 상호 대응되는 위치에 형성 된 것을 특징으로 하는 웨이퍼 레벨 패키지의 제조방법.
  22. 제18항에 있어서,
    상기 반도체칩의 상면에 안착된 몰딩재는, 상기 반도체칩 테두리부와 접착제에 의해서 밀착 고정되는 것을 특징으로 하는 웨이퍼 레벨 패키지의 제조방법.
  23. 삭제
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  28. 삭제
  29. 삭제
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Families Citing this family (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7989950B2 (en) * 2008-08-14 2011-08-02 Stats Chippac Ltd. Integrated circuit packaging system having a cavity
US7829390B2 (en) * 2008-11-20 2010-11-09 Azurewave Technologies, Inc. Packaging structure of SIP and a manufacturing method thereof
US9837360B2 (en) * 2015-12-11 2017-12-05 SK Hynix Inc. Wafer level packages and electronics system including the same
CN113675101B (zh) * 2021-10-20 2021-12-21 深圳新声半导体有限公司 用于芯片封装的方法和芯片颗粒

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20020027676A (ko) * 2000-10-04 2002-04-15 송재인 하이브리드 아이씨의 몰딩구조
WO2006107507A2 (en) * 2005-04-01 2006-10-12 Skyworks Solutions, Inc. Wafer level package including a device wafer integrated with a passive component
JP2007149742A (ja) * 2005-11-24 2007-06-14 Mitsubishi Electric Corp パッケージおよびそれを用いた電子装置

Family Cites Families (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6352878B1 (en) * 2000-06-19 2002-03-05 National Semiconductor Corporation Method for molding a bumped wafer

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20020027676A (ko) * 2000-10-04 2002-04-15 송재인 하이브리드 아이씨의 몰딩구조
WO2006107507A2 (en) * 2005-04-01 2006-10-12 Skyworks Solutions, Inc. Wafer level package including a device wafer integrated with a passive component
JP2007149742A (ja) * 2005-11-24 2007-06-14 Mitsubishi Electric Corp パッケージおよびそれを用いた電子装置

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