KR100926472B1 - 막 패턴의 형성 방법, 액티브 매트릭스 기판의 제조 방법,디바이스, 전기 광학 장치, 및 전자 기기 - Google Patents

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세이코 엡슨 가부시키가이샤
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Abstract

본 발명은 제조 비용의 저감에 기여하는 제조 방법을 제공하는 것을 과제로 한다.
기판(18) 위에 설치된 뱅크(34)에 의해 구획된 패턴 형성 영역에, 기능액을 배치하여 막 패턴을 형성한다. 기판(18) 위에 제 1 뱅크 형성 재료를 배치하여 제 1 뱅크층(35)을 형성하는 공정과, 제 1 뱅크층(35) 위에 제 2 뱅크층(36)을 형성하는 공정을 갖는다. 제 1 뱅크 형성 재료는 유기 재료이며, 제 2 뱅크층(36)은 제 1 뱅크층(35)을 피복하는 플루오르계의 수지 재료로 이루어진다.
액적 토출 장치, 망간층, 패턴 형성 영역, 게이트 전극

Description

막 패턴의 형성 방법, 액티브 매트릭스 기판의 제조 방법, 디바이스, 전기 광학 장치, 및 전자 기기{METHOD FOR FORMING FILM PATTERN, METHOD FOR MANUFACTURING ACTIVE MATRIX SUBSTRATE, DEVICE, ELECTRO-OPTICAL DEVICE AND ELECTRONIC APPARATUS}
도 1은 본 발명의 액적 토출 장치의 개략 구성을 나타내는 사시도.
도 2는 피에조 방식에 의한 액상체의 토출 원리를 설명하기 위한 도면.
도 3의 (a)는 뱅크 구조의 평면도, (b)는 (a)의 측단면도.
도 4의 (a)∼(d)는 뱅크 구조를 형성하는 공정을 나타내는 측단면도.
도 5의 (a)∼(c)는 배선 패턴의 형성 공정을 설명하기 위한 측단면도.
도 6의 (a)∼(d)는 배선 패턴의 형성 공정을 설명하기 위한 측단면도.
도 7은 표시 영역인 1화소를 모식적으로 나타내는 평면도.
도 8의 (a)∼(e)는 1화소의 형성 공정을 나타내는 단면도.
도 9는 액정 표시 장치를 대향 기판측에서 본 평면도.
도 10은 도 9의 H-H’선을 따르는 액정 표시 장치의 단면도.
도 11은 액정 표시 장치의 등가 회로도.
도 12는 유기 EL 장치의 부분 확대 단면도.
도 13은 본 발명의 전자 기기의 구체예를 나타내는 도면.
도 14는 액티브 매트릭스 기판의 일례를 모식적으로 나타내는 단면도.
도 15는 액티브 매트릭스 기판의 다른 예를 모식적으로 나타내는 단면도.
도면의 주요 부분에 대한 부호의 설명
F1 : 망간층(건조막, 제 1 건조막) F2 : 은층(건조막, 제 2 건조막)
IJ : 액적 토출 장치(잉크젯 장치) L1 : 기능액(제 1 기능액)
L2 : 기능액(제 2 기능액) 13 : 패턴 형성 영역
18 : 기판 34 : 뱅크
35, 35a, 34d, 34e : 제 1 뱅크층 36, 36a, 36b, 36c : 제 2 뱅크층
40 : 게이트 배선(막 패턴) 41 : 게이트 전극(막 패턴)
43 : 소스 전극 44 : 드레인 전극
45 : 화소 전극
100 : 액정 표시 장치(전기 광학 장치)
600 : 휴대 전화 본체
본 발명은 막 패턴의 형성 방법, 액티브 매트릭스 기판의 제조 방법, 디바이스, 전기 광학 장치, 및 전자 기기에 관한 것이다.
도체로 이루어지는 박막(막 패턴)이 배치된 회로 배선과, 회로 배선을 덮는 절연막 등의 박막과, 반도체로 이루어지는 박막이 기판 위에 적층되어 이루어지는 반도체 장치가 종래부터 알려져 있다. 이러한 반도체 장치에서의 박막의 효율적인 형성 방법으로서, 박막 재료 등을 분산질(分散質)로서 포함하는 기능액의 액적을 액적 토출 헤드로부터 토출하고, 착탄된 기능액을 건조시켜서 분산매를 제거하여, 박막을 형성하는 액적 토출법(잉크젯법)이 알려져 있다(예를 들면, 특허 문헌 1 참조).
액적 토출법으로 막 패턴이 되는 박막을 형성하는 경우, 통상은 막 패턴의 형성 영역을 구획하는 뱅크를 형성하고, 이 뱅크에 의해 구획되어 오목부가 된 막 패턴의 형성 영역을 향하여 기능액을 토출한다. 그리고, 오목부 내의 형성 영역 위에 착탄된 기능액을 건조시켜서, 박막을 형성함으로써, 막 패턴을 형성한다.
이러한 방법을 이용하여, 예를 들면, 보텀 게이트형의 박막 트랜지스터에서의 반도체층에 접속하는 소스 배선, 또는 드레인 배선(막 패턴) 등을 형성할 수 있다. 이 경우, 게이트 절연막 위에 뱅크를 형성하고, 이 뱅크에 의해 구획된 오목부가 되는 영역에 기능액을 토출하여, 이 기능액을 건조시킴으로써, 반도체층에 접속하는 소스 배선, 또는 드레인 배선이 된다.
그런데, 상기 오목부 내에 착탄되도록 토출된 기능액의 액적은 모두 오목부 내에 들어가는 것이 바람직하지만, 일부는 뱅크의 상면에 걸리는 경우가 있다. 그 경우에, 이 액적이 뱅크의 상면에 부착되지 않고, 오목부 내에 유입되도록 하기 위해서는, 뱅크의 상면을 기능액에 대해서 발액성(撥液性)으로 해 둘 필요가 있다. 여기서, 뱅크 상면의 발액화 처리는 통상 레지스트재로 이루어지는 뱅크재를 최종 적인 뱅크 형상으로 패터닝한 후에, 이것을 CF4 가스를 이용한 플라스마 처리를 행하고 있었다(특허 문헌 2 참조).
[특허 문헌 1] 일본국 특허 공개 평11-274671호 공보
[특허 문헌 2] 일본국 특허 공개 2005-19955호 공보
그러나, 상술한 바와 같은 종래 기술에는, 이하와 같은 문제가 존재한다.
내열성의 향상을 고려하여 무기 재료를 이용해서 뱅크를 형성하는 경우가 있는데, 무기 재료는 고가이기 때문에, 막 패턴 형성에 따른 제조 비용이 상승하고, 또한, 무기 재료를 이용하여 막 패턴이 형성된 반도체 장치에서도 비용 증가를 초래한다는 문제가 있었다.
본 발명은 이상과 같은 점을 고려하여 이루어진 것으로, 제조 비용의 저감에 기여할 수 있는 막 패턴의 형성 방법, 액티브 매트릭스 기판의 제조 방법, 디바이스, 전기 광학 장치, 및 전자 기기를 제공하는 것을 목적으로 한다.
상기의 목적을 달성하기 위해서 본 발명은 이하의 구성을 채용하고 있다.
본 발명의 막 패턴의 형성 방법은 기판 위에 설치된 뱅크에 의해 구획된 패턴 형성 영역에, 기능액을 배치하여 막 패턴을 형성하는 방법에 있어서, 기판 위에 제 1 뱅크 형성 재료를 배치하여 제 1 뱅크층을 형성하는 공정과, 상기 제 1 뱅크층 위에 제 2 뱅크층을 형성하는 공정을 가지며, 상기 제 1 뱅크 형성 재료는 유기 재료이고, 상기 제 2 뱅크층은 상기 제 1 뱅크층을 피복하는 플루오르계의 수지 재료로 이루어지는 것을 특징으로 하는 것이다.
따라서, 본 발명의 막 패턴의 형성 방법에서는, 상층측에 배치되는 제 2 뱅크층을, 발액성을 갖는 플루오르계의 수지 재료를 이용하여 형성하고 있으므로, 제 2 뱅크층에 대해서 우수한 발액성을 얻을 수 있다. 이에 따라, 패턴 형성 영역에 배치된 기능액을 동일 영역 내에 양호하게 제한할 수 있다. 또한, 본 발명에서는, 무기 재료에 비해서 저렴한 유기 재료를 이용하여 제 1 뱅크층을 형성하기 때문에, 제조 비용의 저감에 기여할 수 있다.
또한, 본 발명에서는, 상기 제 1 뱅크층 및 상기 제 2 뱅크층에 의해 구획된 상기 패턴 형성 영역에 제 1 기능액을 배치하는 공정과, 상기 패턴 형성 영역 내의 제 1 기능액을 건조시켜서 제 1 건조막을 형성하는 공정과, 상기 제 1 건조막 위에 제 2 기능액을 배치하는 공정을 가지며, 상기 제 1 기능액을 건조시켜서 이루어지는 제 1 건조막의 막 두께를, 상기 제 1 뱅크층의 두께보다 얇게 형성하는 구성도 적합하게 채용할 수 있다.
이에 따라, 본 발명에서는, 적층 구조의 막 패턴의 형성에도 적합하게 사용할 수 있다.
적층 구조의 막 패턴을 형성하는 경우에는, 제 1 건조막의 형성 후 그 상면에 배치되는 제 2 기능액에 대해서도 양호한 습윤 확장성을 얻기 위해서, 제 1 건조막의 두께를 제 1 뱅크층의 두께보다 얇게 하고, 제 2 기능액에 대해서도 제 1 뱅크층의 측벽에 의한 습윤 확장을 조장하는 작용을 이용할 수 있도록 하는 것이 바람직하다.
또한, 본 발명에서는, 상기 패턴 형성 영역에 기능액을 배치하는 공정과, 상기 패턴 형성 영역 내의 기능액을 건조시켜서 건조막을 형성하는 공정과, 상기 뱅크와 상기 건조막을 일괄하여 소성하는 공정을 갖는 수순을 적합하게 채용할 수 있다.
이에 따라, 본 발명에서는, 뱅크만의 소성 공정을 생략할 수 있으므로, 막 패턴 형성 공정에서의 처리 시간의 단축을 실현할 수 있어, 디바이스의 제조 효율을 높일 수 있다.
또한, 본 발명에서는, 상기 패턴 형성 영역 내에 복수층의 건조막을 적층 형성한 후, 상기 건조막과 상기 뱅크를 일괄하여 소성하는 수순을 적합하게 채용할 수 있다.
따라서, 본 발명에서는, 형성되는 막 패턴이 적층 구조를 갖는 것인 경우에도, 뱅크의 소성과 막 패턴의 소성을 일괄적으로 행할 수 있어, 막 패턴 형성 공정의 효율을 높일 수 있다.
또한, 본 발명에서는, 상기 제 2 뱅크층을, 상기 제 1 뱅크층보다 얇게 형성하는 구성도 적합하게 채용할 수 있다.
이에 따라, 본 발명에서는, 보다 많은 기능액을 패턴 형성 영역 내에 배치하는 것이 가능하게 되어, 비교적 두꺼운 막 패턴이라도 균일하게 형성하는 것이 용이해진다.
한편, 본 발명의 디바이스는 앞에 기재된 형성 방법을 이용하여 기판 위에 형성된 뱅크와, 상기 뱅크에 둘러싸인 패턴 형성 영역과, 상기 패턴 형성 영역에 형성된 막 패턴을 갖는 것을 특징으로 하는 것이다.
이에 따라, 본 발명의 디바이스에서는, 저비용으로 디바이스 제조가 가능해진다.
또한, 본 발명의 디바이스에서는, 상기 패턴 형성 영역에 형성된 막 패턴을 게이트 전극으로서 구비하는 것을 특징으로 한다. 이와 같이 하면, 상술한 막 패턴의 형성 방법을 이용함으로써, 게이트 전극을 갖는 스위칭 소자가 형성된 디바이스를 저비용으로 제조하는 것이 가능해진다.
또한, 본 발명의 디바이스에서는, 상기 패턴 형성 영역에 형성된 막 패턴을 소스 전극으로서 구비하는 것을 특징으로 한다. 이와 같이 하면, 상술한 막 패턴의 형성 방법을 이용함으로써, 소스 전극을 갖는 스위칭 소자가 형성된 디바이스를 저비용으로 제조하는 것이 가능해진다.
또한, 본 발명의 디바이스에서는, 상기 패턴 형성 영역에 형성된 막 패턴을 드레인 전극으로서 구비하는 것을 특징으로 한다. 이와 같이 하면, 상술한 막 패턴의 형성 방법을 이용함으로써, 드레인 전극을 갖는 스위칭 소자가 형성된 디바이스를 저비용으로 제조하는 것이 가능해진다.
그리고, 본 발명의 전기 광학 장치는 상기한 디바이스를 구비한 것을 특징으로 하는 것이다.
또한, 본 발명의 전자 기기는 상기한 전기 광학 장치를 구비한 것을 특징으로 하는 것이다.
따라서, 본 발명에서는, 제조 비용이 억제된 디바이스를 구비함으로써, 저비 용의 전기 광학 장치 및 전자 기기를 얻는 것이 가능해진다.
그리고, 본 발명의 액티브 매트릭스 기판의 제조 방법은, 기판 위에 게이트 배선을 형성하는 제 1 공정과, 상기 게이트 배선 위에 게이트 절연막을 형성하는 제 2 공정과, 상기 게이트 절연막을 통하여 반도체층을 적층하는 제 3 공정과, 상기 게이트 절연막 위에 소스 전극 및 드레인 전극을 형성하는 제 4 공정과, 상기 소스 전극 및 상기 드레인 전극 위에 절연 재료를 배치하는 제 5 공정과, 상기 절연 재료를 배치한 위에 화소 전극을 형성하는 제 6 공정을 가지며, 상기 제 1 공정 및 상기 제 4 공정 및 상기 제 6 공정 중 적어도 하나의 공정에 있어서, 상기한 막 패턴의 형성 방법을 이용하는 것을 특징으로 하는 것이다.
또한, 본 발명의 액티브 매트릭스 기판의 제조 방법은, 기판 위에 소스 전극 및 드레인 전극을 형성하는 제 1 공정과, 상기 소스 전극 및 드레인 전극 위에 반도체층을 형성하는 제 2 공정과, 상기 반도체층 위에 게이트 절연막을 통하여 게이트 전극을 형성하는 제 3 공정과, 상기 드레인 전극과 접속하는 화소 전극을 형성하는 제 4 공정을 가지며, 상기 제 1 공정 및 상기 제 3 공정 및 상기 제 4 공정 중 적어도 하나의 공정에 있어서, 상기한 막 패턴의 형성 방법을 이용하는 것을 특징으로 하는 것이다.
또한, 본 발명의 액티브 매트릭스 기판의 제조 방법은, 기판 위에 반도체층을 형성하는 제 1 공정과, 상기 반도체층 위에 게이트 절연막을 통하여 게이트 전극을 형성하는 제 2 공정과, 상기 게이트 절연막에 형성된 컨택트 홀을 통하여, 상기 반도체층의 소스 영역에 접속하는 소스 전극과, 상기 반도체층의 드레인 영역에 접속하는 드레인 전극을 형성하는 제 3 공정과, 상기 드레인 전극과 접속하는 화소 전극을 형성하는 제 4 공정을 가지며, 상기 제 2 공정 및 상기 제 3 공정 및 상기 제 4 공정 중 적어도 하나의 공정에 있어서, 상기한 막 패턴의 형성 방법을 이용하는 것을 특징으로 하는 것이다.
따라서, 본 발명의 액티브 매트릭스 기판의 제조 방법에서는, 상술한 막 패턴의 형성 방법을 채용하여 전극을 형성하는 것으로 하고 있기 때문에, 제조 비용을 억제하는 것이 가능하다.
이하, 본 발명의 막 패턴의 형성 방법, 액티브 매트릭스 기판의 제조 방법, 디바이스, 전기 광학 장치, 및 전자 기기의 실시예를, 도 1 내지 도 15를 참조하여 설명한다.
또한, 이하에 설명하는 실시예는 본 발명의 일부의 형태를 나타내는 것으로, 본 발명을 한정하는 것은 아니다. 또한, 이하의 설명에 이용하는 각 도면에서는, 각 층이나 각 부재를 도면상에서 인식 가능한 정도의 크기로 하기 위해서, 각 층이나 각 부재마다 축척을 적절히 변경하고 있다.
(액적 토출 장치)
우선, 본 실시예에서, 막 패턴을 형성하기 위한 액적 토출 장치에 관하여 도 1을 참조해서 설명한다.
도 1은 본 발명의 막 패턴 형성 방법에 사용되는 장치의 일례로서, 액적 토출법에 의해서 기판 위에 액체 재료를 배치하는 액적 토출 장치(잉크젯 장치)(IJ)의 개략 구성을 나타낸 사시도이다.
액적 토출 장치(IJ)는 액적 토출 헤드(301)와, X축 방향 구동축(304)과, Y축 방향 가이드축(305)과, 제어 장치(CONT)와, 스테이지(307)와, 클리닝 기구(308)와, 베이스(309)와, 히터(315)를 구비하고 있다.
스테이지(307)는 이 액적 토출 장치(IJ)에 의해 잉크(액체 재료)가 제공되는 기판(P)을 지지하고, 기준 위치에 고정하는 도시 생략된 고정 기구를 구비하고 있다. 본 실시예의 경우, 후술하는 기판(18)을 지지하는 것이다.
액적 토출 헤드(301)는 복수의 토출 노즐을 구비한 멀티 노즐 타입의 액적 토출 헤드로서, 길이 방향과 Y축 방향을 일치시키고 있다. 복수의 토출 노즐은 액적 토출 헤드(301)의 하면에 Y축 방향으로 늘어서서 일정한 간격으로 설치되어 있다. 액적 토출 헤드(301)의 토출 노즐에서는, 스테이지(307)에 지지되어 있는 기판(P)에 대해서, 상술한 도전성 미립자를 포함하는 잉크(기능액)가 토출된다.
X축 방향 구동축(304)에는, X축 방향 구동 모터(302)가 접속되어 있다. X축 방향 구동 모터(302)는 스테핑 모터 등이며, 제어 장치(CONT)로부터 X축 방향의 구동 신호가 공급되면, X축 방향 구동축(304)을 회전시킨다. X축 방향 구동축(304)이 회전하면, 액적 토출 헤드(301)는 X축 방향으로 이동한다.
Y축 방향 가이드 축(305)은 베이스(309)에 대해서 움직이지 않도록 고정되어 있다. 스테이지(307)는 Y축 방향 구동 모터(303)를 구비하고 있다. Y축 방향 구동 모터(303)는 스테핑 모터 등이며, 제어 장치(CONT)로부터 Y축 방향의 구동 신호가 공급되면, 스테이지(307)를 Y축 방향으로 이동한다.
제어 장치(CONT)는 액적 토출 헤드(301)에 액적의 토출 제어용 전압을 공급 한다. 또한, X축 방향 구동 모터(302)에 액적 토출 헤드(301)의 X축 방향의 이동을 제어하는 구동 펄스 신호를, Y축 방향 구동 모터(303)에 스테이지(307)의 Y축 방향의 이동을 제어하는 구동 펄스 신호를 공급한다.
클리닝 기구(308)는 액적 토출 헤드(301)를 클리닝하는 것이다. 클리닝 기구(308)에는, 도시하지 않은 Y축 방향의 구동 모터가 구비되어 있다. 이 Y축 방향의 구동 모터의 구동에 의해, 클리닝 기구(308)는 Y축 방향 가이드축(305)을 따라서 이동한다. 클리닝 기구(308)의 이동도 제어 장치(CONT)에 의해 제어된다.
히터(315)는 여기서는 램프 어닐링에 의해 기판(P)을 열 처리하는 수단으로, 기판(P) 위에 도포된 액체 재료에 포함되는 용매의 증발 및 건조를 행한다. 이 히터(315)의 전원의 투입 및 차단도 제어 장치(CONT)에 의해 제어된다.
액적 토출 장치(IJ)는 액적 토출 헤드(301)와 기판(P)을 지지하는 스테이지(307)를 상대적으로 주사(走査)하면서 기판(P)에 대해서 액적을 토출한다. 여기서, 이하의 설명에서, X축 방향을 주사 방향, X축 방향과 직교하는 Y축 방향을 비주사 방향으로 한다. 따라서, 액적 토출 헤드(301)의 토출 노즐은 비주사 방향인 Y축 방향으로 일정 간격으로 늘어서서 설치되어 있다. 또한, 도 1에서는, 액적 토출 헤드(301)는 기판(P)의 진행 방향에 대해서 직각으로 배치되어 있지만, 액적 토출 헤드(301)의 각도를 조정하여, 기판(P)의 진행 방향에 대해서 교차시키도록 해도 좋다. 이와 같이 하면, 액적 토출 헤드(301)의 각도를 조정함으로써, 노즐간의 피치를 조절할 수 있다. 또한, 기판(P)과 노즐면의 거리를 임의로 조절할 수 있도록 해도 좋다.
도 2는 피에조 방식에 의한 액체 재료의 토출 원리를 설명하기 위한 도면이다.
도 2에서, 액체 재료(배선 패턴용 잉크, 기능액)를 수용하는 액체실(312)에 인접하여 피에조 소자(322)가 설치되어 있다. 액체실(312)에는, 액체 재료를 수용하는 재료 탱크를 포함하는 액체 재료 공급계(323)를 통하여 액체 재료가 공급된다.
피에조 소자(322)는 구동 회로(324)에 접속되어 있고, 이 구동 회로(324)를 통해서 피에조 소자(322)에 전압을 인가하여, 피에조 소자(322)를 변형시킴으로써, 액체실(312)이 변형되고, 노즐(325)로부터 액체 재료가 토출된다. 이 경우, 인가 전압의 값을 변화시킴으로써, 피에조 소자(322)의 왜곡량이 제어된다. 또한, 인가 전압의 주파수를 변화시킴으로써, 피에조 소자(322)의 왜곡 속도가 제어된다.
또한, 액체 재료의 토출 원리로서는, 상술한 압전체 소자인 피에조 소자를 이용하여 잉크를 토출시키는 피에조 방식 이외에도, 액체 재료를 가열하여 발생한 기포(버블)에 의해 액체 재료를 토출시키는 버블 방식 등, 공지의 여러가지 기술을 적용할 수 있다. 이 중, 상술한 피에조 방식에서는, 액체 재료에 열을 가하지 않기 때문에, 재료의 조성 등에 영향을 주지 않는다는 이점을 갖는다.
여기서, 기능액(L)(도 5 참조)은 도전성 미립자를 분산매에 분산시킨 분산액이나 유기 은 화합물이나 산화 은 나노 입자를 용매(분산매)에 분산시킨 용액으로 이루어지는 것이다.
도전성 미립자로서는, 예를 들면, Au, Ag, Cu, Pd, Mn, Cr, Co, In, Sn, ZnBi, Ni 중 어느 하나를 함유하는 금속 미립자 외에, 이들 산화물, 합금, 금속간 화합물, 유기 염, 유기 금속 화합물, 및 도전성 폴리머나 초전도체의 미립자 등이 사용된다.
이들 도전성 미립자는 분산성을 향상시키기 위해서 표면에 유기물 등을 코팅하여 사용할 수도 있다.
도전성 미립자의 입경(粒徑)은 1nm이상 0.1㎛이하인 것이 바람직하다. 0.1㎛보다 크면, 후술하는 액체 토출 헤드의 노즐에 막힘이 생길 우려가 있다. 또한, 1nm보다 작으면, 도전성 미립자에 대한 코팅제의 체적비가 커져, 얻어지는 막 중의 유기물의 비율이 과다해진다.
분산매로서는, 상기의 도전성 미립자를 분산할 수 있는 것으로, 응집을 일으키지 않는 것이면 특별히 한정되지 않는다. 예를 들면, 물 이외에, 메탄올, 에탄올, 프로판올, 부탄올 등의 알코올류, n-헵탄, n-옥탄, 데칸, 도데칸, 테트라데칸, 톨루엔, 크실렌, 시멘, 듀렌, 인덴, 디펜텐, 테트라히드로 나프탈렌, 데카히드로나프탈렌, 시클로헥실 벤젠 등의 탄화수소계 화합물, 또한, 에틸렌글리콜 디메틸에테르, 에틸렌글리콜 디에틸에테르, 에틸렌글리콜 메틸에틸 에테르, 디에틸렌글리콜 디메틸에테르, 디에틸렌글리콜 디에틸에테르, 디에틸렌글리콜 메틸에틸 에테르, 1, 2-디메톡시에탄, 비스(2-메톡시에틸)에테르, p-디옥산 등의 에테르계 화합물, 게다가, 프로필렌 카보네이트, γ-부티로락톤, N-메틸-2-피롤리돈, 디메틸포름아미드, 디메틸술폭시드, 시클로헥사논 등의 극성 화합물을 예시할 수 있다. 이들 중, 미립자의 분산성과 분산액의 안정성, 또한 액적 토출법(잉크젯법)에의 적용의 용이성 의 점에서, 물, 알코올류, 탄화수소계 화합물, 에테르계 화합물이 바람직하며, 보다 바람직한 분산매로서는, 물, 탄화수소계 화합물을 들 수 있다.
상기 도전성 미립자의 분산액의 표면 장력은 0.02N/m이상 0.07N/m이하의 범위 내인 것이 바람직하다. 액적 토출법으로 액체를 토출할 때, 표면 장력이 0.02N/m미만이면, 잉크 조성물의 노즐면에 대한 습윤성이 증대하기 때문에 비행 만곡(彎曲)이 생기기 쉬워지고, 0.07N/m을 초과하면 노즐 선단에서의 메니스커스의 형상이 안정되지 않기 때문에 토출량이나, 토출 타이밍의 제어가 곤란해진다. 표면 장력을 조정하기 위해서, 상기 분산액에는, 기판과의 접촉각을 크게 저하시키지 않는 범위에서, 플루오르계, 실리콘계, 비이온계 등의 표면 장력 조절제를 미량 첨가하면 좋다. 비이온계 표면 장력 조절제는 액체의 기판에 대한 습윤성을 향상시켜서, 막의 레벨링성을 개량하여, 막의 미세한 요철의 발생 등의 방지에 도움이 되는 것이다. 상기 표면 장력 조절제는 필요에 따라서, 알코올, 에테르, 에스테르, 케톤 등의 유기 화합물을 포함해도 좋다.
상기 분산액의 점도는 1mPa·s이상 50mPa·s이하인 것이 바람직하다. 액적 토출법을 이용하여 액체 재료를 액적으로서 토출할 때, 점도가 1mPa·s보다 작은 경우에는 노즐 주변부가 잉크의 유출에 의해 오염되기 쉽고, 또한, 점도가 50mPa·s보다 큰 경우에는, 노즐 구멍에서의 막힘 빈도가 높아져 원활한 액적의 토출이 곤란해진다.
(뱅크 구조체)
다음에, 본 실시예에서 기판 위의 기능액(잉크)을 위치 규제하는 뱅크 구조 체에 대해서 도 3의 (a), (b)를 참조하여 설명한다.
도 3의 (a)는 뱅크 구조체의 개략 구성을 나타낸 평면도이다. 또한, 도 3의 (b)는 도 3의 (a)에 나타낸 F-F’화살선을 따른 상기 뱅크 구조체의 측단면도이다.
본 실시예의 뱅크 구조체는 도 3의 (a), (b)에 나타낸 바와 같이, 기판(18) 위에 뱅크(34)가 형성된 구성을 구비하고 있다. 이 뱅크(34)에 의해 구획된 영역이 기능액을 배치하기 위한 영역이 되는 패턴 형성 영역(13)이다. 본 실시예의 패턴 형성 영역(13)은 후술하는 TFT를 구성하는 게이트 배선, 및 게이트 전극을 형성하기 위한 기판(18) 위에 설치된 영역이다.
상기 패턴 형성 영역(13)은 게이트 배선(막 패턴)에 대응하는 홈 형상의 제 1 패턴 형성 영역(55)과, 이 제 1 패턴 형성 영역(55)에 접속하고, 게이트 전극(막 패턴)에 대응하는 제 2 패턴 형성 영역(56)으로 구성되어 있다. 여기서, 대응한다는 것은, 상기 제 1 패턴 형성 영역(55), 또는 상기 제 2 패턴 형성 영역(56) 내에 배치된 기능액을 경화 처리 등을 실시함으로써, 각각이 게이트 배선, 또는 게이트 전극이 되는 것을 의미하고 있다.
구체적으로는, 도 3의 (a)에 나타낸 바와 같이, 제 1 패턴 형성 영역(55)은 도 3의 (a)중, Y축 방향으로 연장되어 형성되어 있다. 그리고, 제 2 패턴 형성 영역(56)은 제 1 패턴 형성 영역(55)에 대해서 대략 수직 방향(도 3의 (a) 중, X축 방향)으로 형성되고, 또한, 상기 제 1 패턴 형성 영역(55)에 연속(접속)하여 설치되어 있다.
또한, 상기 제 1 패턴 형성 영역(55)의 폭은 상기 제 2 패턴 형성 영역(56) 의 폭보다도 넓게 형성되어 있다. 본 실시예에서는, 제 1 패턴 형성 영역(55)의 폭은 상기 액적 토출 장치(IJ)로부터 토출되는 기능액의 비상 직경과 거의 동일하거나, 또는, 약간 커지도록 형성되어 있다. 이러한 뱅크 구조를 채용함으로써, 상기 제 1 패턴 형성 영역(55)에 토출된 기능액을 모세관 현상을 이용하여, 미세한 패턴인 제 2 패턴 형성 영역(56)에 기능액을 유입시킬 수 있도록 되어 있다.
또한, 각 패턴 형성 영역(55, 56)에서의 폭이란, 각 패턴 형성 영역(55, 56)이 연장되는 방향(X, Y)에 대해서 직교하는 방향의 각 패턴 형성 영역(55, 56)의 단부(端部)간의 길이를 나타내고 있다. 도 3의 (a)에 나타낸 바와 같이, 상기 제 1 패턴 형성 영역(55)의 폭은 길이 H1, 상기 제 2 패턴 형성 영역(56)의 폭은 길이 H2이다.
한편, 뱅크 구조체의 단면 형상(F-F’단면)은 도 3의 (b)에 나타낸 바와 같은 구성을 가지고 있다. 구체적으로는, 기판(18) 위에 다층 구조의 뱅크(34)를 구비하여 이루어지며, 본 실시예에서는 기판(18)측으로부터 제 1 뱅크층(35)과, 이 제 1 뱅크층(35)을 피복하는 제 2 뱅크층(36)의 2층 구조이다. 그리고, 뱅크(34) 중 상층측의 제 2 뱅크층(36)이 제 1 뱅크층(35)에 비해서 발액성을 갖는 한편, 하층측의 제 1 뱅크층(35)은 제 2 뱅크층(36)에 비해서 상대적으로 친액성을 가지고 있다. 이에 따라, 본 실시예에서는, 기능액이 뱅크(34)의 상면에 착탄된 경우에도, 그 상면은 발액성을 갖기 때문에, 각 패턴 형성 영역(55, 56)(주로 제 1 패턴 형성 영역(55))에 그 기능액이 유입되어, 패턴 형성 영역(55, 56) 내에서 기능액이 적합하게 유동하게 된다.
(막 패턴의 형성 방법)
다음에, 본 실시예에서의 뱅크 구조체의 형성 방법, 및 이 뱅크 구조체에 의해서 구획된 패턴 형성 영역(13)에, 막 패턴으로서 게이트 배선을 형성하는 방법에 관하여 설명한다.
도 4는 상기 뱅크 구조체의 형성 공정을 순서대로 나타낸 측부 단면도이다. 도 4의 (a)∼(d)는 도 3의 (a)의 F-F’화살선에서의 측단면을 따라서 제 1 패턴 형성 영역(55), 및 제 2 패턴 형성 영역(56)으로 이루어지는 패턴 형성 영역(13)을 형성하는 공정을 나타낸 도면이다. 또한, 도 5는 도 4의 (a)∼(d)에 나타낸 제조 공정에서 형성된 뱅크 구조에, 기능액을 배치하여 막 패턴(게이트 배선)을 형성하는 공정을 설명하는 단면도이다.
(뱅크재 도포 공정)
우선, 뱅크 재료 도포 전에 기판 표면 개질 처리로서, 기판(18)에 대해서 HMDS 처리가 실시된다. HMDS 처리는 헥사메틸 디실라산((CH3)3SiNHSi(CH3)3)을 증기 형상으로 하여(예를 들면, 120sec) 물체의 표면에 도포·건조(예를 들면, 95℃에서 60sec)하는 방법이다. 이에 따라, 뱅크와 기판(18)의 밀착성을 향상하는 밀착층으로서의 HMDS층(도시 생략)이 기판(18) 위에 형성된다.
기판(18)으로서는, 유리, 석영 유리, Si 웨이퍼, 플라스틱 필름, 금속판 등의 각종 재료를 사용할 수 있다. 기판(18)의 표면에 반도체막, 금속막, 유전체막, 유기막 등의 하지층(下地層)을 형성해도 좋다.
다음에, 이와 같이 형성된 HMDS층 위에, 도 4의 (a), (b)에 나타낸 바와 같이, 스핀 코팅법에 의해, 기판(18)의 전체면에 제 1 뱅크 형성 재료를 도포·프리 베이킹하여 제 1 뱅크층(35a)을 형성하고(건조 조건 ; 95℃/60sec), 또한, 제 1 뱅크층(35a) 위에, 제 2 뱅크 형성 재료를 도포·프리베이킹하여 제 2 뱅크층(36a)을 형성한다(건조 조건 ; 95℃/60sec). 이 경우, 상기 뱅크 형성 재료의 도포 방법으로서, 스프레이 코팅, 롤 코팅, 다이 코팅, 딥 코팅, 잉크젯법 등의 각종 방법을 적용하는 것이 가능하다.
제 1 뱅크 형성 재료로서는, 포토리소그래피에 의한 패터닝이 용이한 절연 유기 재료(감광성 유기 재료)로, 예를 들면, 아크릴 수지, 폴리이미드 수지, 올레핀 수지, 페놀 수지, 멜라민 수지 등의 고분자 재료를 사용하는 것이 가능하다.
또한, 제 2 뱅크 형성 재료로서는, 예를 들면, 스미토모 3M사제의 EGC-1700, EGC-1720(2:1 희석품) 등의 플루오르계 수지재 재료(PVDF, PTFE)를 사용한다.
단, 제 2 뱅크층(36a)의 막 두께가 1㎛를 초과하면, 현상 공정에서의 패턴 형성 불량이 발생되기 쉬워지는 경우가 있다. 제 2 뱅크층(36a)의 막 두께로서는, 500nm이하가 바람직하며, 예를 들면, 50nm∼100nm정도로 할 수 있다. 제 2 뱅크층(36a)의 용매로서는, 예를 들면, 제 1 뱅크층을 용해하기 어려운 하이드로 플루오르에테르를 사용할 수 있다.
이들 재료를 사용함으로써, 제 2 뱅크층(36a)의 표면에 양호한 발액성을 부여할 수 있어, 패턴 형성 영역(13)에 배치한 기능액을 동일 영역 내에 제한할 수 있다. 또한, 패턴 형성 영역(13)에서 벗어난 위치에 착탄된 기능액의 액적도, 제 2 뱅크층(36)의 발액성에 의해 패턴 형성 영역(13) 내에 유동시킬 수 있어, 정확한 평면 형상과 막 두께를 갖는 막 패턴을 형성할 수 있다.
(노광 공정)
다음에, 도 4의 (c)에 나타낸 바와 같이, 기판(18) 위에 설치된 제 1, 제 2 뱅크층(35a, 36a)에, 노광 장치(도시 생략)로부터의 광을 마스크(M)를 통하여 조사함으로써, 제 1 패턴 형성 영역(55), 제 2 패턴 형성 영역(56)을 형성한다. 여기서는, 광이 조사됨으로써, 노광된 제 1, 제 2 뱅크층(35a, 36a)은 후술하는 현상 공정에 의해 용해 제거가 가능해진다. 그리고, 상술한 바와 같은 패턴 형성 영역(13)을 가진 뱅크 구조를 형성한다.
(현상 공정)
이어서, 상술한 노광 공정 후, 도 4의 (d)에 나타낸 바와 같이, 노광된 뱅크층(35a, 35b)을, 예를 들면, TMAH(테트라메틸 암모늄 히드록시드)로 현상 처리(TMAH 2.38%, 26℃/40sec)하고, 피노광부를 선택적으로 제거함으로써, 도 4의 (d)에 나타낸 바와 같이, 제 2 패턴 형성 영역(56)과, 제 1 패턴 형성 영역(55)을 포함하는 패턴 형성 영역(13)을 한정하는 뱅크(34)를 기판(18) 위에 형성할 수 있다.
(기능액 배치 공정)
다음에, 상술한 공정에 의해 얻어진 뱅크 구조에 의해 형성된 패턴 형성 영역(13)에, 상기 액적 토출 장치(IJ)를 사용해서 기능액을 토출 배치하여, 게이트 배선(막 패턴)을 형성하는 공정에 관하여 설명한다. 여기서, 미세 배선 패턴인 제 2 패턴 형성 영역(56)에는, 기능액을 직접 배치하는 것이 어렵다. 따라서, 제 2 패턴 형성 영역(56)에의 기능액의 배치를, 제 1 패턴 형성 영역(55)에 배치한 기능액을, 상술한 바와 같이 모세관 현상에 의해 제 2 패턴 형성 영역(56)에 유입시키는 방법에 의해 행하기로 한다.
또한, 본 실시예에서는, 상기 게이트 배선을 도 6의 (d)에 나타낸 바와 같이, 3층 구조로 배선 패턴을 형성한다.
구체적으로는, 본 실시예에서는, 게이트 배선은 하층에서부터, 망간층(하지층)(F1), 은층(도전층)(F2), 니켈층(보호층)(F3)의 3층으로 구성된다.
이와 같이 성막된 배선에서는, 망간층(F1)은 하지층으로서 은층(F2)의 밀착성 향상에 작용하고, 니켈층(F3)은 보호막으로서 작용한다. 이 보호막은 은이나 구리 등으로 이루어지는 도전성 막의 확산 방지층으로서 작용하는 것이다.
하지층(F1)을 형성하는 재료로서는, 망간 이외에, 상기 하지층 형성 재료는 Ti, Cu, Ni, In, Cr의 산화물을 사용할 수 있다.
또한, 보호층(F3)을 형성하는 재료로서는, 니켈 이외에, Ti ,W, Mn 등으로부터 선택되는 1종 또는 2종 이상의 금속 재료를 사용할 수 있다.
우선, 액적 토출 장치(IJ)에 의해, 제 1 패턴 형성 영역(55)에 망간층(F1)을 구성하는 유기계의 분산매에 도전성 미립자로서 망간(Mn)을 분산시킨 기능액(제 1 기능액)(L1)을 토출한다. 액적 토출 장치(IJ)에 의해 제 1 패턴 형성 영역(55)에 배치된 기능액(L1)은 제 1 패턴 형성 영역(55) 내를 습윤 확장한다. 또한, 뱅크(34)의 상면에 기능액(L1)이 배치되어도, 그 상면은 발액성을 갖기 때문에, 발액 되어 제 1 패턴 형성 영역(55)에 유입되게 된다.
또한, 뱅크(34)의 내측면(제 1 뱅크층(35)의 내측면)은 상면에 비해서 친액성을 나타내기 때문에, 토출 배치된 기능액(L)이 패턴 형성 영역(13)의 전체 영역에서 적합하게 유동하게 되어, 도 5의 (a)∼(c)에 나타낸 바와 같이, 기능액(L1)은 제 1 패턴 형성 영역(55)과 제 2 패턴 형성 영역(56) 사이에서 균일하게 확장되게 된다.
기판(18)에 기능액(L1)을 토출한 후에는, 분산매(유기분)의 제거 및 뱅크(34)의 경화를 위해, 이들 기능액(L1)(망간층(F1)) 및 뱅크(34)의 일괄된 건조 처리, 소성 처리를 행한다. 이러한 건조·소성 처리에 의해, 도전성 미립자간의 전기적 접촉이 확보되어, 도전성 막으로 변환된다.
건조 처리로서는, 예를 들면, 기판(P)을 가열하는 통상의 핫 플레이트, 전기 로 등에 의한 가열 처리에 의해 행할 수 있다. 이 건조 처리는 주로 막 두께의 불균일을 저감시키기 위해서 행하는 것으로, 여기서는 120℃에서 2분간 가열한다.
소성 처리의 처리 온도로서는, 분산매의 비점(증기압), 미립자의 분산성이나 산화성 등의 열적 거동, 코팅제의 유무나 양, 기재(基材)의 내열 온도 등을 고려하여 적절히 결정된다. 예를 들면, 유기물로 이루어지는 코팅제를 제거하기 위해서, 여기서는 220℃에서 30분간 가열한다.
이에 따라, 도 5의 (c)에 나타낸 바와 같이, 건조 처리를 거친 망간의 건조막(제 1 건조막)은 제 1, 제 2 패턴 형성 영역(55, 56)에 망간층(F1)으로서 성막된다.
또한, 이 때, 망간층(건조막)(F1)의 두께는 제 1 뱅크층(35)보다도 얇게 형성된다.
다음에, 은층(F2)을 형성하기 위해서, 도 6의 (a)에 나타낸 바와 같이, 유기계의 분산매에 도전성 미립자로서 은(Ag)의 나노 입자를 분산시킨 기능액(제 2 기능액)(L2)의 액적을, 망간층(F1)이 형성된 제 1, 제 2 패턴 형성 영역(55, 56) 내에 배치한다. 이 기능액(L2)에는, 은의 나노 입자 이외에, 예를 들면, 아미노 화합물의 분산 안정제가 첨가되어 분산되어 있다.
이 때, 망간층(F1)은 제 1 뱅크층(35)보다도 얇게 형성되어 있으므로, 망간층(F1) 위에 도포된 기능액(L2)은 제 2 뱅크층(36)보다도 친액성을 갖는 제 1 뱅크층(35)에 접촉하기 때문에, 양호한 습윤 확장을 얻을 수 있다.
그리고, 망간층(F1) 위에 도포 배치된 기능액에 대해서는, 분산매 및 분산 안정제의 제거를 위해, 건조 처리, 소성 처리를 행한다.
은 미립자 및 분산 안정제를 포함하는 기능액에 대한 소성 처리로서는, 질소 분위기하에서 약 220℃, 30분간 소성(가열 처리)하여 분산매(및 분산 안정제)를 제거한다. 은은 산소가 있는 환경에서 가열하면 입자가 성장하는 성질을 갖지만, 본 실시예에서는 질소 분위기하에서 본 소성을 행하기 때문에 입자 성장이 억제된다.
이 소성 처리에서, 은 미립자간의 전기적 접촉이 확보되어, 도 6의 (b)에 나타낸 바와 같이, 기능액(L2)은 도전성 막의 은층(F2)으로 변환된다.
이어서, 니켈층(F3)을 형성하기 위해서, 도 6의 (c)에 나타낸 바와 같이, 유기계의 분산매에 도전성 미립자로서 니켈을 분산시킨 기능액(L3)의 액적을 은 층(F2) 위에 배치한다. 그리고, 배치된 기능액에 대해서는, 분산매의 제거를 위해, 건조 처리, 소성 처리를 행한다. 이 처리로서는, 우선 건조 불균일을 방지하기 위해서 대기 분위기하에서 약 70℃, 10분간 건조 처리한 후에, 질소 분위기하에서 약 300℃, 30분간 본 소성을 행한다.
이 건조·소성 처리에서, 도 6의 (d)에 나타낸 바와 같이, 은층(F2) 위에 적층 상태로 배치되는 니켈층(F3)이 보호층으로서 성막되고, 이들 망간층(F1), 은층(F2), 니켈층(F3)으로 이루어지는 게이트 배선(막 패턴)(40) 및 게이트 전극(막 패턴)(41)이 형성된다.
이와 같이, 본 실시예의 막 패턴의 형성 방법에서는, 발액성을 갖는 제 2 뱅크층(36)에 의해 기능액(L1∼L3)을 양호하게 패턴 형성 영역(13)에 제한하면서, 무기 재료와 비교하여 저렴한 유기 재료에 의해 제 1 뱅크층(35)을 형성함으로써, 제조 비용의 저감을 실현하는 것이 가능해진다. 또한, 본 실시예에서는, 이들 제 1 뱅크층(35) 및 제 2 뱅크층(36)을 동일 공정(스핀 코팅)으로 형성하기 때문에, 생산성을 향상시키는 것도 가능해진다.
또한, 본 실시예에서는 망간층(F1)의 두께를 제 1 뱅크층(35)의 두께보다도 얇게 형성함으로써, 은층(F2)을 형성할 때에 도포하는 기능액(L2)도, 제 2 뱅크층(36)보다도 친액성을 갖는 제 1 뱅크층(35)에 접촉시키는 것이 가능하게 되어, 제 1 뱅크층(35)의 측벽에 의한 습윤 확장을 조장시킬 수 있다. 특히, 본 실시예에서는 제 2 뱅크층(36)을, 상기 제 1 뱅크층(35)보다 얇게 형성하고 있으므로, 보다 많은 기능액을 패턴 형성 영역 내에 배치하는 것이 가능하게 되어, 비교적 두꺼 운 막 패턴이라도 균일하게 형성하는 것이 용이해진다.
또한, 본 실시예에서는, 망간층(F1)과 뱅크(34)를 일괄하여 소성하고 있으므로, 고온으로 가열하기 때문에 시간이 걸리는 공정을 생략할 수 있어, 제조 효율을 높일 수 있다.
(디바이스)
다음에, 본 발명의 막 패턴의 형성 방법에 의해 형성된 막 패턴을 구비하는 디바이스에 관하여 설명한다. 본 실시예에서는, 게이트 배선을 구비하는 화소(디바이스) 및 그 화소의 형성 방법에 관하여, 도 7 및 도 8을 참조해서 설명한다.
본 실시예에서는, 상술한 뱅크 구조체 및 막 패턴의 형성 방법을 이용하여, 보텀 게이트형의 TFT(30)의 게이트 전극, 소스 전극, 드레인 전극 등을 갖는 화소를 형성한다. 또한, 이하의 설명에서는, 상술한 도 5, 및 도 6에 나타낸 막 패턴 형성 공정과 동일한 공정에 관한 설명은 생략한다. 또한, 상기 실시예에 나타내는 구성 요소와 공통의 구성 요소에 대해서는 동일한 부호를 첨부한다.
(화소의 구조)
우선 처음에, 상술한 막 패턴의 형성 방법에 의해 형성된 막 패턴을 구비하는 화소(디바이스)의 구조에 관하여 설명한다.
도 7은 본 실시예의 화소 구조(250)를 나타낸 도면이다.
도 7에 나타낸 바와 같이, 화소 구조(250)는 기판 위에, 게이트 배선(40)과, 이 게이트 배선(40)으로부터 연장되어 형성되는 게이트 전극(41)과, 소스 배선(42)과, 이 소스 배선(42)으로부터 연장되어 형성되는 소스 전극(43)과, 드레인 전 극(44)과, 드레인 전극(44)에 전기적으로 접속되는 화소 전극(45)을 구비하고 있다. 게이트 배선(40)은 X축 방향으로 연장되어 형성되고, 소스 배선(42)은 게이트 배선(40)과 교차하여 Y축 방향으로 연장되어 형성되어 있다. 그리고, 게이트 배선(40)과 소스 배선(42)의 교차점의 근방에는 스위칭 소자인 TFT(30)가 형성되어 있다. 이 TFT(30)가 온 상태가 됨으로써, TFT(30)에 접속되는 화소 전극(45)에 구동 전류가 공급되도록 되어 있다.
여기서, 도 7에 나타낸 바와 같이, 게이트 전극(41)의 폭(H2)은 게이트 배선(40)의 폭(H1)보다도 좁게 형성되어 있다. 예를 들면, 게이트 전극(41)의 폭(H2)은 10㎛이고, 게이트 배선(40)의 폭(H1)은 20㎛이다. 이 게이트 배선(40), 및 게이트 전극(41)은 상술한 실시예에 의해 형성된 것이다.
또한, 소스 전극(43)의 폭(H5)은 소스 배선(42)의 폭(H6)보다도 좁게 형성되어 있다. 예를 들면, 소스 전극(43)의 폭(H5)은 10㎛이고, 소스 배선(42)의 폭(H6)은 20㎛이다. 본 실시예에서는, 상술한 막 패턴 형성 방법을 적용함으로써, 미세 패턴인 소스 전극(43)에 모세관 현상에 의해 기능액을 유입시켜서 형성하고 있다.
또한, 도 7에 나타낸 바와 같이, 게이트 배선(40)의 일부에는, 배선 폭이 다른 영역에 비해서 좁아진 교축부(narrowed width part)(57)가 설치되어 있다. 그리고, 이 교축부(57) 위에서, 게이트 배선(40)과 교차하는 소스 배선(42)측에도 동일한 교축부가 설치되어 있다. 이와 같이, 게이트 배선(40)과 소스 배선(42)의 교차 부분에서, 각각의 배선 폭을 좁게 형성함으로써, 이 교차 부분에서 용량이 축적 되는 것을 방지하도록 되어 있다.
(화소의 형성 방법)
도 8의 (a)∼(e)는 도 7에 나타낸 C-C’선을 따른 화소 구조(250)의 형성 공정을 나타낸 단면도이다. 또한, 화소 전극의 형성시에도 상술한 본 발명에 따른 막 패턴의 형성 방법을 채용할 수도 있다.
도 8의 (a)에 나타낸 바와 같이, 상술한 방법에 의해 형성된 게이트 전극(41)을 포함하는 뱅크(34) 면 위에, 플라스마 CVD법 등에 의해, 게이트 절연막(39)을 성막한다. 여기서, 게이트 절연막(39)은 질화 실리콘으로 이루어진다. 다음에, 게이트 절연막(39) 위에 활성층을 성막한다. 이어서, 포토리소그래피 처리 및 에칭 처리에 의해, 도 8의 (a)에 나타낸 바와 같이 소정 형상으로 패터닝하여 비정질 실리콘막(46)을 형성한다.
다음에, 비정질 실리콘막(46) 위에 컨택트층(47)을 성막한다. 이어서, 포토리소그래피 처리 및 에칭 처리에 의해, 도 8의 (a)에 나타낸 바와 같이 소정 형상으로 패터닝한다. 또한, 컨택트층(47)은 n+형 실리콘막을 원료 가스나 플라스마 조건을 변화시킴으로써 형성한다.
다음에, 도 8의 (b)에 나타낸 바와 같이, 스핀 코팅법 등에 의해, 컨택트층(47) 위를 포함하는 전체면에 뱅크재를 도포하여 제 1 뱅크층(34d)을 형성한다. 이 경우, 상기 뱅크 형성 재료의 도포 방법으로서, 스프레이 코팅, 롤 코팅, 다이 코팅, 딥 코팅, 잉크젯법 등의 각종 방법을 적용하는 것이 가능하다. 여기서, 뱅크재를 구성하는 재료로서는, 형성 후에 광 투과성과 발액성을 구비할 필요가 있기 때문에, 상기와 마찬가지로 아크릴 수지, 폴리이미드 수지, 올레핀 수지, 멜라민 수지 등의 고분자 재료가 사용된다. 또한, 이 뱅크재(34d) 위에는, 상기와 마찬가지로, 발액성을 갖는 플루오르계의 수지 재료에 의해 제 2 뱅크층(36b)이 형성된다.
다음에, 1화소 피치의 1/20∼1/10이 되는 소스/드레인 전극용 뱅크(34d)를 형성한다. 구체적으로는, 우선, 포토리소그래피 처리에 의해, 게이트 절연막(39)의 상면에 도포한 뱅크 형성재의 소스 전극(43)에 대응하는 위치에 소스 전극용 형성 영역(43a)을 형성하고, 마찬가지로 드레인 전극(44)에 대응하는 위치에 드레인 전극용 형성 영역(44a)을 형성한다. 이 제 1 뱅크층(34d) 및 제 2 뱅크층(36b)을 사용한 소스/드레인 전극을 형성하는 공정에 대해서, 본 발명에 따른 막 패턴의 형성 방법을 적용할 수 있다. 기능액에 대한 발액성을 갖는 제 2 뱅크층(36b)과, 제 2 뱅크층(36b)보다도 친액성을 갖는 제 1 뱅크층(34d)을 적층한 구조를 채용함으로써, 기능액을 양호하게 습윤 확장시켜서, 균일하면서 균질의 소스 전극, 드레인 전극을 형성하는 것이 가능해진다.
다음에, 소스/드레인 전극용 뱅크(34d)에 형성한 소스 전극용 형성 영역(43a) 및 드레인 전극용 형성 영역(44a)에 기능액(L)을 배치하여, 소스 전극(43)및 드레인 전극(44)을 형성한다. 구체적으로는, 우선, 액적 토출 장치(IJ)에 의해서, 소스 배선용 형성 영역에 기능액(L)을 배치한다(도시 생략). 소스 전극용 형성 영역(43a)의 폭(H5)은 도 7에 나타낸 바와 같이, 소스 배선용 홈부의 폭(H6)보다도 좁게 형성되어 있다. 그 때문에, 소스 배선용 홈부에 배치한 기능액(L)은 소 스 배선에 설치된 교축부에 의해 일차적으로 막혀서, 모세관 현상에 의해 소스 전극용 형성 영역(43a)에 유입된다. 이에 따라, 도 8의 (c)에 나타낸 바와 같이, 소스 전극(43)이 형성된다. 또한, 드레인 전극용 형성 영역에 기능액을 토출하여 드레인 전극(44)을 형성한다.
다음에, 도 8의 (c)에 나타낸 바와 같이, 소스 전극(43) 및 드레인 전극(44)을 형성한 후, 소스/드레인 전극용 뱅크(34d)(및 제 2 뱅크층(36b))를 제거한다. 그리고, 컨택트층(47) 위에 남은 소스 전극(43) 및 드레인 전극(44) 각각을 마스크로 하여, 소스 전극(43) 및 드레인 전극(44) 사이에 형성되어 있는 컨택트층(47)의 n+형 실리콘막을 에칭한다.
이 에칭 처리에 의해, 소스 전극(43) 및 드레인 전극(44) 사이에 형성되어 있는 컨택트층(47)의 n+형의 실리콘막이 제거되어, n+ 실리콘막의 하층에 형성되는 비정질 실리콘막(46)의 일부가 노출된다. 이와 같이 하여, 소스 전극(43)의 하층에는, n+실리콘으로 이루어지는 소스 영역(32)이 형성되고, 드레인 전극(44)의 하층에는, n+ 실리콘으로 이루어지는 드레인 영역(33)이 형성된다. 그리고, 이들 소스 영역(32) 및 드레인 영역(33)의 하층에는, 비정질 실리콘으로 이루어지는 채널 영역(비정질 실리콘막(46))이 형성된다.
이상 설명한 공정에 의해, 보텀 게이트형의 TFT(30)가 형성된다.
다음에, 도 8의 (d)에 나타낸 바와 같이, 소스 전극(43), 드레인 전극(44), 소스 영역(32), 드레인 영역(33), 및 노출된 실리콘층 위에, 증착법, 스퍼터링법 등에 의해 패시베이션막(38)(보호막)을 성막한다. 이어서, 포토리소그래피 처리 및 에칭 처리에 의해, 후술하는 화소 전극(45)이 형성되는 게이트 절연막(39) 위의 패시베이션막(38)을 제거한다. 동시에, 화소 전극(45)과 소스 전극(43)을 전기적으로 접속하기 위해서, 드레인 전극(44) 위의 패시베이션막(38)에 컨택트 홀(49)을 형성한다.
다음에, 도 8의 (e)에 나타낸 바와 같이, 화소 전극(45)이 형성되는 게이트 절연막(39)을 포함하는 영역에, 뱅크재를 도포하여 제 1 뱅크층(34e)을 형성한다. 여기서, 뱅크재는 상술한 바와 같이, 아크릴 수지, 폴리이미드 수지, 폴리실라잔 등의 재료를 함유하고 있다. 이어서, 이 제 1 뱅크층(화소 전극용 뱅크)(34e) 상면에 발액성을 갖는 플루오르계의 수지 재료에 의해 제 2 뱅크층(36b)을 형성한다. 다음에, 포토리소그래피 처리에 의해, 화소 전극(45)이 형성되는 영역을 구획하는 화소 전극용 뱅크(34e) 및 제 2 뱅크층(36c)을 패터닝한다.
또한, 이 화소 전극용 뱅크(34e) 및 제 2 뱅크층(36c)에 대해서도, 본 발명에 따른 막 패턴의 형성 방법에서 이용하는 적층 구조의 뱅크를 형성하는 것이 보다 바람직하다.
다음에, 잉크젯법, 증착법 등에 의해, 상기 화소 전극용 뱅크(34e)(및 제 2 뱅크층(36c))에 구획된 영역에 ITO(Indium Tin Oxide)로 이루어지는 화소 전극(45)을 형성한다. 또한, 화소 전극(45)을 상술한 컨택트 홀(49)에 충전시킴으로써, 화소 전극(45)과 드레인 전극(44)의 전기적 접속이 확보된다. 또한, 본 실시예에서는, 화소 전극용 뱅크(34e)의 상면에 발액성의 제 2 뱅크층(36c)을 형성하고, 또한, 상기 화소 전극용 홈부에 친액 처리를 실시한다. 그 때문에, 화소 전극(45)을 화소 전극용 홈부로부터 비어져 나오는 일 없이 형성할 수 있다.
이상 설명한 바와 같은 공정에 의해, 도 7에 나타낸 본 실시예의 화소를 형성할 수 있다.
(전기 광학 장치)
다음에, 상기 뱅크 구조를 사용한 막 패턴의 형성 방법에 의해 형성한 화소(디바이스)를 구비하는 본 발명의 전기 광학 장치의 일례인 액정 표시 장치에 관하여 설명한다.
도 9는 본 발명에 따른 액정 표시 장치에 대해서, 각 구성 요소와 함께 나타낸 대향 기판측에서 본 평면도이다. 도 10은 도 9의 H-H’선을 따르는 단면도이다. 도 11은 액정 표시 장치의 화상 표시 영역에서 매트릭스 형상으로 형성된 복수의 화소에서의 각종 소자, 배선 등의 등가 회로도이고, 또한, 이하의 설명에 사용한 각 도면에서는, 각 층이나 각 부재를 도면상에서 인식 가능한 정도의 크기로 하기 위해서, 각 층이나 각 부재마다 축척을 다르게 하고 있다.
도 9 및 도 10에서, 본 실시예의 액정 표시 장치(전기 광학 장치)(100)는 쌍을 이루는 TFT 어레이 기판(10)과 대향 기판(20)이 광 경화성의 밀봉재인 실(seal)재(52)에 의해 부착되고, 이 실재(52)에 의해 구획된 영역 내에 액정(50)이 봉입, 유지되어 있다.
실재(52)의 형성 영역의 내측 영역에는, 차광성 재료로 이루어지는 주변 차단막(53)이 형성되어 있다. 실재(52)의 외측의 영역에는, 데이터선 구동 회로(201) 및 실장 단자(202)가 TFT 어레이 기판(10)의 한 변을 따라 형성되어 있고, 이 한 변에 인접하는 2변을 따라 주사선 구동 회로(204)가 형성되어 있다. TFT 어레이 기판(10)의 나머지 한 변에는, 화상 표시 영역의 양측에 설치된 주사선 구동 회로(204) 사이를 접속하기 위한 복수의 배선(205)이 설치되어 있다. 또한, 대향 기판(20)의 코너부의 적어도 1개소에서는, TFT 어레이 기판(10)과 대향 기판(20) 사이에서 전기적 도통을 취하기 위한 기판간 도통재(206)가 배열 설치되어 있다.
또한, 데이터선 구동 회로(201) 및 주사선 구동 회로(204)를 TFT 어레이 기판(10) 위에 형성하는 대신에, 예를 들면, 구동용 LSI가 실장된 TAB(Tape Automated Bonding) 기판과 TFT 어레이 기판(10)의 주변부에 형성된 단자군을 이방성 도전막을 통하여 전기적 및 기계적으로 접속하도록 해도 좋다. 또한, 액정 표시 장치(100)에서는, 사용하는 액정(50)의 종류, 즉, TN(Twisted Nematic) 모드, C-TN법, VA 방식, IPS 방식 모드 등의 동작 모드나, 표준 백색 모드/표준 흑색 모드 각각에 따라, 위상차판, 편광판 등이 소정의 방향으로 배치되지만, 여기서는 도시를 생략한다.
또한, 액정 표시 장치(100)를 컬러 표시용으로서 구성하는 경우에는, 대향 기판(20)에서, TFT 어레이 기판(10)의 후술하는 각 화소 전극에 대향하는 영역에, 예를 들면, 적색(R), 녹색(G), 청색(B)의 컬러 필터를 그 보호막과 함께 형성한다.
이러한 구조를 갖는 액정 표시 장치(100)의 화상 표시 영역에서는, 도 11에 나타낸 바와 같이, 복수의 화소(100a)가 매트릭스 형상으로 구성되어 있는 동시에, 이들 화소(100a) 각각에는, 화소 스위칭용 TFT(스위칭 소자)(30)가 형성되어 있고, 화소 신호(S1, S2, …, Sn)를 공급하는 데이터선(6a)이 TFT(30)의 소스에 전기적으 로 접속되어 있다. 데이터선(6a)에 기입하는 화소 신호(S1, S2, …, Sn)는 이 순서대로 선(線) 순차로 공급해도 좋고, 서로 인접하는 복수의 데이터선(6a)끼리에 대해서, 그룹마다 공급하도록 해도 좋다. 또한, TFT(30)의 게이트에는 주사선(3a)이 전기적으로 접속되어 있어, 소정의 타이밍에서, 주사선(3a)에 펄스적으로 주사 신호(G1, G2, …, Gm)를 이 순서대로 선 순차로 인가하도록 구성되어 있다.
화소 전극(19)은 TFT(30)의 드레인에 전기적으로 접속되어 있어, 스위칭 소자인 TFT(30)를 일정 기간만 온 상태로 함으로써, 데이터선(6a)으로부터 공급되는 화소 신호(S1, S2, …, Sn)를 각 화소에 소정의 타이밍에서 기입한다. 이와 같이 하여 화소 전극(19)을 통하여 액정에 기입된 소정 레벨의 화소 신호(S1, S2, …, Sn)는 도 10에 나타낸 대향 기판(20)의 대향 전극(121)과의 사이에서 일정 기간 유지된다. 또한, 유지된 화소 신호(S1, S2, …, Sn)가 누설되는 것을 방지하기 위해서, 화소 전극(19)과 대향 전극(121) 사이에 형성되는 액정 용량과 병렬로 축적 용량(60)이 부가되어 있다. 예를 들면, 화소 전극(19)의 전압은 소스 전압이 인가된 시간보다도 3자리나 긴 시간만큼 축적 용량(60)에 의해 유지된다. 이에 따라, 전하의 유지 특성은 개선되어, 콘트라스트비가 높은 액정 표시 장치(100)를 실현할 수 있다.
도 12는 상기 뱅크 구조 및 패턴 형성 방법에 의해 형성된 화소를 구비하는 유기 EL 장치의 측단면도이다. 이하, 도 12를 참조하면서, 유기 EL 장치의 개략 구성을 설명한다.
도 12에서, 유기 EL 장치(401)는 기판(411), 회로 소자부(421), 화소 전 극(431), 뱅크부(441), 발광 소자(451), 음극(461)(대향 전극), 및 밀봉 기판(471)으로 구성된 유기 EL 소자(402)에, 플렉시블 기판(도시 생략)의 배선 및 구동 IC(도시 생략)를 접속한 것이다. 회로 소자부(421)는 액티브 소자인 TFT(30)가 기판(411) 위에 형성되고, 복수의 화소 전극(431)이 회로 소자부(421) 위에 정렬되어 구성된 것이다. 그리고, TFT(30)를 구성하는 게이트 배선(61)이 상술한 실시예의 배선 패턴의 형성 방법에 의해 형성되어 있다.
각 화소 전극(431) 사이에는 뱅크부(441)가 격자 형상으로 형성되어 있고, 뱅크부(441)에 의해 생긴 오목부 개구(444)에 발광 소자(451)가 형성되어 있다. 또한, 발광 소자(451)는 적색의 발광을 하는 소자와 녹색의 발광을 하는 소자와 청색의 발광을 하는 소자로 이루어져 있으며, 이것에 의해 유기 EL 장치(401)는 풀 컬러 표시를 실현하는 것으로 되어 있다. 음극(461)은 뱅크부(441) 및 발광 소자(451)의 상부 전체면에 형성되고, 음극(461)의 위에는 밀봉용 기판(471)이 적층되어 있다.
유기 EL 소자를 포함하는 유기 EL 장치(401)의 제조 프로세스는 뱅크부(441)를 형성하는 뱅크부 형성 공정과, 발광 소자(451)를 적절히 형성하기 위한 플라스마 처리 공정과, 발광 소자(451)를 형성하는 발광 소자 형성 공정과, 음극(461)을 형성하는 대향 전극 형성 공정과, 밀봉용 기판(471)을 음극(461) 위에 적층하여 밀봉하는 밀봉 공정을 구비하고 있다.
발광 소자 형성 공정은 오목부 개구(444), 즉, 화소 전극(431) 위에 정공(正孔) 주입층(452) 및 발광층(453)을 형성함으로써 발광 소자(451)를 형성하는 것으 로, 정공 주입층 형성 공정과 발광층 형성 공정을 구비하고 있다. 그리고, 정공 주입층 형성 공정은 정공 주입층(452)을 형성하기 위한 액상체 재료를 각 화소 전극(431) 위에 토출하는 제 1 토출 공정과, 토출된 액상체 재료를 건조시켜서 정공 주입층(452)을 형성하는 제 1 건조 공정을 가지고 있다. 또한, 발광층 형성 공정은 발광층(453)을 형성하기 위한 액상체 재료를 정공 주입층(452) 위에 토출하는 제 2 토출 공정과, 토출된 액상체 재료를 건조시켜서 발광층(453)을 형성하는 제 2 건조 공정을 가지고 있다. 또한, 발광층(453)은 상술한 바와 같이 적, 녹, 청의 3색에 대응하는 재료에 의해 3종류의 것이 형성되도록 되어 있으며, 따라서 상기의 제 2 토출 공정은 3종류의 재료를 각각에 토출하기 위해서 3개의 공정으로 이루어져 있다.
이 발광 소자 형성 공정에서, 정공 주입층 형성 공정에서의 제 1 토출 공정과, 발광층 형성 공정에서의 제 2 토출 공정에서 상기의 액적 토출 장치(IJ)를 사용할 수 있다. 따라서, 미세한 막 패턴을 갖는 경우라도, 균일한 막 패턴을 얻을 수 있다.
본 발명의 전기 광학 장치에 의하면, 고정밀도한 전기적 특성 등을 갖는 디바이스를 구비하기 때문에, 품질이나 성능의 향상을 도모한 전기 광학 장치를 실현할 수 있다.
또한, 본 발명에 따른 전기 광학 장치로서는, 상기한 것 이외에, PDP(플라스마 디스플레이 패널)나, 기판 위에 형성된 소면적의 박막에 막 면에 평행하게 전류를 흐르게 함으로써, 전자 방출이 생기는 현상을 이용하는 표면 전도형 전자 방출 소자 등에도 적용 가능하다.
(전자 기기)
다음에, 본 발명의 전자 기기의 구체예에 관하여 설명한다.
도 13은 휴대 전화의 일례를 나타낸 사시도이다. 도 13에서, 600은 휴대 전화 본체를 나타내고, 601은 상기 실시예의 액정 표시 장치를 구비한 액정 표시부를 나타내고 있다.
도 13에 나타낸 전자 기기는 상기 실시예의 뱅크 구조를 갖는 패턴 형성 방법에 의해 형성된 액정 표시 장치를 구비한 것이므로, 높은 품질이나 성능을 얻을 수 있다.
또한, 본 실시예의 전자 기기는 액정 장치를 구비하는 것으로 했지만, 유기 일렉트로루미네선스 표시 장치, 플라스마형 표시 장치 등, 다른 전기 광학 장치를 구비한 전자 기기로 할 수도 있다.
또한, 상술한 전자 기기 이외에도 각종 전자 기기에 적용할 수 있다. 예를 들면, 액정 프로젝터, 멀티미디어 대응의 퍼스널 컴퓨터(PC) 및 엔지니어링·워크스테이션(EWS), 소형 무선 호출기, 워드프로세서, 텔레비전, 뷰파인더형 또는 모니터 직시형의 비디오 테이프 리코더, 전자 수첩, 전자 탁상 계산기, 카 내비게이션 장치, POS 단말, 터치 패널을 구비한 장치 등의 전자 기기에 적용하는 것이 가능하다.
이상, 첨부 도면을 참조하면서 본 발명에 따른 적합한 실시예에 관하여 설명했지만, 본 발명은 이러한 예에 한정되지 않는 것은 물론이다. 상술한 예에서 나 타낸 각 구성 부재의 여러 형상이나 조합 등은 일례이며, 본 발명의 주지에서 일탈하지 않는 범위에서 설계 요구 등에 기초하여 다양한 변경이 가능하다.
예를 들면, 상기 실시예에서는, 망간층(F1) 및 뱅크(34)를 일괄하여 소성 처리하는 구성으로서 설명했지만, 이것에 한정되는 것이 아니고, 각 층을 분할하여 소성 처리하는 수순으로 해도 좋다. 또한, 상기 실시예에서는, 포토리소그래피 처리 및 에칭 처리에 의해, 원하는 패턴의 뱅크 구조를 형성하였다. 이에 대해서, 상기 형성 방법 대신에, 레이저를 이용하여 패터닝함으로써, 원하는 패턴을 형성하도록 해도 좋다.
또한, 상기 본 실시예의 막 패턴의 형성 방법은 도 14나 도 15에 나타낸 바와 같은 액티브 매트릭스 기판의 제조시에 적용할 수 있다. 구체적으로는, 도 14는 코플래나(coplanar) 구조의 트랜지스터를 구비하는 액티브 매트릭스 기판의 일례를 나타낸 단면 모식도로서, 기판(48) 위에 반도체층(46)이 형성되고, 반도체층(46) 위에는 게이트 절연막(39)을 통하여 게이트 전극(41)이 형성되어 있다. 게이트 전극(41)은 뱅크(34)에 의해 둘러싸여 패턴이 형성되어 이루어지며, 그 뱅크(34)는 층간 절연층으로서도 기능하고 있다. 이 뱅크(34)는 제 1 뱅크층(35) 위에 플루오르계의 수지 재료로 이루어지는 제 2 뱅크층(36)이 적층되어 있고, 상기 막 패턴의 형성 방법에 의해 게이트 전극(41)이 성막된다.
그리고, 뱅크(34) 및 게이트 절연막(39)에는 컨택트 홀이 형성되고, 그 컨택트 홀을 통하여 반도체층(46)의 소스 영역에 접속되는 소스 전극(43)과, 반도체층(46)의 드레인 영역에 접속되는 드레인 전극(44)이 형성되어 있다. 또한, 드레 인 전극(44)에는 화소 전극이 접속된다.
한편, 도 15는 스태거(stagger) 구조의 트랜지스터를 구비하는 액티브 매트릭스 기판의 일례를 나타낸 단면 모식도로서, 기판(48) 위에 소스 전극(43)과 드레인 전극(44)이 형성되고, 그 소스 전극(43)과 드레인 전극(44) 위에는 반도체층(46)이 형성되어 있다. 또한, 반도체층(46) 위에는 게이트 절연막(39)을 통하여 게이트 전극(41)이 형성되어 있다. 게이트 전극(41)은 뱅크(34)에 의해 둘러싸여 패턴이 형성되어 이루어지며, 그 뱅크(34)는 층간 절연층으로서도 기능하고 있다. 이 뱅크(34)도 제 1 뱅크층(35) 위에 플루오르계의 수지 재료로 이루어지는 제 2 뱅크층(36)이 적층되어 있고, 상기 막 패턴의 형성 방법에 의해 게이트 전극(41)이 성막된다.
또한, 드레인 전극(44)에는 화소 전극이 접속된다.
이상과 같은 액티브 매트릭스 기판의 제조시에는, 상술한 막 패턴의 형성 방법을 적용할 수 있다. 즉, 예를 들면, 뱅크(34)에 의해 둘러싸인 영역에 게이트 전극(41)을 형성할 때에는, 본 발명에 따른 상기 막 패턴의 형성 방법을 채용하면, 비용의 저감을 실현한 게이트 전극을 형성하는 것이 가능해진다. 또한, 그 막 패턴의 형성 방법은 게이트 전극의 형성 공정에 한정되지 않고, 예를 들면, 소스 전극이나 드레인 전극, 나아가서는 화소 전극의 형성 공정에서도 채용하는 것이 가능하다.
본 발명에 의하면, 제조 비용의 저감에 기여할 수 있는 막 패턴의 형성 방 법, 액티브 매트릭스 기판의 제조 방법, 디바이스, 전기 광학 장치, 및 전자 기기를 제공할 수 있다.

Claims (14)

  1. 기판 위에 설치된 뱅크에 의해 구획된 패턴 형성 영역에, 기능액을 배치하여 막 패턴을 형성하는 방법에 있어서,
    기판 위에 제 1 뱅크 형성 재료를 배치하여 제 1 뱅크층을 형성하는 공정과,
    상기 제 1 뱅크층 위에 제 2 뱅크층을 형성하는 공정과,
    상기 제 1 뱅크층 및 상기 제 2 뱅크층에 의해 구획된 상기 패턴 형성 영역에 제 1 기능액을 배치하는 공정과,
    상기 패턴 형성 영역 내의 제 1 기능액을 건조시켜서 제 1 건조막을 형성하는 공정과,
    상기 제 1 건조막 위에 제 2 기능액을 배치하는 공정을 가지며,
    상기 제 1 뱅크 형성 재료는 유기 재료이고,
    상기 제 2 뱅크층은 상기 제 1 뱅크층을 피복하는 플루오르계의 수지 재료로 이루어지고 막 두께가 500nm 이하이며,
    상기 제 1 기능액을 건조시켜서 이루어지는 제 1 건조막의 막 두께를, 상기 제 1 뱅크층의 두께보다 얇게 형성하는 것을 특징으로 하는 막 패턴의 형성 방법.
  2. 삭제
  3. 제 1 항에 있어서,
    상기 패턴 형성 영역에 기능액을 배치하는 공정과,
    상기 패턴 형성 영역 내의 기능액을 건조시켜서 건조막을 형성하는 공정과,
    상기 뱅크와 상기 건조막을 일괄하여 소성(燒成)하는 공정을 갖는 것을 특징으로 하는 막 패턴의 형성 방법.
  4. 제 3 항에 있어서,
    상기 패턴 형성 영역 내에 복수층의 건조막을 적층 형성한 후, 상기 건조막과 상기 뱅크를 일괄하여 소성하는 것을 특징으로 하는 막 패턴의 형성 방법.
  5. 제 1 항에 있어서,
    상기 제 2 뱅크층을, 상기 제 1 뱅크층보다 얇게 형성하는 것을 특징으로 하는 막 패턴의 형성 방법.
  6. 제 1 항에 기재된 형성 방법을 이용하여 기판 위에 형성된 뱅크와, 상기 뱅크에 둘러싸인 패턴 형성 영역과, 상기 패턴 형성 영역에 형성된 막 패턴을 갖는 것을 특징으로 하는 디바이스.
  7. 제 6 항에 있어서,
    상기 패턴 형성 영역에 형성된 막 패턴을 게이트 전극으로서 구비하는 것을 특징으로 하는 디바이스.
  8. 제 6 항에 있어서,
    상기 패턴 형성 영역에 형성된 막 패턴을 소스 전극으로서 구비하는 것을 특징으로 하는 디바이스.
  9. 제 6 항에 있어서,
    상기 패턴 형성 영역에 형성된 막 패턴을 드레인 전극으로서 구비하는 것을 특징으로 하는 디바이스.
  10. 제 6 항 내지 제 9 항 중 어느 한 항에 기재된 디바이스를 구비한 것을 특징으로 하는 전기 광학 장치.
  11. 제 10 항에 기재된 전기 광학 장치를 구비한 것을 특징으로 하는 전자 기기.
  12. 액티브 매트릭스 기판의 제조 방법으로서,
    기판 위에 게이트 배선을 형성하는 제 1 공정과,
    상기 게이트 배선 위에 게이트 절연막을 형성하는 제 2 공정과,
    상기 게이트 절연막을 통하여 반도체층을 적층하는 제 3 공정과,
    상기 게이트 절연막 위에 소스 전극 및 드레인 전극을 형성하는 제 4 공정과,
    상기 소스 전극 및 상기 드레인 전극 위에 절연 재료를 배치하는 제 5 공정 과,
    상기 절연 재료를 배치한 위에 화소 전극을 형성하는 제 6 공정을 가지며,
    상기 제 1 공정 및 상기 제 4 공정 및 상기 제 6 공정 중 적어도 하나의 공정에 있어서, 제 1 항에 기재된 막 패턴의 형성 방법을 이용하는 것을 특징으로 하는 액티브 매트릭스 기판의 제조 방법.
  13. 액티브 매트릭스 기판의 제조 방법으로서,
    기판 위에 소스 전극 및 드레인 전극을 형성하는 제 1 공정과,
    상기 소스 전극 및 드레인 전극 위에 반도체층을 형성하는 제 2 공정과,
    상기 반도체층 위에 게이트 절연막을 통하여 게이트 전극을 형성하는 제 3 공정과,
    상기 드레인 전극과 접속하는 화소 전극을 형성하는 제 4 공정을 가지며,
    상기 제 1 공정 및 상기 제 3 공정 및 상기 제 4 공정 중 적어도 하나의 공정에 있어서, 제 1 항에 기재된 막 패턴의 형성 방법을 이용하는 것을 특징으로 하는 액티브 매트릭스 기판의 제조 방법.
  14. 액티브 매트릭스 기판의 제조 방법으로서,
    기판 위에 반도체층을 형성하는 제 1 공정과,
    상기 반도체층 위에 게이트 절연막을 통하여 게이트 전극을 형성하는 제 2 공정과,
    상기 게이트 절연막에 형성된 컨택트 홀을 통하여, 상기 반도체층의 소스 영역에 접속하는 소스 전극과, 상기 반도체층의 드레인 영역에 접속하는 드레인 전극을 형성하는 제 3 공정과,
    상기 드레인 전극과 접속하는 화소 전극을 형성하는 제 4 공정을 가지며,
    상기 제 2 공정 및 상기 제 3 공정 및 상기 제 4 공정 중 적어도 하나의 공정에 있어서, 제 1 항에 기재된 막 패턴의 형성 방법을 이용하는 것을 특징으로 하는 액티브 매트릭스 기판의 제조 방법.
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