KR100908947B1

KR100908947B1 - 표준 재구성가능한 로직 디바이스를 사용한 집적 회로 또는전기적 모듈의 저비용 테스트

Info

Publication number: KR100908947B1
Application number: KR1020077007326A
Authority: KR
Inventors: 스티븐 스터지스; 브래드 인맨; 로버트 해쉬
Original assignee: 인텔 코오퍼레이션
Priority date: 2004-10-28
Filing date: 2005-10-27
Publication date: 2009-07-22
Also published as: TWI277749B; WO2006050288A3; KR20070074558A; US20060100812A1; TW200626917A; CN101416067A; US7412342B2; WO2006050288A2

Abstract

재구성가능한 로직 디바이스를 사용한 집적 회로 또는 전기적 모듈들의 저비용 테스트가 개시된다. 일 실시예에서, 본 발명은 피시험 장치의 입력 표준들과 부합하도록 재구성가능한 로직 디바이스를 구성하는 단계, 피시험 장치에 테스트 신호들을 인가하는 단계, 피시험 장치의 출력 결과들을 검출하는 단계, 및 검출된 출력 결과들을 분석하는 단계를 포함한다.

재구성가능한 로직 디바이스, 피시험 장치, FPGA,

Description

표준 재구성가능한 로직 디바이스를 사용한 집적 회로 또는 전기적 모듈의 저비용 테스트{LOW COST TEST FOR IC'S OR ELECTRICAL MODULES USING STANDARD RECONFIGURABLE LOGIC DEVICES}

본 발명은 집적 회로 및 전기적 모듈을 테스트하는 분야에 관한 것으로, 특히 표준의 고용량, 재구성가능한 컴포넌트들을 사용하는 저비용의 테스트 시스템에 관한 것이다.

집적 회로(IC) 및 전기적 모듈은 일반적으로 판매를 위해 출하되기 전에 테스트된다. 통상의 반도체 제조 프로세스에서, 모든 단일 IC는 결점들에 대해 테스트된다. 진단 테스트도 마찬가지로 종종 수행되어, 제조시 시스템 오류를 제거할 수 있다. 테스트 기기는 대형 및 고가이고 각각의 새로운 제품에 대해 프로그램되고 전기적으로 구성되어야 한다. 많은 제품들에 있어서, 하나의 테스트 기기는 IC에 전원이 공급되지 않은 경우 IC를 테스트하도록 요구된다. 다른 테스트 기기는 IC에 전원이 공급되지만 기능하지 않는 경우에 IC를 테스트하도록 요구되고 세번째 테스트 기기는 IC에 전원이 공급되면서 기능하고 있는 경우에 IC를 테스트하도록 요구된다. 모든 테스트 기기에 대한 취득 및 유지에 필요한 상당한 비용은 IC나 전기적 모듈의 비용에 있어서 중요한 요소이다.

본 발명의 실시예들은 이하에 제공되는 상세한 설명으로부터, 그리고 본 발명의 다양한 실시예들의 첨부 도면으로부터 보다 잘 이해될 것이다. 그러나, 도면은 제한하려는 것이 아니라, 단지 설명 및 이해를 위한 것이다.

도 1은 본 발명의 실시예에 따른 소켓 집적 회로용의 테스트 설비(test fixture)의 블록도.

도 2는 도 1의 테스트 설비 내의 소켓과 FPGA 사이의 인터페이스의 개략도.

도 3은 본 발명의 실시예에 따라 IC 상에 전원이 공급되지 않은 테스트를 수행하는 프로세스 흐름도.

도 4는 본 발명의 다른 실시예에 따라 IC 상에 전원이 공급되지 않은 테스트를 수행하는 프로세스 흐름도.

도 5는 본 발명의 실시예에 따라 IC 상에 전원이 공급된 테스트를 수행하는 프로세스 흐름도.

일 실시예에서, 집적 회로 또는 기타 전기적 모듈은 단일의 표준 FPGA(Field Programmable Gate Array) 및 전압 검출기를 사용하여 테스트될 수 있다. 그러한 FPGA는 완전한 전기적 프로토콜을 포함하는 500 MHz 이상의 테스트 및 자극-반응 테스트를 수행하도록 구성될 수 있다. FPGA는 상이한 테스트 모드들을 지원하기 위해 테스트 시퀀스 동안 수회 재구성될 수 있다. 테스트는 전원이 공급되지 않고 충분히 기능하는 상태 및 전원이 공급되고 충분히 기능하는 상태를 포함할 수 있다. I/O(Input/Output) 셀 또는 전체 FPGA에 재구성이 적용될 수 있다. I/O 셀을 재구성하면 테스트 기기를 재배선하지 않고도 DUT(Device Under Test) 상의 상이한 핀 구성들이 수용될 수 있다.

FPAG와 같은 소형의 저가 장치는 매우 짧은 접속 경로를 갖고 DUT에 직접 연결될 수 있다. 전형적인 FPGA는 많은 다른 가능한 IC 또는 전기적 모듈의 모든 핀들 상의 출력들을 분석하기에 충분한 I/O 포트들을 가진다. 전형적인 FPGA는 또한 고속이지만 매우 낮은 전압 및 임피던스에서 동작할 수 있다. 이것은 실제 동작 환경을 시뮬레이션하며, 대형이고 고가인 일반적인 테스트 설비에 의해 유발될 수 있는 전기적 간섭을 감소시킨다. 또한, FPGA는 많은 상이하고, 복잡하고, 분석적이고 진단적인 루틴들을 수행하도록 신속하게 재프로그램될 수 있다.

도 1은 FPGA와 같은 동적으로 재구성가능한 로직 디바이스를 사용하여 IC 또는 전기적 모듈을 통해 테스트를 구동하는 데 사용될 수 있는 테스트 시스템의 예를 도시한다. 종래의 인쇄 배선 보드(111)와 같은 회로 보드는 테스트될 장치용의 소켓 또는 인터페이스 커넥터(113)를 갖는다. 소켓은 전압 조절기 모듈과 같은 전력 제어기(117)를 통해 전원 공급 장치(115)에 연결된다. 전원 공급 장치 및 전력 제어기의 개별적인 선택은 테스트될 장치에 달려 있다. 각 테스트 후에 DUT를 교체하는데 있어서 편리성을 제공하기 위한 소켓이 도시되나, DUT는 보드에 직접 연결되거나 임의의 다른 방식으로 보드에 연결될 수 있다.

소켓은 또한 FPGA(119)에 접속된다. 전형적인 FPGA는 동적으로 재구성가능한 I/O 셀들 및 접속 로직을 제공한다. 유사하거나 충분한 기능을 제공하는 임의 의 다른 소형의 프로그램가능한 장치가 FPGA 대신 사용될 수 있다. 그러한 장치들은 ASIC(Application Specific Integrated Circuit), DSP(Digital Signal Processors), MCH(Memory Controller Hub) 칩들 및 다른 장치들을 포함할 수 있다. 대안적으로, 예를 들어 마이크로프로세서 및 서포트용 칩셋과 같은 소그룹의 장치가 사용될 수 있다.

회로 보드 트레이스들(121)의 세트는 FPGA의 핀들에 소켓의 핀들을 접속시킨다. 트레이스들은 FPGA의 다른 입력들에 연결되어 있는 전압 검출 장치(123)에 의해 탭(tap)된다. 전압 검출 장치는 기준 전압 입력, DUT 전압 입력 및 단일의 플러스 또는 마이너스 출력을 갖는 단순한 비교기일 수 있다. 대안적으로, 보다 복잡한 전압 비교기 또는 아날로그 디지털 변환기가 사용될 수 있다. 전압 검출 장치는 FPGA에 데이터나 신호들을 전송하기 위해서만 FPGA에 연결될 수 있다. 대안적으로, 이러한 접속은 쌍방향 통신을 지원할 수 있기 때문에 FPGA는 전압 검출 장치의 동작을 제어할 수 있다. 추가의 대안으로서, 부가적인 제어기(도시하지 않음) 또는 스테이션 제어기(127)는 전압 검출 장치의 동작을 직접 제어할 수 있다. 이러한 부가적인 제어기는 외부 인터페이스(125)와 일체화되거나 이와 통신 상태에 있을 수 있다.

FPGA 및 전원 공급 장치는 모두 회로 보드의 외부 인터페이스(125)에 연결된다. 그들은 동일한 인터페이스에 연결될 수 있고 또는 각각 별개의 인터페이스에 연결될 수 있다. 인터페이스는 JTAG(Joint Test Action Group), USB(Universal Serial Bus), RS-232 또는 RS-485(Revised Standard of the Electrical Industries Association), 또는 FPGA 및 전원 공급 장치와 충분한 속도로 통신하기에 적합한 임의의 다른 인터페이스 등의 여러 상이한 유형들 중 어느 것일 수 있다.

마이크로컴퓨터(127)는 FPGA 및 전원 공급 장치의 동작을 제어하기 위해 외부 인터페이스에 연결되어 있다. 마이크로컴퓨터는 디스플레이 및 키보드(도시하지 않음) 등의 사용자 인터페이스를 제공하며, FPGA로부터의 출력들을 판독하고 상이한 테스트를 실행하기 위해 FPGA를 재프로그램하도록 프로그램될 수 있다. 인텔

아키텍쳐 펜티엄

퍼스널 컴퓨터 등의 임의의 종래 마이크로컴퓨터가 사용될 수도 있다.

마이크로컴퓨터는 테스트 결과들을 보고 또는 기록하기 위해 네트워크(도시하지 않음)에 더 연결될 수 있고 마이크로컴퓨터는 동시에 다수의 테스트 사이클들을 관리하기 위해 도 1의 테스트 보드(111)와 유사한 여러 부가적인 테스트 보드들에 동시에 연결될 수 있다. 대안적으로, 테스트 절차들을 자동적으로 구동하기 위해 테스트 보드 상에 제어기가 제공될 수 있다. 이러한 독립형 제어기는 스테이션 제어기 마이크로컴퓨터(127)와 네트워크 연결되거나 다른 제조 또는 제어 기기와 연결될 수 있다. 대안으로서, 스테이션 제어기는 I/O 칩들을 지원하거나 지원하지 않고 마이크로컨트롤러로서 테스트 보드 상에 제공될 수 있다. 온보드(on-board) 스테이션 제어기는 FPGA, 전원 공급 장치, 또는 전력 제어기 및 전압 검출 장치에 직접 연결될 수 있다. 온보드 스테이션 제어기는 또한 외부 기기와 통신하기 위해 외부 인터페이스를 갖거나 이에 연결될 수 있다.

도 2는 DUT용 소켓의 단일 핀 커넥터와 도 1의 동적으로 재구성가능한 로직 디바이스의 단일 핀 사이의 접속예를 나타내는 도면이다. 단일 핀에 대한 접속들이 도시되지만, DUT의 각 핀은 라인 트레이스(line trace)를 통해 FPGA의 상이한 핀에 연결될 수 있다. 전압 검출 장치는 모든 접속들의 측정값들을 제공하기 위해 각 라인 트레이스에 독립적으로 연결될 수 있다. 특별히 핀수가 많으면 하나 이상의 FPGA 및 하나 이상의 전압 검출 장치가 사용될 수 있다. 장치들의 작용들은 모두 스테이션 제어기(127)를 통해 또는 온보드 로직을 통해 조정될 수 있다.

회로 보드 트레이스(121)를 통해 도 2의 좌측에 있는 FPGA(119)에 연결된 DUT용 소켓(113)이 도 2의 우측에 도시된다. 회로 보드 트레이스는 트레이스 상의 아날로그 전압 레벨을 감지하는 전압 검출 장치(123)에 의해 탭된다. 전압 검출 장치는 이 검출된 신호를 FPGA의 핀에 공급될 수 있는 디지털 신호로 변환한다. FPGA는 테스트에 따라, 각종 유형의 검출 알고리즘을 전압에 적용할 수 있다. 이러한 검출 알고리즘들은 무엇보다도 주파수, 상승 시간, 프로토콜 응답, 타이밍 및 전압 레벨을 감지할 수 있다.

FPGA 등의 재구성가능한 로직 디바이스는 그 각각의 핀 상에 구성가능한 I/O 셀을 가질 수 있다. I/O 셀은 사용자가 핀에 대해 여러 가지 용도를 선택하게 한다. 이들 용도는 입력, 출력, 3상 제어 출력, 로직 공급 전압 레벨에 대한 풀업 저항, 접지로의 풀다운, 및 프로그램가능 구동 전류를 포함할 수 있다. 이러한 선택에 의해, 접속된 장치 상에서 매우 여러가지의 상이한 테스트들이 수행될 수 있다. 이러한 테스트들은 개방(open) 및 단락(short) 테스팅 및 고속 기능 테스팅을 포함할 수 있다.

도 2에 도시된 FPGA(119) 내부에는, 예시된 회로 보드 트레이스(121)에 연결 되어 있는 구성가능한 I/O 핀(209)이 여러 상이한 구성가능한 옵션들을 가질 수 있다. 이들은 풀업 저항기(215)를 통해 로직 공급 전압(213)에 연결된 스위치(211)를 포함한다. 또 다른 스위치(217)는 풀다운 저항기(221)를 통해 핀을 접지(219)에 연결한다. 핀은 또한 3상 제어 증폭기(225)를 통해, 로직 출력(223)에 연결되도록 구성될 수도 있다. 핀은 또한 입력 버퍼(229)를 통해 로직 입력(227)에 연결될 수도 있다.

도 2는 몇몇 FPGA 장치들에서 이용가능할 수 있는 구성 옵션들의 몇몇 예를 도시한다. 개별적인 장치에 따라 더 많거나 적은 구성 옵션들이 제공될 수 있다. 이들 구성 옵션들의 일부 또는 전부는 어느 하나의 테스트에서 사용될 수 있다. 구성가능한 I/O 핀은 DUT의 단일 핀(229)에 접속된 것으로 도시된다.

도 2에 더 도시된 바와 같이, 구성가능한 로직 디바이스(119)는 전압 검출 장치에 연결되어 있는 입력(231)을 갖는다. 이 입력은 입계값보다 크거나 작은 값만을 검출할 수 있다. 또한 전압 검출 장치로부터의 도착 시간, 상승 시간, 및 변화들의 주파수들을 검출할 수도 있다. 전압 검출 장치가 더 복잡하면, 임의의 전압 변화들에 관한 빈번한 업데이트들과 전압값의 다중 비트 디지털 표현을 생성할 수 있다. 로직 디바이스 입력(231)은 또한 전압 검출 장치용의 제어기로서 사용될 수 있다. 따라서, 그것은 임계값, 대역폭, 통과 대역 등을 변경하기 위해 명령들 또는 전압 레벨들을 전압 검출 장치에 출력할 수 있다.

도 1 및 도 2의 하드웨어 구성은 단순히 FPGA를 재프로그램함으로써 각종 상이한 테스트들을 수행하기 위해 사용될 수 있다. 도 3에 도시된 하나의 그러한 테스트는, 장치 내의 개방 신호 네트를 검출하는 것이다. 이 테스트는 장치에 전원이 공급되지 않은 경우에 행해질 수 있다(블록 31). DUT에의 전력은 DUT 전원 공급 장치(115) 및 전력 제어기(117)를 통해 제어 스테이션(127)에 의해 제어될 수 있다. 일례에서는, 블럭 32에서, 10-60 Kohm인 풀업 저항기(215)로 FPGA I/O 핀들(209) 중 하나가 구성된다. 블럭 33에서 FPGA의 이러한 핀은 전원이 공급되지 않은 DUT의 핀(229)을 약하게 풀업하도록 제공된다. 개별적인 전압은 DUT의 성질, 구성가능한 로직 디바이스에의 접속 및 I/O 핀의 능력에 따를 것이다.

접속된 핀에 연결된 네트에 걸리는 전압 레벨은 동일 핀에 연결되어 있는 전압 검출 장치(123)에 의해 블럭 34에서 검출될 수 있다. 블럭 35에서 결과의 측정값이 FPGA에 의해 분석된다. 전원이 공급되지 않은 DUT 내의 네트가 그것이 개방 상태이기 때문에 결함이 있다면, 핀 상에서의 전압은 DUT 핀에 인가된 전압에 의해 풀업될 것이다. 네트에서 전압이 측정될 때 그 전압은 FPGA 풀업 저항기에 의해 제공되는 로직 공급 전압값만큼 풀업될 것이다. 네트가 양호하면, 로딩된 전원 공급되지 않은 회로가 FPGA 내부의 20-60 KOhms 풀업 저항기에 비해 단락(short)처럼 보이기 때문에 전압은 0에 가까워질 수 있다.

인가된 전류가 약하기 때문에, DUT는 DUT의 전원 공급되지 않은 신호 네트들을 통한 임의의 단락들의 영향들 중 어느 것에 의해서도 손상되지 않는다. 블럭 35에서, 전압 검출 장치로부터의 측정 결과들은 FPGA(231) 내에서 분석되거나, 블럭 36에서 제어 스테이션(127)에 간단히 보고되거나, 모두가 행해질 수 있다. 이러한 테스팅은 블럭 37에서 FPGA 장치 상의 대응 핀에 DUT를 접속함으로써 DUT 상 의 각 전기적 네트에 대해 반복될 수 있다.

FPGA 및 테스트 회로 보드 장치에 의해 수행될 수 있는 다른 테스트는 개방 또는 단락들의 검출이다. FPGA는 FPGA I/O 셀 내에 구성되는 임의의 풀업 또는 풀다운 저항기들 없이 네트 상에 예를 들어 2mA의 약한 전류를 구동하도록 구성될 수 있다. 이를 행하기 위해, 도 4에 도시된 바와 같이, 블럭 41에서 우선 DUT에의 전력이 차단된다. FPGA는 블럭 42에서 제어형 증폭기(225)를 통해 높은 로직 출력(223)을 설정함으로써 구성될 수 있다. DUT에 전원을 공급하지 않으면서 DUT에 전류를 강제로 흐르게 하기 위해 블럭 43에서 DUT의 핀에 약한 전류가 제공된다. 전류 레벨은 DUT 또는 FPGA에 손상을 주지 않을 정도로 낮지만 임의의 단락 또는 개방이 검출될 수 있을 만큼 높게 선택된다.

블럭 44에서 전압 검출 장치(123)는 FPGA로부터 그리고 DUT로 흐르는 전류로 인해 DUT 내의 네트 상에서 전압을 측정할 것이다. 통상 동작시, 전압은 로직 공급 전압보다 훨씬 낮다. 검출된 전압이 로직 공급 전압에 가깝거나 이와 동일하면, 네트는 아마도 개방 회로이고 DUT는 결함이 있다. 검출된 전압이 제로이거나 제로에 가까우면, DUT는 그 네트에서 단락될 수 있고 결함이 있다. 검출된 전압이 블럭 45에서 분석된 후 블럭 46에서 스테이션 제어기로 보고된다.

개방 및 단락에 대한 이러한 테스팅은 FPGA의 대응 핀에 DUT를 접속함으로써 DUT 상의 각 전기적 네트에 대해 블럭 47에서 반복될 수 있다. 또한, 각 핀이 테스트되는 동안, 테스트되지 않는 다른 핀들에서의 전압도 측정될 수 있다. 다른 핀들 중 하나에서의 전압은 해당 핀과 테스트중인 핀 사이의 단락을 암시할 것이다.

DUT에 전원이 공급되기 전에, 블럭 51에서 DUT에 대한 I/O 표준들과 호환가능하도록 FPGA를 구성함으로써 도 5에 도시된 바와 같이, 전원이 공급된 비기능 테스트가 이루어질 수 있다. 이러한 재구성은 외부 인터페이스를 통해 마이크로컴퓨터 스테이션 제어기(127)에 의해 구동될 수 있다. 개별적인 구성은 FPGA의 설계 및 수행될 개별적인 테스트에 달려있다. 재구성 후, 마이크로컴퓨터는 블럭 52에서 DUT에 전원을 공급하기 위한 전원 공급을 명령할 수 있다.

DUT가 리셋 또는 테스트 상태인 동안 상이한 테스트들이 수행될 수 있다. 일례에서, 차동 신호들의 쌍들이 블럭 53에서 FPGA로부터 DUT의 핀들에 인가될 수 있다. FPGA의 로직은 공지된 타이밍에서 개별적인 신호들을 제공하도록 설정될 수 있다. 테스트 신호들은 개별적인 핀들의 단독 테스트들을 수행하기 위해 단일 종단형(single ended) 신호들로서 구성될 수 있다. 단일 종단형 신호들에 대해, 전압 검출 장치는 타이밍뿐만 아니라 각 트레이스에서 논리 로우 또는 하이를 검출하는데 사용될 수 있다. 전압 검출 장치는 출력들 뿐만 아니라 신호 입력들을 측정하기 위해 사용될 수 있다. 리셋 또는 테스트 상태에서 기능하는 클럭들 등의 출력들은 마찬가지로 전압 검출 장치에 의해 검출되고 검증될 수 있다. 전압 검출 장치 및 FPGA를 사용하여, 다른 핀들 상의 신호들의 타이밍, 레벨 및 주파수가 측정될 수 있다(블럭 54).

전원이 공급된 테스트의 종료시 또는 각 테스트가 수행될 때, 결과들은 스테이션 제어기로 보고될 수 있다(블럭 55). 본원에 설명된 테스트 기기를 사용하여, 동적으로 재구성가능한 로직 디바이스는 블럭 56에서 추가의 테스트를 수행하도록 다시 재구성될 수 있다. 재구성은 논리 레벨에 있거나 출력 핀의 물리적 특성들에 있을 수 있으며, 둘 다일 수 있다. 그 후 블럭 57에서, 계속 전원이 공급되는 DUT에 새로운 테스트 신호들이 인가될 수 있고, 블럭 58에서 이 결과들이 분석된다. 이 결과들은 또한 블럭 59에서 보고되고, DUT가 충분히 테스트될 때까지 재구성 및 추가의 테스팅이 블럭 60에서 계속해서 반복될 수 있다. FPGA의 유연성은 스테이션 제어기로 하여금 하드웨어나 접속들 중 어느 것도 변화시키지 않고도 복잡한 테스트 루틴들을 구동하게 한다.

각종 실시예들의 설명은 주로 집적회로 소켓과 관련하여 FPGA를 사용하는 것을 언급하지만, 각종 실시예들은 다른 유형의 테스트 제어기들, 전기적 장치들 및 전기적 장치들을 위한 캐리어들과 함께 사용될 수도 있다. 각종 실시예들은 상술된 테스트들과 상이한 테스트를 수행하기 위해 사용될 수도 있다.

본 발명의 실시예는 제어 스테이션, 마이크로컨트롤러 또는 프로세스를 수행하는 다른 전자 장치를 프로그램하기 위해 사용될 수 있는, 명령어들을 저장한 머신 판독가능한 매체를 포함할 수 있는 컴퓨터 프로그램 제품으로서 제공될 수 있다. 머신 판독가능한 매체는 플로피 디스켓, 광디스크, CD-ROM, 및 광자기 디스크, ROM, RAM, EPROM, EEPROM, 광자기 카드, 플래시 메모리, 또는 전자 명령어들을 저장하기에 적합한 매체나 머신 판독가능한 매체의 다른 유형을 포함할 수 있으나 이에 제한되지 않는다. 또한, 본 발명의 실시예들은 컴퓨터 프로그램 제품으로서 다운로드될 수도 있고, 프로그램은 통신 링크(예를 들어, 모뎀 또는 네트워크 접속)를 통해 반송파 또는 다른 전파 매체 내에 구현된 데이터 신호들에 의해 원격 컴퓨터 또는 제어기로부터 요청중인 컴퓨터 또는 제어기로 전송될 수 있다.

특정 구현들에 대해서는, 상술한 예들보다 더 또는 덜 복잡한 재구성가능한 로직 디바이스, 전압 검출 장치, 소켓, 및 인쇄 배선 보드가 선호될 수 있음을 이해해야 한다. 또한, 특정 구현들에 대해 더 또는 덜 복잡한 테스트 프로세스들이 선호될 수 있다. 따라서, 구성들 및 프로세스들은 DUT의 성질, 테스팅에 이용가능한 시간, 성능 요건들, 기술적 향상, 또는 다른 환경들과 같은 수많은 요소들에 의해 구현마다 변할 수 있다. 본 발명의 실시예들은 또한 도면들에 도시된 장치들과 다른 장치들을 사용하는 다른 유형의 시스템들에 적용될 수도 있다.

상기한 설명에서는, 수많은 특정 상세들이 개시된다. 그러나, 본 발명의 실시예들은 이러한 특정 상세들 없이 실시될 수 있음을 알 것이다. 예를 들어, 공지된 등가의 재료들은 본원에서 설명된 것 대신 대체될 수 있으며, 마찬가지로, 공지된 등가 기술들은 개시된 특정의 재구성 및 테스팅 기술들 대신 대체될 수 있다. 다른 예들에서는, 설명의 이해를 모호하지 않게 하기 위해 공지의 구조들 및 기술들이 상세히 도시되지 않았다.

본 발명의 실시예들은 여러 실시예들의 관점으로 설명되었지만, 당업자들은 발명이 상술된 실시예들에 제한되지 않고 첨부된 청구범위의 정신 및 범위 내에서 변경 및 변화되어 실시될 수 있음을 이해할 것이다. 따라서, 설명은 제한전인 것보다도 예시적인 것으로 여겨져야 한다.

Claims

피시험 장치(device under test)의 입력 표준들과 부합하도록 재구성가능한(reconfigurable) 로직 디바이스를 구성하는 단계;

상기 로직 디바이스의 I/O 핀의 전기적 구성을 설정하는 단계 - 상기 I/O 핀은 상기 피시험 장치의 핀에 연결됨 - ;

상기 피시험 장치에 테스트 신호들을 인가하는 단계;

상기 피시험 장치의 출력 결과들을 검출하는 단계 - 상기 테스트 신호들 및 상기 출력 결과들 중 하나는 상기 I/O 핀을 통해 전해짐 - ; 및

상기 검출된 출력 결과들을 분석하는 단계

를 포함하는 방법.
제1항에 있어서,

상기 테스트 신호들을 인가하는 단계는 상기 I/O 핀으로부터 상기 피시험 장치의 상기 연결된 핀으로 테스트 신호들을 인가하는 단계를 포함하는 방법.
제1항에 있어서,

상기 분석을 보고하는 단계를 더 포함하는 방법.
제1항에 있어서,

추가의 테스트 신호들을 인가하도록 상기 재구성가능한 로직 디바이스를 재구성하는 단계, 상기 추가의 테스트 신호들을 인가하는 단계, 및 상기 추가의 테스트 신호들을 분석하는 단계를 더 포함하는 방법.
제4항에 있어서,

추가의 테스트 신호들을 재구성하여 인가하고 추가의 결과들을 분석하는 단계들을 반복하는 단계를 더 포함하는 방법.
제1항에 있어서,

상기 재구성가능한 로직 디바이스는 FPGA(field programmable gate array)를 포함하는 방법.
제1항에 있어서,

구성 단계는 범용 스테이션 컨트롤러로부터의 명령들을 상기 재구성가능한 로직 디바이스에 송신하는 단계를 포함하는 방법.
제1항에 있어서,

상기 전기적 구성을 설정하는 단계는 상기 I/O 핀에 풀업 저항기(pull-up resistor)를 인가하는 단계를 포함하는 방법.
제1항에 있어서,

인가 단계는 테스트 신호들을 상기 피시험 장치의 입력 핀에 인가하는 단계를 포함하고, 분석 단계는 상기 입력 핀의 전압들을 검출하는 단계를 포함하는 방 법.
머신에 의해 액세스될 때, 상기 머신이,

피시험 장치의 입력 표준들과 부합하도록 재구성가능한 로직 디바이스를 구성하는 단계;

상기 로직 디바이스의 I/O 핀의 전기적 구성을 설정하는 단계 - 상기 I/O 핀은 상기 피시험 장치의 핀에 연결됨 - ;

상기 피시험 장치에 테스트 신호들을 인가하는 단계;

상기 피시험 장치의 출력 결과들을 검출하는 단계 - 상기 테스트 신호들 및 상기 출력 결과들 중 하나는 상기 I/O 핀을 통해 전해짐 - ; 및

상기 검출된 출력 결과들을 분석하는 단계

를 포함하는 동작들을 수행하게 하는 데이터를 포함하는 머신 판독가능한 매체를 포함하는 제품.
제10항에 있어서,

상기 데이터는, 상기 머신이, 구성 단계 후에 상기 피시험 장치에 전원을 공급하는 단계를 포함하는 추가의 동작들을 수행하게 하는 데이터를 더 포함하는 제품.
제11항에 있어서,

상기 데이터는, 상기 머신이, 추가의 테스트 신호들을 인가하도록 상기 재구성가능한 로직 디바이스를 재구성하는 단계, 상기 추가의 테스트 신호들을 인가하는 단계, 및 상기 추가의 테스트 신호들을 분석하는 단계를 포함하는 추가의 동작 들을 수행하게 하는 데이터를 더 포함하는 제품.
제11항에 있어서,

구성 단계는 범용 스테이션 컨트롤러로부터의 명령들을 상기 재구성가능한 로직 디바이스에 송신하는 단계를 포함하는 제품.
테스트 신호들을 발생하는 재구성가능한 로직 디바이스 - 상기 테스트 신호들은 상기 재구성가능한 로직 디바이스의 핀들로부터 피시험 장치의 핀들로 인가됨 - ; 및

상기 피시험 장치의 상기 핀들로부터의 신호들을 검출하고, 상기 검출된 신호들의 전압 측정값을 발생하며, 상기 전압 측정값을 상기 로직 디바이스로 송신하는 신호 검출기

를 포함하고, 상기 로직 디바이스는 상기 피시험 장치 및 상기 신호 검출기에 연결되는 장치.
제14항에 있어서,

상기 로직 디바이스는, 상기 피시험 장치에 지시된 테스트 절차들을 실행하기 위한 제어 신호들을 수신하기 위해 외부 인터페이스에 연결되어 있는 장치.
제14항에 있어서,

상기 로직 디바이스는 복수의 I/O 핀을 통해 상기 피시험 장치에 연결되고, 상기 로직 디바이스는 상기 I/O 핀들을 재구성하기 위한 제어 신호들을 수신하기 위해 외부 인터페이스에 연결되어 있는 장치.
제14항에 있어서,

상기 전압 측정값은 상기 신호 검출기로부터의 임계 비교(threshold comparison)를 포함하는 장치.
제14항에 있어서,

상기 로직 디바이스는 쌍방향 통신을 위해 상기 신호 검출기에 연결되고, 상기 로직 디바이스는 상기 신호 검출기에 제어 신호들을 송신하고 상기 신호 검출기로부터 전압 측정값들을 수신하는 장치.
제14항에 있어서,

상기 신호 검출기는 전압 비교기를 포함하는 장치.
테스트 신호들을 발생하는 재구성가능한 로직 디바이스 - 상기 테스트 신호들은 상기 재구성가능한 로직 디바이스의 핀들로부터 피시험 장치의 핀들로 인가됨 - ;

상기 피시험 장치를 수용(carry)하는 소켓 - 상기 소켓은 상기 핀들로부터 신호들을 수송하고 상기 핀들로 신호들을 수송하도록 상기 피시험 장치의 상기 핀들에 연결된 커넥터들을 가짐 - ;

상기 재구성가능한 로직 디바이스에 연결되어 상기 소켓의 상기 커넥터들로부터 신호들을 검출하고, 상기 검출된 신호들의 전압 측정값을 발생하며, 상기 로직 디바이스에 상기 전압 측정값을 송신하는 신호 검출기; 및

상기 재구성가능한 로직 디바이스의 핀들을 상기 소켓의 커넥터들에 연결하는 회로 보드

를 포함하는 장치.
제20항에 있어서,

상기 소켓에 의해 수용된 피시험 장치에 전원을 공급하는 전원 공급 장치를 더 포함하는 장치.
제21항에 있어서,

상기 전원 공급 장치를 제어하기 위한 제어 신호들을 수신하기 위해 상기 회로 보드 상에 외부 인터페이스를 더 포함하는 장치.
제20항에 있어서,

상기 재구성가능한 로직 디바이스를 재구성하기 위한 제어 신호들을 수신하기 위해 상기 회로 보드 상에 외부 인터페이스를 더 포함하는 장치.
제20항에 있어서,

상기 재구성가능한 로직 디바이스는 FPGA(field programmable gate array)를 포함하는 장치.
제20항에 있어서,

상기 신호 검출기는 전압 비교기를 포함하는 장치.