KR100908356B1

KR100908356B1 - 전자기 노이즈 억제체 및 그것을 이용한 전자기 노이즈 억제방법

Info

Publication number: KR100908356B1
Application number: KR1020070137439A
Authority: KR
Inventors: 시게요시 요시다; 히로시 오노; 요시오 아와쿠라; 미치오 네모토; 에이지 야마나카; 마사히로 야마구치; 유타카 시마다
Original assignee: 엔이씨 도낀 가부시끼가이샤
Priority date: 2000-04-04
Filing date: 2007-12-26
Publication date: 2009-07-20
Also published as: EP2028690A3; US7075163B2; NO20011705L; KR100844612B1; EP1143516A3; EP1143516A2; TW561607B; DE60137881D1; CN1316777A; EP2028690A2; US20020030249A1; EP1143516B1; CN1288753C; NO20011705D0; MY131112A; KR20010095323A; KR20080005476A

Abstract

그 앞면 상에 집적 회로가 형성되는 반도체 베어칩(17)에서, 자기 손실막(15)이 상기 반도체 베어칩의 후면 상에 형성된다.

Description

전자기 노이즈 억제체 및 그것을 이용한 전자기 노이즈 억제방법{ELECTROMAGNETIC NOISE SUPPRESSION BODY AND ELECTROMAGNETIC NOISE SUPPRESSION METHOD USING THE SAME}

본 발명은 산업계에서 매일 사용되는 여러 가지 반도체 소자의 제조에 이용되는 반도체 기판, 및 집적 회로가 형성되는 표면을 가진 반도체 베어칩(bare chips) 및 반도체 웨이퍼에 관한 것이다. 특히, 본 발명은 노이즈가 억제된 전자기파 흡수 반도체 기판, 이의 제조 방법 및 상기와 같은 반도체 기판을 이용하여 제조된 반도체 소자에 관한 것이다.

본 발명은 또한 상당한 고주파 전자기 노이즈 억제 효과를 나타내는 전자기 노이즈 억제체(suppression body)에 관한 것이며, 특히 고속으로 동작하는 능동 소자 또는 고주파 전자 부품 및 전자 장비에서 문제가 되는 전자기 노이즈를 억제하는데 효과적인 전자기 노이즈 억제체 및 상기 억제체를 이용하는 고주파 전자기 노이즈 억제 방법에 관한 것이다.

최근에 고속으로 동작하는 고집적 반도체 소자의 확산이 상당히 두드러진다. 이는 예를 들어 랜덤 액세스 메모리(RAM), 판독전용 메모리(ROM), 마이크로프로세서(MPU), 중앙처리유니트(CPU), 이미지 처리 연산 논리장치(IPALU), 및 기타 논리 회로소자를 포함한다. 이들 능동 소자에서, 계산 속도 및 신호 처리 속도 측면에서 상당히 속도가 높아졌으며, 고속 전자 회로를 통해 전파되는 전기 신호는, 이와 관련된 급격한 전압 및 전류 변화 때문에 유도성 고주파 노이즈의 주요 원인이 된다.

한편, 전자 부품 및 전자 장치의 경량화, 박형화 및 소형화 경향은 빠르게 그리고 줄지 않고 계속되고 있다. 이러한 경향과 관련하여, 반도체 소자에서 얻어지는 집적화 레벨 및 인쇄배선기판에서 구현되는 높은 전자 부품 장착 밀도 역시 상당하다. 따라서, 상당히 조밀하게 집적되거나 장착되는 전자 소자 및 신호 라인은 서로 상당히 가깝게 되고, 이러한 상황은 높은 신호 처리 속도를 얻는 것과 관련하여 상당히 빨리, 고주파 불요 방사(spurious radiation) 노이즈가 쉽게 유도되도록 한다.

종래의 반도체 기판에서는 노이즈 방지 대책이 기판 자체에 대하여 이루어지지 않았다. 따라서, 반도체 소자가 제조된 후에 반도체 소자 회로 패턴 영역으로부터 노이즈가 발생할 때, 노이즈가 외부로 누출되고 때때로 다른 소자 또는 장비에 오동작을 야기시킨다.

따라서, 반도체 소자에 대한 노이즈 방지 대책 측면에서 수행된 것은 각각의 개별 반도체 소자의 후면(back side)에 전자기파 흡수 물질 또는 이와 유사한 물질을 부착하여 추가의 전자기파 흡수층을 형성하는 것이었다.

그러나, 상기와 같은 종래의 반도체 소자의 노이즈 방지 대책에서는, 전자기파 흡수 물질과 같은 노이즈 흡수 물질이 후 공정(a post-process)에서 각각의 개 별 반도체 소자의 후면에 부착되어야 하고, 이를 위하여 상당히 많은 시간이 노이즈 방지 대책을 구현하기 위하여 공정에서 요구된다는 문제를 가진다. 또한, 이들은 각각의 개별 반도체 소자의 후면에 부착되기 때문에, 전자기파 흡수 물질과 같은 노이즈 흡수 부재의 두께 변동이 쉽게 발생하고 또한 개별 반도체 소자의 노이즈 흡수 특성 변동이 발생하고, 이는 문제를 야기한다.

또한, 일반적으로 공지된 바와 같이, 집적 회로가 표면에 형성되며 반도체 소자를 구성하는 반도체 베어칩은 반도체 기판인 반도체 웨이퍼를 절단함으로써 얻어진다.

상기와 같은 반도체 베어칩에서 전력공급 라인으로부터의 불요 방사선과 관련된 문제가 지적되었으며, 이에 대하여 전력라인에 디커플링(decoupling) 캐패시터 또는 기타 집중 정수 부품(concentrated constant components)을 삽입하는 것과 같은 대책이 구현되었다. 전자 집적소자의 능동 소자 및 배선 기판에 전달되는 전력공급라인으로부터의 불요 방사선과 관련된 문제가 지적되었는데, 이에 대하여 유사하게 전력라인에 디커플링 캐패시터 또는 기타 집중 정수 부품을 삽입하는 것과 같은 대책이 구현되었다.

그러나, 그 표면에 고속화된 집적 회로가 형성된 반도체 베어칩, 전자 집적 소자 및 배선 기판에서 발생된 노이즈는 고조파 성분을 포함하며, 따라서 신호 경로는 분포 정수 거동(behavior)을 나타낸다. 그 결과, 종래의 집중 정수 회로로 가정되는 노이즈에 대한 대책이 효과적이지 못한 상황이 발생했다.

따라서, 고속에서 동작하는 반도체 소자 및 전자 회로에서 전자기 노이즈를 억제하기 위한 대책으로서 효율적인 전자기 노이즈 억제체를 개발할 필요성이 있었다. 특히, 필요한 것은 작은 부피를 가지며 전자기 노이즈에 효과적인 대책을 가능하게 하는 전자기 노이즈 억제체의 개발이다.

따라서, 본 발명의 목적은 MHz 내지 GHz 대역에서 간섭 전자기파를 효과적으로 흡수하고 개별 반도체 소자로 분할될 때 전자기파 흡수 효과를 나타내고 노이즈 억제 반도체 소자를 양산하는데 우수한 반도체 기판을 제공하고, 이를 위한 제조 방법 및 이들 반도체 기판이 이용되는 반도체 소자를 제공하는 것이다.

본 발명의 다른 목적은 집적 회로에서 발생된 불요 방사선을 효과적으로 감소시킬 수 있는 반도체 베어칩 및 반도체 웨이퍼를 제공하는 것인데, 반도체 베어칩 및 반도체 웨이퍼의 표면에는 고속에서 동작하는 상기와 같은 집적 회로가 형성된다.

본 발명의 또 다른 목적은 현저한 자기 손실 특징을 나타내는 전도성 자기 박막을 이용할 때에도 반도체 소자 내부에서 발견되는 것과 같은 미소 전자 회로의 비반사 전자기 노이즈 억제를 구현하기 위한 전자기 노이즈 억제체를 제공하는 것이며, 또한 상기 억제체를 이용한 전자기 노이즈 억제 방법을 제공하는 것이다.

본 발명의 하나의 형태에 따르면, 표면상에 집적 회로가 형성된 반도체 베어칩이 제공된다. 본 발명의 이러한 형태에서, 상기 반도체 베어칩의 후면 상에 자기 손실막이 형성된다.

본 발명의 다른 형태에 따르면, 표면상에 집적 회로가 형성된 반도체 웨이퍼가 제공된다. 본 발명의 이러한 형태에서, 상기 반도체 웨이퍼의 후면 상에 자기 손실막이 형성된다.

본 발명의 또 다른 형태에 따르면, 자기 손실 부재가 일부에 형성되는 반도체 기판이 제공된다. 본 발명의 이러한 형태에서, 자기 손실 부재는 반도체 기판중 하나의 표면 근처에서 미리 설정한 패턴으로 형성된다. 자기 손실 부재 및 상기 표면상의 반도체 기판 영역은 절연막으로 균일하게 덮인다.

본 발명의 또 다른 형태에 따르면, 제 1반도체 기판 부재 및 제 2반도체 기판 부재를 서로 부착시키고 그 일부에 자기 손실 부재를 형성함으로써 만들어진 반도체 기판이 제공된다. 본 발명의 이 형태에서, 제 1반도체 기판 부재 및 제 2반도체 기판 부재중 적어도 하나의 반도체 기판 부재에는 트렌치(trench)가 제공되고, 상기 트렌치는 서로 접합된 쪽의 표면상에 형성되며, 자기 손실 부재는 상기 트렌치에 매립된다.

본 발명의 또 다른 형태에 따르면, 반도체 기판의 적어도 일부에 자기 손실 부재를 포함하는 층을 형성하는 공정을 포함하는 반도체 기판 제조 방법이 제공된다.

본 발명의 또 다른 형태에 따르면, 전도성의 연자성 박막을 포함하며, 상기 연자성 박막이 전자기 노이즈의 파장에 대하여 충분히 작은 구성 유니트로 미세하게 분할된 구조를 가지는 전자기 노이즈 억제체를 제공한다. 이들 구성 유니트사이의 DC 전류 도통은 방해된다.

본 발명의 또 다른 형태에 따르면, 마이크로스트립 라인 또는 이와 유사한 신호 전송 라인 바로 위에 전자기 노이즈 억제체를 형성함으로써 도전성 전자기 노이즈가 억제되는 전자기 노이즈 억제 방법이 제공된다.

본 발명의 또 다른 형태에 따르면, 마이크로스트립 라인 또는 이와 유사한 신호 전송 라인 위에 인접하게 형성된 전도성의 연자성 박막을 포함하는 도전성 전자기 노이즈를 억제하는 전자기 노이즈 억제체가 제공된다. 본 발명의 이 형태에서, 전도성의 연자성 박막은 그의 폭이 마이크로스트립 라인 또는 이와 유사한 신호 전송 라인의 라인 폭과 거의 동일하거나 또는 이보다 좁도록 만들어진다.

본 발명의 또 다른 형태에 따르면, 마이크로스트립 라인 또는 이와 유사한 신호 전송 라인 위에 인접하게 전도성의 연자성 박막을 포함하는 전자기 노이즈 억제체를 형성함으로써 도전성 전자기 노이즈를 제어하는 도전성 노이즈 억제 방법이 제공된다. 본 발명의 이 형태에서, 전도성의 연자성 박막은 그의 폭이 마이크로스트립 라인 또는 이와 유사한 신호 전송 라인의 라인 폭과 거의 동일하거나 또는 이보다 좁도록 만들어진다.

상기 설명에서처럼, 전자기 노이즈 유출이 과립형 자성체의 형성에 의하여 효과적으로 억제되지만, 전자기 노이즈 성분이 부분적으로 반사되어 신호 소스로 되돌아가는 경우가 발생하며, 따라서 이차 간섭이 신호 소스에서 발생되는 경우가 있었다. 그러나, 본 발명에서 이용되는 과립형 구조를 가진 연자성 박막은 2μm의 상당히 얇은 두께를 가지며, 이것이 본 발명에 이용될 때, 반도체 집적 소자내부에 서 처럼 미소 영역에서도 반사 없이 도전성 전자기 노이즈를 억제할 수 있으며, 따라서 본 발명의 산업상 가치는 상당히 높다.

본 발명의 실시예들을 설명하기 전에, 본 발명을 용이하게 이해하기 위하여, 먼저 종래 기술에 따른 반도체 웨이퍼에 대해 도 1 내지 5를 참조로 설명된다.

도 1a, 1b 및 1c에서, 반도체 베어칩은 예를 들어 공지된 웨이퍼 제조 기술을 이용하여 만들어진다. 반도체 웨이퍼(27)는 다수의 칩웨이퍼(29)를 가지며, 상기 칩웨이퍼의 표면에는 집적 회로(도시안됨)가 형성되며, 그 상부에 형성된 칩 전극(전극 패드)(31)을 가진다. 도시된 칩 전극(31)은 칩웨이퍼(29)의 외주 에지를 따라 형성되지만, 칩 전극(31)은 활성 영역에 형성될 수 있다. 알루미늄 합금이 일반적으로 칩 전극이 형성되는 금속으로 이용된다. 반도체 웨이퍼(27)는 또한 패시베이션 막(33)을 포함한다. 특히, 반도체 웨이퍼(27)의 전체 표면은 패시베이션 막(33)으로 덮인다. 패시베이션 막(33)은 예를 들어 스핀 코팅과 같은 공지된 기술을 이용하여 폴리이미드, 실리콘 질화물 막 또는 실리콘 산화물 막으로 만들어진다. 패시베이션 막(33)의 두께는 20μm이하이어야 한다. 패시베이션 막(33)이 형성된 후에, 칩 전극(31)은 반도체 웨이퍼(27)를 노출시키고 에칭시킴으로써 대기 공기에 노출된다. 그 결과, 패시베이션 막(33)은 반도체 웨이퍼(27)의 전체 표면을 덮지만, 칩 전극(31)이 형성되는 위치는 제외된다. 다음에, 칩웨이퍼(29)는 스크라이브 라인(35; scribe line)을 따라 개별 반도체 베어칩으로 서로 분리된다. 상기 분리는 다이싱 톱(dicing saw)을 이용하여 공지된 다이싱 기술에 의하여 수행 된다. 이들 칩웨이퍼(29)는 반도체 베어칩(37)이다.

도 2a 및 2b에서, 반도체 기판(39)은 그 기본 물질로서 실리콘을 가지고 있으며, 여기에 개시된 반도체 기판은 반도체 소자 제조 공정의 초기 상태에 있다. 여러 가지 공지된 반도체 제조 공정들을 반도체 기판(39)에 적용함으로써, 도 3a 및 도 3b에 도시된 반도체 기판이 얻어지는데, 상기 반도체 기판에는 앞서 언급한 개별 반도체 소자 회로 패턴이 형성된다.

도 3a 및 3b에서, 반도체 기판(39)의 개별 회로 패턴 영역(41)은 수 개의 반도체 소자의 기능 부분에 대응한다. 반도체 기판(39)으로부터 각각의 회로 패턴 영역(41)을 포함한 개별 반도체 소자를 절단함으로써, 수 개의 반도체 소자가 제조된다.

도 4에 따르면, 종래의 반도체 기판(39)에서는 노이즈 방지 대책이 기판 자체에 이루어져 있지 않다. 따라서, 반도체 소자(43)가 제조된 후에, 노이즈가 반도체 소자(43)의 회로 패턴 영역(45)에서 발생될 경우, 노이즈는 그대로 외부로 누출되어, 다른 소자 또는 장비에 오동작을 발생시키는 경우도 있다.

도 5a 및 5b에서, 반도체 소자에 대한 노이즈 방지 대책 측면에서 수행된 것은, 각각의 개별 반도체 소자의 후면에 전자기파 흡수 물질 또는 이와 유사한 물질을 부착하여, 추가의 전자기파 흡수층을 형성하는 것이었다. 도 5a 및 5b에 도시된 반도체 소자(47)에서, 반도체 기판으로부터 개별 반도체 소자를 절단한 후에, 전자기파 흡수 물질(49)은 반도체(47)의 후면(즉, 회로 패턴 영역(45)이 형성되지 않는 쪽의 표면)에 부착되거나 또는 유사한 것이 수행되어, 추가의 전자기파 흡수 층을 형성하도록 하였다.

그러나, 상기와 같은 종래의 반도체 기판(47)의 노이즈 방지 대책에서는, 전자기파 흡수 물질(49)과 같은 노이즈 흡수 부재가 각각의 모든 반도체 소자(47)의 후면에 부착되는 후 공정에서 상당히 많은 시간이 노이즈 방지 대책을 구현하기 위하여 요구된다는 문제를 가진다. 또한, 이들은 각각의 개별 반도체 소자의 후면에 부착되기 때문에, 전자기파 흡수 물질(49)과 같은 노이즈 흡수 부재의 두께 변동이 쉽게 발생하고 또한 개별 반도체 소자의 노이즈 흡수 특성 변동이 발생하고, 이는 문제를 야기한다.

이후, 본 발명의 간단한 이력이 설명된다.

고주파에서 큰 자기 손실을 나타내는 복합 자성체를 발명한 본 발명자들은 불요 방사선 소스 근처에 복합 자성체를 형성함으로써, 전술한 반도체 소자 및 전자 회로 등으로부터의 불요 방사선 발생이 효율적으로 억제되는 방법을 발견했다. 이는 등가 저항 성분이 불요 방사선 소스를 구성하는 전자 회로에 부가된다는 사실 때문이라는 것이 상기와 같은 자기 손실을 이용하는 불요 방사선 감쇠의 액티브 메커니즘(active mechanism)에 대한 최근 연구로부터 알려져 있다. 여기서, 등가 저항 성분의 크기는 복합 투자율의 허수부로 주어진 자성체의 자기 손실율(magnetic loss factor)μ"의 크기에 의존한다. 보다 구체적으로, 전자 회로에 등가적으로 삽입된 저항 성분의 저항값은 자성체의 면적이 일정할 경우 자성체의 μ" 및 두께에 거의 비례한다. 따라서, 작거나 얇은 자성체에 의해 소망하는 불요 방사선 감쇠를 얻기 위하여 보다 큰μ"이 필요하다. 예를 들어, 반도체 소자 몰드(semiconductor device mold)의 내부와 같은, 미소 영역(miniscule region)에 자기 손실체를 이용하여 불요 방사선에 대한 대책을 세우고자 할 경우, 상당히 큰 값의 자기 손실율이 필요하며, 이 때 종래의 자기 손실 물질보다 상당히 큰μ"를 가진 자성체가 요구된다. 본 발명은 이러한 상황을 감안하여 이루어진 것이다.

또한, 본 발명자들은, 스퍼터링 방법 또는 기상 증착 방법을 이용하여 연자성 물질(soft magnetic materials)에 대한 연구 중에, 매우 미세한 자기 금속 입자가 세라믹과 같은 비자성체(non-magnetic body)에 균일하게 확산되는 과립형 자성체(granular magnetic bodies)의 현저한 투자율에 주목하였으며, 자기 금속 입자 및 이들을 감싸는 비자성체의 미소구조에 대해 연구하였다. 그 결과, 본 발명자들은 과립형 자성체의 자기 금속 입자의 농도가 소정 범위에 있을 경우 고주파 영역에서 현저한 자기 손실 특성을 얻을 수 있다는 것을 발견했다. M-X-Y 조성을 가진 과립형 자성체에 대하여 오늘날까지 많은 연구가 수행되었는데, 여기서 M은 자기 금속 원소이고, Y는 O, N 또는 F이며, X는 M 또는 Y가 아닌 원소이며, 이들은 낮은 손실을 가지며 큰 포화 자화를 나타낸다는 것이 알려져 있다. 이들 M-X-Y 과립형 자성체에서, 포화 자화의 크기는 M 성분에 의해 점유되는 체적율(volume ratio)에 의존한다. 따라서, M성분의 비는 큰 포화 자화를 얻기 위해 높아야 한다. 따라서, 고주파 인덕터 소자 또는 변압기 등의 자기 코어에 이용하는 것과 같이 일반 이용을 위한 M-X-Y 과립형 자성체에서 M성분의 비는 M성분만을 포함하는 벌크형 금속 자성체의 포화 자화에 대하여 약 80%이상의 포화 자화가 얻어질 수 있도록 하는 범위로 제한된다.

본 발명자들은 M-X-Y 조성을 가지는 과립형 자성체에서 M 성분의 비를 넓은 범위에 걸쳐 연구했으며(여기서 M은 자기 금속 원소이고, Y는 O, N 또는 F이며, X는 M 또는 Y가 아닌 원소이며), 그 결과 모든 조성 시스템에서, 자기 금속M이 특정 농도 범위 내에 있을 때 고주파 영역에 큰 자기 손실이 나타내는 것을 발견하였으며, 따라서 본 발명에 도달했다.

M성분이 M성분만을 포함하는 벌크형 금속 자성체의 포화 자화에 비하여 80%이상의 포화 자화를 나타내는 가장 높은 영역은, 언젠가 광범위하게 연구된 높은 포화 자화에서 낮은 손실인 M-X-Y 과립형 자성체 영역이다. 이 영역의 물질은 전술한 고주파 인덕터와 같은 고주파 마이크로자기 소자에 이용되는데, 실수 투자율(μ')의 값 및 포화 자화값이 모두 크지만 전기 저항에 영향을 주는 M-Y 성분에 의하여 점유되는 비는 작고, 이에 따라 전기 저항율이 작기 때문이다. 따라서, 막 두께가 얇을 때, 고주파에서의 투자율은 고주파 영역에서 와전류 손실의 발생과 관련하여 악화되며, 따라서 이들 물질은 노이즈를 억제하기 위하여 사용되는 것과 같은 비교적 두꺼운 자기 막에 이용하기에 부적합하다. M성분만을 포함하는 벌크형 금속 자성체의 포화 자화에 비하여 80%이하 60%이상의 포화 자화를 가지는 M성분비의 영역에서, 전기 저항율은 실질적으로 100μΩ·cm이상으로 비교적 크다. 따라서, 물질의 두께가 약 수μm일 경우에도, 와전류에 의한 손실은 작으며, 거의 모든 자기 손실은 고유 공진 때문이다. 따라서, 자기 손실율μ"에 대한 주파수 분산폭은 좁아지고, 따라서 상기와 같은 물질은 협대역 주파수 범위에서 노이즈 방지 대책에 적합하다. M성분만을 포함하는 벌크형 금속 자성체의 포화 자화에 비하여 60%이하 35%이상의 포화 자화를 가지는 M 성분비의 영역에서, 전기 저항율은 실질 적으로 500μΩ·cm이상에서 더 크고, 따라서 와전류에 의한 손실은 상당히 작으며, M 성분 사이의 자기 상호작용은 작기 때문에, 스핀 열적 방해(spin thermal disturbance)가 커지고, 고유 공진이 발생하는 주파수에서 진동이 발생한다. 따라서, 자기 손실율μ"은 광범위하게 큰 값을 나타낼 것이다. 그러므로, 이 조성 영역은 광대역 고주파수 전류 억제에 적합하다.

한편, M 성분비가 본 발명의 영역에서 보다 작은 영역에서, 초상자성(super-normal magnetism)이 발생하는데, 이는 M 성분 사이의 자기 상호작용이 거의 전혀 나타나지 않기 때문이다.

자기 손실 물질이 전자 회로에 바로 인접하게 형성되고 고주파 전류를 억제하고자 할 때, 물질 설계 표준은 자기 손실율μ"과 자기 손실 물질의 두께δ의 곱, 즉 μ"·δ에 의하여 주어지고, 수백 MHz의 주파수에서 고주파 전류를 효율적으로 억제하기 위하여 대략적으로 μ"·δ≥1000(μm)이 요구된다. 따라서, 자기 손실 물질이 μ"=1000일 때, 1μm이상의 두께가 필요하며, 이 때 와전류 손실이 발생할 것 같은 낮은 전기 저항의 물질은 적합하지 않다. 그러나, 적당한 물질은 전기 저항율이 100μΩcm 이상인 조성물, 즉 본 발명의 조성 시스템이며, 여기서 M 성분비는 포화 자화가 M 성분만을 가진 벌크형 금속 자성체의 포화 자화보다 80%이하이고 초상자성이 나타나지 않는 영역, 즉 포화 자화가 M 성분만을 가진 벌크형 금속 자성체의 포화 자화에 대하여 35%이상인 영역내에 있다.

본 발명은 전술한 과립형 자기 박막과 같은 자기 손실막이 부착되는 발명이다. "과립형 자기 박막"은 수십 MHz 내지 수 GHz의 고주파에서 매우 큰 자기 손실 을 나타내는 자기 박막을 의미하며, 이것의 미세 구조는 수nm에서 수십 nm의 매우 미세한 입자 직경을 나타낸다. 상기와 같은 막을 또한 본 기술 분야에서 "마이크로결정 박막(microcrystalline thin film)"이라고 한다.

본 발명의 실시예는 이하에서 도면을 참조로 설명된다.

도 6a 내지 6c에서, 본 발명의 일 실시예에 따른 반도체 웨이퍼가 설명된다.

도시된 반도체 웨이퍼(51)는 도 1에 도시된 반도체 웨이퍼와 동일한 구성을 가지지만, 여기서 후면이 자기 손실막(55)으로 덮이는 것이 다르다. 도 1에 도시된 것과 동일한 기능을 가지는 부재는 동일 부호를 병기했으며, 중복 설명을 피하기 위하여, 이를 더 이상 설명하지 않는다.

칩부분(53)은 스크라이브 라인(35)을 따라 개별 반도체 베어칩(individual semiconductor bare chips)으로 상호 분할된다. 상기 분할은 다이싱 톱을 이용하여 공지된 다이싱 기술에 의하여 수행된다. 이들 칩부분(53)은 반도체 베어칩(57)이다.

여기서, 자기 손실막(55)에 대하여, 본 발명자들에 의하여 2000년 1월 24일 이미 출원된 일본특허출원 제2000-52507호에 대응하는 2001년 1월 24일 출원된 국제특허출원 PCT/JP01/00437(이하 선행 출원)에서 안출된 과립형 자기 박막이 이용될 수 있다. 상기와 같은 과립형 자기 박막은 선행 출원의 명세서에 기술된 바와 같이 스퍼터링 방법, 반응성 스퍼터링 방법, 또는 기상 증착 방법에 의하여 제조될 수 있다. 다시 말해, 과립형 자기 박막은 스퍼터링 또는 반응성 스퍼터링에 의하여 형성된 스퍼터링 막, 또는 선택적으로 기상 증착에 의하여 형성된 기상 증착 막일 수 있다. 실제로, 과립형 자기 박막을 제조할 때, 상기와 같은 스퍼터링 막 또 는 기상 증착 막은 소정 시간 동안 소정 온도에서 진공 자기장에서 열처리된다.

과립형 자기 박막의 제조 방법의 상세한 설명은 선행 출원을 참조하기 바란다.

본 발명자들은 테스트를 통해 이 방식으로 형성된 과립형 자기 박막이 예를 들어 2.0μm이하와 같은 박막 두께를 가지더라도 수십 MHz 내지 수 GHz의 고주파수에서 매우 큰 자기 손실을 나타낸다는 것을 이미 검증했다.

본 발명자들은 또한 테스트를 통해 서브 마이크로파 대역(sub-microwave band)에서 μ" 분산을 나타내는 본 발명에 따른 과립형 자기 박막이 약 500배의 두께를 가지는 복합 자기 시트와 동일한 고주파 전류 억제 효과를 나타낸다는 것을 이미 검증했다. 따라서, 본 발명에 따른 과립형 자기 박막은 예를 들어 1GHz 근처의 높은 클록 속도에서 동작하는 반도체 집적 소자 등에서 EMI 방지 대책에 이용되는 물질로 사용할 수 있음이 보장되었다.

다음, 도 7에서, 스퍼터링 제조 장치가 자기 손실막(55)과 같은 과립형 자기 박막을 제조하는 장치의 예로서 설명된다. 이 스퍼터링 제조 장치는 진공 챔버(59), 가스 공급 유니트(61) 및 상기 챔버에 연결된 진공 펌프(73)를 포함한다. 진공 챔버(59)에서, 기판(63) 및 타겟(67)은 중재 셔터(65; intervening shutter)에 대해 대립하여 형성된다. 타겟(67)은 M 성분으로 구성되며, 여기서 성분 X 및 Y 또는 성분X로 구성된 칩(69)은 미리 설정한 간격으로 형성된다. 칩(69) 및 타겟(67)의 지지측 상에는 RF 전력공급장치(71)의 일단부가 연결되어 있으며, RF 전력공급장치(71)의 다른 단부는 접지되어 있다.

다음, 상기와 같은 구성의 스퍼터링 제조 장치를 이용하여 과립형 자기 박막, 샘플 1을 제조하는 예가 설명된다.

먼저, 치수=5mm높이 x 5mm폭 x 2mm 두께를 가진 전체 120개의 Al₂O₃칩이 직경Φ=100mm를 가지는 철로 만들어진 원형판(타겟(67))상에 형성되었다. 다음에, 진공 챔버(59)의 내부는 진공 펌프(73)에 의하여 약 1.33 x 10^-4Pa의 진공을 유지하고, 가스 공급 유니트(61)에 의하여 진공 챔버(59)에 아르곤 가스를 공급하여 아르곤 가스 분위기가 진공 챔버(59) 내부에 생성되었다. 이 상태에서, 고주파수 전력이 RF 전력공급장치(71)에 의하여 공급된다. 이와 같은 상태에서, 유리 기판 상에 스퍼터링에 의하여 자기 박막이 형성되어 기판(63)을 형성하였다. 다음에, 얻어진 자기 박막은 300℃의 온도 조건하에서 진공 자기장에서 2시간 동안 열처리되어 전술한 과립형 자기 박막에 따른 샘플1을 얻었다.

이렇게 얻어진 샘플1을 형광 투시경 x-레이 분석(fluoroscopic x-ray analysis)을 할 때, 2.0μm막 두께 및 530μΩ·cm DC저항율을 가진 Fe₇₂Al₁₁O₁₇조성을 가진 것이 발견되었다. 샘플1의 이방성 전기장H_k는 18(Oe)이고, 포화 자화M_s는 1.68T(tesla)이었다. 또한, 샘플1에서, 상대 대역폭(relative bandwidth)bwr는 148%이었다. 여기서 상기 상대 대역폭bwr은 μ"(자기 손실율 또는 복소 투자율의 허수부)의 값이 최대값μ"max의 50%인 두 주파수 사이의 주파수 대역폭을 추출하고 상기 주파수 대역폭을 그 중심 주파수에서 규격화(normalizing)함으로써 얻어진다. 샘플1의 포화 자화M_s(M-X-Y) 및 성분 M으로만 이루어진 금속 자성체의 포화 자화M_s(M)사이의 비, 즉 {M_s(M-X-Y)/M_s(M)}×100%은 72.2%이었다.

샘플1의 자기 손실 특성을 검증하기 위하여, 투자율μ 특성(μ-f응답)이 다음과 같이 검사되었다. μ-f응답은 리본 형태의 검출 코일에 샘플1을 삽입함으로써 측정되며, 임피던스는 바이어스 자기장을 인가하는 동안 측정되었다. 이러한 결과를 기초로, 자기 손실율μ"의 주파수 응답(μ"-f응답)이 얻어진다.

이 샘플1의 μ"-f응답은 도 8에 도시된다. 도 8에서, 주파수f(MHz)는 수평축에 도시되고, 자기 손실율μ"은 수직축에 도시된다. 도 8에서, 샘플1에 대한 자기 손실율μ"은 매우 크고 약간 급격한 피크 값으로 분산되며, 공진 주파수는 또한 700MHz 근처로 높다.

또한 테스트가 도 9에 도시된 고주파 전자기 간섭 억제 효과 측정 장치(75)를 이용하여 샘플1에서 고주파 전자기 간섭 억제 효과를 검증하기 위하여 수행되었다. 이 고주파 전자기 간섭 억제 효과 측정 장치(75)는 마이크로스트립 라인(77)의 길이 방향 양쪽에 마이크로스트립 라인(77)과 네트워크 분석기(HP8753D, 도시안됨)를 연결하는 동축 라인(32)을 먼저 형성하고(상기 마이크로스트립 라인(77)은 75mm의 라인 길이 및 Zc=50Ω의 특성 임피던스를 가짐), 그후 샘플(83)이 형성되는 마이크로스트립 라인(77)상의 위치 바로 위에 자성체 샘플(83)을 배치함으로써 두 개의 포트사이에서 전송 특성(transmission characteristic)S₂₁을 측정할 수 있다.

고주파 전자기 간섭 억제 효과 측정 장치(75)의 구성에서와 같이, 자기 손실 물질이 전송 라인 바로 근처에 형성된 전송 라인에 등가 저항 성분을 추가함으로써 고주파 전류가 제어될 때, 고주파 전류 억제 효과의 크기는 자기 손실율μ"의 크기 및 자성체의 두께δ의 곱, 즉μ"·δ 에 거의 비례한다.

도 10에는 고주파 전자기 간섭 억제 효과 측정 장치(75)를 이용하여 샘플 자성체의 고주파 전류 억제 효과를 측정한 결과에 의하여 나타나는 주파수f(MHz)에 대한 전송 특성S₂₁(dB)이 도시되어 있다.

도 10으로부터, 샘플1의 전송 특성S₂₁이 100MHz 이상에서 감소하고, 2GHz근처에서 최소값 -10dB를 나타낸 후에 다시 증가하는 것을 볼 수 있다. 이러한 결과로부터, 전송 특성S₂₁(dB)은 자성체의 자기 손실율μ"의 분산(dispersion)에 의존하는 한편, 억제 효과의 크기는 상기 곱μ"·δ 에 의존한다는 것을 볼 수 있다.

이제, 샘플1과 같은 자성체는, 투자율μ 및 유전상수ε이고, 치수는 l인 분포 정수 라인으로서 구성된 것으로 취급될 수 있다. 상기와 같은 경우, 단위 길이(Δl)당 다수의 등가 회로 정수, 즉 직렬 연결된 구성의 단위 인덕턴스ΔL 및 단위 저항ΔR 그리고 이들과 접지 라인사이에 존재하는 단위 정전기 캐패시턴스ΔC 및 단위 접지 컨덕턴스ΔG 가 있었다. 이들이 전송 특성S₂₁을 기초로 샘플 치수로 변환되면, 샘플1은 등가 회로 정수로서, 인덕턴스L 및 저항R 그리고 정전기 캐패시턴스C 및 접지 컨덕턴스G를 가지는 등가 회로로서 취급될 수 있다.

여기서 고주파 전자기 간섭 억제 효과의 검토와 같이, 자성체 마이크로스트 립 라인(77)상에 형성된 경우, 전송 특성S₂₁에서의 변동은 등가 회로에서의 인덕턴스L에 직렬로 추가된 저항R 성분으로부터 주로 발생한다는 점을 감안하여, 이의 주파수 의존성이 저항R의 값을 구하여 조사될 수 있다.

도 12에 도시된 값은 도 11에 도시된 등가 회로의 인덕턴스L에 직렬로 추가된 저항R의 값을 기초로 계산되었다. 도 12는 주파수f(MHz)에 대한 저항값R(Ω)의 특성을 나타낸다.

도 12에서, 저항값R은 서브마이크로 대역 영역에서 단순히 증가하여 3GHz에서 수십Ω이 되며, 이것의 주파수 의존성은 1GHz 근처에서 최대값을 가지는 자기 손실율μ"의 주파수 분산과 다른 경향을 나타내는 것을 볼 수 있다. 이는, 전술한 곱μ"·δ에 더하여, 파장에 대한 샘플 치수의 비가 단순히 증가된다는 사실을 반영한 결과로 생각된다.

전술한 상기 결과를 기초로, 서브마이크로파 대역에서 자기 손실율μ" 분산을 나타내는 샘플은 거의 그 500배의 두께를 가진 복합 자성체 시트와 동일한 고주파 전류 억제 효과를 나타내며, 따라서 1GHz 주파수에서 고주파 전자기 간섭 억제 대책으로서 효과적이다.

그러나, 본 발명은 상기 실시예에 한정되는 것이 아니며, 본 발명의 주요 개념에서 벗어나지 않는 범위내에서 여러 가지 변형이 가능하다. 예를 들어, 본 발명의 실시예에서, 과립형 자기 박막을 제조하는 방법으로서 스퍼터링을 이용한 제조예만이 설명되었지만, 진공 기상 증착, 이온 빔 기상 증착 또는 가스 증착 등과 같은 다른 제조 방법을 이용할 수 있다. 본 발명에 따른 자기 손실막이 균일하게 구현될 수 있는 한 제조 방법은 제한되지 않는다.

또한, 본 발명의 실시예에서, 막이 형성된 후에 열처리가 진공 자기장에서 수행되지만, 증착막으로서, 조성 및 막 형성 방법이 본 발명의 성능이 얻어지도록 되는 한, 실시예에서 설명된 막 형성 다음의 처리는 제한이 없다.

또한, 전술한 실시예에서, 반도체 베어칩(57) 또는 반도체 웨이퍼(51)의 후면이 자기 손실막(55)으로 직접 코팅되는 경우에 대하여만 설명되었다. 그러나, 당연히 그 후면 상에 자기 손실막이 형성된 접착 테이프가 반도체 베어칩(57) 또는 반도체 웨이퍼(51)의 후면에 도포되는 것이 가능하다. 또한, 전술한 실시예에서, 예를 들어 자기 손실막(55)이 과립형 자기 박막인 경우가 설명된다. 그러나, 이는 제한이 없으며 수십 MHz내지 수GHz의 고주파에서 매우 큰 자기 손실을 나타내는 한 어떠한 막도 가능하다.

본 발명의 제 1실시예에 따르면, 전술한 바와 같이, 반도체 베어칩 또는 반도체 웨이퍼의 후면은 자기 손실막으로 커버되며, 따라서 그 앞면에 형성된 집적회로로부터 발생된 불요 방사선을 효율적으로 감소시키는 것이 가능하다.

다음, 본 발명의 다른 실시예에 따른 반도체 기판 및 제조 방법은 반도체 기판이 이용되는 반도체 소자와 함께 설명된다.

도 13a 및 13b에서, 본 발명의 제 2실시예에 따른 반도체 기판(85)은 실리콘 기판 또는 실리콘 웨이퍼(87)상에 형성된 소정 영역에서 패턴화된 자기 손실 부재(89)를 가지며, 이의 전체는 절연막(91)으로 덮혀있다.

도 13b에 도시된 바와 같이, 이 실시예의 반도체 기판(85)에서, 반도체 소자가 형성되는 표면은 자기 손실 부재(89)가 형성되는 표면과 대향하는 쪽의 표면이다. 또한, 실리콘 기판(87)에서, 소정 불순물 농도는 최종적으로 형성되는 제품이 되는 여러 가지 반도체 소자에 따라 설정된다.

자기 손실 부재(89)의 물질은 M-X-Y로 구성되며, 여기서 M은 Fe, Co 및 Ni 중 하나 또는 이들의 혼합물이며, X는 M 및 Y 이외의 원소 또는 이들의 혼합물이며, Y는 F, N 및 O 중 하나 또는 혼합물이다. 이 자기 손실 부재(89)의 조성은 예를 들어, Fe₇₂Al₁₁O₁₇로서 설정된다. 상기와 같은 조성의 자기 손실 부재는 특히 MHz 대역 내지 GHz 대역의 전자기파에 대하여 현저한 흡수 특성을 나타내며, 실리콘 기판(87)상에 형성된 여러 가지 반도체 소자로부터 발생된 상기 대역의 전자기파를 효과적으로 흡수한다.

또한, 상기의 조성을 가진 자기 손실 부재(89)는 전자기파 흡수 때문에 상당히 높은 자기 손실을 나타내는 혼합물이기 때문에, 자기 손실 부재(89)의 두께는 상당히 얇게 만들어질 수 있다. 따라서, 자기 손실 부재(89)의 두께는 수십 미크론(micron) 이하일 수 있다.

자기 손실 부재(89)에 의하여 나타나는 전자기파 흡수 특성은 본 실시예의 반도체 기판(85)을 이용하여 제조된 반도체 소자에 대하여 검증됐다. 그 결과, 예를 들어, 도 2a 및 2b에 도시된 전자기 방사선에 대한 대책이 없는 반도체 기판(39) 등의 종래의 반도체 기판을 이용한 반도체 소자의 경우와 비교하여, 약 3GHz의 주파수에서 약 10dB의 전자기파 흡수 효과가 자기 손실 부재(89)에서 발견되었다.

실리콘 기판(87)상에 자기 손실 부재(89)를 형성하는 방법에 대하여, 먼저, 예를 들어, 자기 손실 부재(89) 층이 스퍼터링 또는 기상 증착을 이용하여 실리콘 기판(87)의 상기 반도체 소자가 형성되는 쪽과 대향하는 쪽의 전체 면 위에 형성된다. 다음에, 자기 손실 부재(89)가 스트라이프, 격자 또는 섬(island) 형태의 미리 설정된 패턴으로 리소그래피에 의하여 형성된다. 실리콘 기판(87)상에 자기 손실 부재(89) 층을 형성하기 위하여, 상기 스퍼터링 또는 기상 증착 방법이외의 막 형성 방법이 이용될 수 있는데, 예를 들어 화학 기상 성장(CVD) 방법 등이 있다. 절연막(91)용 물질은 실리콘 산화물, 실리콘 질화물 또는 실리콘 질화산화물(silicon nitride oxide)일 수 있다. 각각의 자기 손실 부재(89)는 반도체 기판(85)으로부터 개별적으로 분할되는 반도체 소자 영역(이것의 한변 길이는 도 13a에서 L₁로 표시됨)의 각 영역 보다 적어도 좁은 영역을 가지는 영역에 형성된다.

이하, 이 제 2실시예에서 반도체 기판(85)을 제조하는 방법이 설명된다. 이 제2 실시예에서 반도체 기판(85)을 제조하기 위하여, 먼저, 도 14a에 도시된 바와 같이, 스퍼터링 또는 기상 증착 방법 등을 이용하여, 전술한 바와 같이, 자기 손실 부재층(93)은 전술한 반도체 소자가 형성되는 실리콘 기판(87)쪽과 반대쪽상의 전체 표면상에 형성된다.

다음, 소정 패턴에서 자기 손실 부재(89)는 전술한 리소그래피 방법을 이용 하여 자기 손실 부재층(93)으로부터 형성된다. 특히, 도 14b에 도시된 바와 같이, 자기 손실 부재층(93)상에 레지스트 패턴(95)이 형성되고, 다음으로 도 14b에 도시된 바와 같이 레지스트 패턴(95)이 부가된 자기 손실 부재층(93)의 이들 부분만을 남기며, 도 14c에 도시된 것처럼, 자기 손실 부재(89)가 전술한 바와 같이 스트라이프, 격자 또는 섬과 같은 소정 패턴 형상으로 형성된다.

다음에, 도 14d에 도시된 바와 같이, 도 14c에 도시된 바와 같이 자기 손실 부재(89)가 형성된 실리콘 기판(87)의 표면은 전술한 바와 같이 실리콘 산화물, 실리콘 질화물 또는 실리콘 질화산화물로 구성된 절연막(91)으로 코팅된다. 따라서, 도 14d에 도시된 이 실시예의 반도체 기판(85)이 완성된다.

자기 손실 부재(89)가 형성되는 이 반도체 기판(85)의 반대쪽의 표면상의 각각의 개별 영역에서, 각각의 반도체 소자에 대한 회로 패턴이 형성되며, 반도체 소자는 이들 개별 영역을 절단함으로써 제조된다. 또한, 자기 손실 부재(89)가 예를 들어 전술한 바와 같이 스트라이프, 격자 또는 섬 형태로 형성될 때, 각각의 반도체 소자는 자기 손실 부재(89)가 형성되는 적어도 하나의 단위 영역을 포함하는 것으로 간주된다.

이 제 2실시예에 따르면, 기판 자체 단계에서의 노이즈 방지 대책이 구현되며, 따라서 노이즈 억제 반도체 소자의 양산 측면에서 탁월한 기술이 제공될 수 있다. 특히, 반도체 소자가 이 반도체 기판(85)을 이용하여 제조될 때, 노이즈가 반도체 소자로부터 발생되면, 상기 노이즈는 외부로 그대로 누출되지 않으며 반도체 소자의 후면 상에 형성된 자기 손실 부재(89)에 흡수된다. 그 결과, 다른 소자 또 는 장비에 오동작이 유도되지 않는다. 노이즈 방지 대책이 노이즈 흡수 부재를 후 공정에서 각각의 개별 반도체 소자의 후면에 한번에 하나씩 부착함으로써 구현되는 종래의 실시예에 비하여, 본 발명의 방법은 노이즈 방지 대책을 구현하는 공정에 많은 시간을 요구하지 않는다. 또한, 자기 손실 부재(89)가 반도체 기판(85)의 개별 반도체 소자 형성 영역의 후면 상에 동일 공정 단계에서 형성된다는 측면에서, 자기 손실 부재(89)의 두께 변동은 거의 발생하지 않으며, 따라서 개별 반도체 소자의 노이즈 흡수 특성의 변동은 발생하지 않는다.

도 15a 및 15b를 참조하면, 본 발명의 제 3실시예에 따른 반도체 기판(97)은 서로 접합된 제 1실리콘 기판(99) 및 제 2실리콘 기판(101)을 가지며, 이들은 두 개의 실리콘 기판을 서로 접합하거나 또는 이들을 정전기 결합시킴으로써 접합된다. 여기서, 제1실리콘 기판(99)에 소정 패턴으로 트렌치(103)가 형성되며, 자기 손실 부재(105)가 트렌치(103)의 내부에 매립되어 형성된다.

여기서, 도 15b에 도시된 바와 같이, 반도체 소자가 형성되는 반도체 기판(97)의 표면은 제 1실리콘 기판(99)에 대응하는 제 1반도체 소자 형성 표면 또는 제 2실리콘 기판(101)에 대응하는 제 2반도체 소자 형성 표면일 수 있다. 실리콘 기판(99) 또는(101)에서, 이전에 설명된 불순물 농도는 마지막으로 제조될 반도체 소자에 따라 설정된다.

자기 손실 부재(105)의 물질은 M-X-Y로 구성되며, 여기서 M은 Fe, Co 및 Ni 중 하나 또는 이들의 혼합물이며, X는 M 및 Y 이외의 원소 또는 이들의 혼합물이며, Y는 F, N 및 O 중 하나 또는 혼합물이다. 이 자기 손실 부재(105)의 조성은 예를 들어, Fe₇₂Al₁₁O₁₇로서 설정된다. 상기와 같은 조성의 자기 손실 부재는 특히 MHz 대역 내지 GHz 대역의 전자기파에 대하여 현저한 흡수 특성을 나타내며, 제1 실리콘 기판(99) 또는 제2 실리콘 기판(101)상에 형성된 여러 가지 반도체 소자로부터 발생된 상기 대역의 전자기파를 효과적으로 흡수한다. 또한, 상기의 조성을 가진 자기 손실 부재(105)는 전자기파 흡수 때문에 상당히 높은 자기 손실을 나타내는 혼합물이기 때문에, 자기 손실 부재(105)의 두께는 상당히 얇게, 즉 수십 미크론 이하로 만들어질 수 있다. 각각의 트렌치(103)는 반도체 기판(97)으로부터 개별적으로 분할되는 각각의 반도체 소자 영역(여기서, 이것의 한쪽 길이는 도 15a의 L₂로 표시된다)보다 적어도 좁은 면적을 가진 영역에 형성된다. 또한, 도 15b에 도시된 제 1실리콘 기판(99)의 두께t₁ 및 제 2실리콘 기판(101)의 두께t₂는 다음 두 조건을 만족하도록 형성될 수 있다. 제 1조건은 적정 두께가 t₁ + t₂로 구현되는 반도체 기판이 얻어진다는 것이다. 제 2조건은, t₁, t₂ 및 트렌치(103)의 깊이가 제 1실리콘 기판(99)과 제 2실리콘 기판(101) 각각에 형성된 반도체 소자의 노이즈의 내성 및 노이즈 발생량에 따라 최적화되는 위치에 자기 손실 부재(105)가 형성되도록, 설정된다는 것이다.

제 3실시예에서 반도체 기판(97)을 제조하는 방법이 이하에서 설명된다.

먼저, 도 16a에 도시된 바와 같이, 제 1실리콘 기판(99)상에 실리콘 산화물(107) 패턴이 형성된 후에, 제 1실리콘 기판(99)은 건식에칭된다. 그 결과, 제 1실리콘 기판(99)에서 실리콘 산화물(107) 패턴이외의 실리콘의 노출 부분이 에칭되고, 트렌치(109)의 패턴이 도 16b에 도시된 바와 같이 소정 깊이로 형성된다.

다음에, 도 16c에 도시된 바와 같이, 실리콘 산화물(107)을 제거하여 트렌치(109)를 가지는 실리콘 기판을 노출시킨다.

다음, 도 16d에 도시된 바와 같이, 자기 손실 부재층(111)은 도 16e에서 노출된 트렌치(109)를 포함하는 제 1실리콘 기판(99)의 측면상의 전체 표면 위에 형성된다. 이 자기 손실 부재층(111)을 형성하는 방법에 대하여, 스퍼터링, 기상 증착 또는 화학 기상 성장(CVD)과 같은 막 형성 방법이 이용될 수 있다.

다음에, 도 16e에 도시된 바와 같이, 자기 손실 부재층(111)이 도 16d에 도시된 단계에서 형성된 측면상의 제 1실리콘 기판(99)의 표면이 연마 처리되어, 실리콘 기판 표면 및 트렌치(109)내에 매립된 자기 손실 부재층(111)이 노출되는 상태를 얻도록 한다. 그 결과, 도 16e에 도시된 바와 같이, 자기 손실 부재(105)는 제 1실리콘 기판(99)상의 트렌치(109)의 패턴에 따라 형성된다.

또한, 도 16f에 도시된 바와 같이, 상기 제 2실리콘 기판(101)이 준비되어, 도 16g에 도시된 것처럼 도 16e에 도시된 단계에서 연마된 제 1실리콘 기판(99)의 표면 측에 접합된다. 또한, 도 16f에 도시된 단계에서, 제 1실리콘 기판(99)과 마주하는 제 2실리콘 기판(101) 쪽의 전체 표면은 미리 열적으로 산화된다. 다음에, 열적으로 산화된 제 2실리콘 기판(101)의 대향면은 정전기 결합에 의하여 제 1실리콘 기판(99)에 접합된다. 다음에, 제 1실리콘 기판(99) 및 제 2실리콘 기판(101)이 서로 접합되는 도 16g에 도시된 반도체 기판(97)이 제조된다. 도 16g에서, 심 볼(113)은 접합 계면을 나타낸다. 도 16g에 도시된 반도체 기판(97)은 이 실시예의 반도체 기판의 완성 상태이다.

트렌치(109)의 패턴이 도 16a에 도시된 실리콘 산화물(107)을 형성하는 패턴에 따라 결정되기 때문에, 실리콘 산화물(107) 패턴은, 이들 트렌치(109)내부에 매립된 자기 손실 부재(105)의 패턴이 스트라이프, 격자 또는 섬과 같은 소정 패턴이 되도록 형성될 수 있다. 이 제 3실시예에서, 제 2실리콘 기판(101)은 자기 손실 부재(105)가 매립된 측의 제 1실리콘 기판(99)의 표면에 접합되며, 이를 위하여, 제1실시예와 달리, 자기 손실 부재(105)가 실리콘 산화물과 같은 절연막으로 형성되는 표면을 코팅할 필요가 없다.

이제, 전술한 바와 같이, 본 실시예의 반도체 기판(115)에서, 반도체 소자는 제 1실리콘 기판(99)에 대응하는 제 1반도체 소자 형성 표면 또는 제 2실리콘 기판(101)에 대응하는 제 2반도체 소자 형성 표면에 형성될 수 있다. 반도체 소자 회로 패턴은 제 1 및 제 2표면의 개별 영역 각각에 형성된다. 반도체 소자는 이들 개별 영역을 절단함으로써 제조된다. 또한, 전술한 바와 같이, 자기 손실 부재(89)가 스트라이프, 격자 또는 섬 형태 등으로 형성될 때, 각각의 반도체 소자는 자기 손실 부재(89)가 형성되는 적어도 하나의 단위 영역을 포함한다.

이 실시예에 따르면, 노이즈 방지 대책은 기판 자체의 스테이지(stage)에서 구현되므로, 노이즈 억제된 반도체 소자의 양산 측면에서 우수한 기술이 제공될 수 있다. 특히, 이 반도체 기판(97)의 이용에 의하여 반도체 소자를 제조할 때, 노이즈가 반도체 소자로부터 발생될 경우, 노이즈가 외부로 누출되지 않고 반도체 소자 내부에 매립된 자기 손실 부재(105)에 의하여 흡수된다. 그 결과, 다른 소자 및 장비에 오동작이 유도되지 않는다. 노이즈 방지 대책이 노이즈 흡수 부재를 후공정에서 각각의 개별 반도체 소자의 후면에 한번에 하나씩 부착함으로써 구현되는 종래의 실시예에 비하여, 본 발명의 방법은 노이즈 방지 대책을 구현하는 공정에 많은 시간을 요구하지 않는다. 또한, 자기 손실 부재(105)가 반도체 기판(97)의 개별 반도체 소자 형성 영역의 후면에 대응하는 내부 영역에 동일 공정 단계에서 형성된다는 측면에서, 자기 손실 부재(105)의 두께 변동은 거의 발생하지 않으며, 따라서 개별 반도체 소자의 노이즈 흡수 특성의 변동은 발생하지 않는다.

도 17a 및 17b에서, 본 발명의 제 4실시예에 따른 반도체 소자(117)가 상기 제 3실시예에 따른 반도체 기판을 이용하여 제조된다. 이 반도체 소자(117)는 자기 손실 부재(119)가 매립된 제 1실리콘 기판(121)이 제 2실리콘 기판(123)에 접합되어 형성되며, 회로 패턴 영역(125)은 제 2실리콘 기판(123)의 후면 근처에 형성된다.

이 제 4실시예의 반도체 소자(117)에서, 상기 반도체 소자의 구조 때문에, 회로 패턴 영역(125) 근처로부터 발생된 전자기 노이즈는 자기 손실 부재(119)에 의하여 효율적으로 흡수된다. 이 실시예의 반도체 소자(117)에 의하여 발생된 전자기파 흡수 특성이 검증될 때, 전자기파 흡수 효과는 노이즈 방지 대책이 구현되지 않은 도 4에 도시된 종래의 반도체 소자와 비교했을 때 약 10dB 정도이였다. 또한, 본 실시예의 반도체 소자(117)에 의하여 형성된 전자기파 흡수 특성은 노이즈 방지 대책이 구현되지 않은 도 5에 도시된 종래의 반도체 소자와 비교했을 때, 약 3GHz 주파수에서, 약 7dB 정도의 전자기파 흡수 효과를 얻었다.

본 발명의 여러 가지 실시예가 설명되었지만, 본 발명은 이들 실시예에 한정되지 않으며 청구범위에 기재된 본 발명의 범위내에서 다른 실시예가 이용될 수 있다.

상기 제 2내지 4실시예에서, 예를 들어, 반도체 기판 물질이 실리콘으로 만들어졌지만, 갈륨-비소 재료 또는 실리콘-게류마늄 재료와 같은 실리콘 이외의 물질에 의하여 유사한 효과가 얻어진다.

본 발명의 제 2 및 제 3실시예를 기초로, MHz 대역에서 GHz대역까지의 전자기파를 효율적으로 흡수할 수 있으며, 개별 소자로 분할될 때 노이즈 흡수 효과를 나타낼 수 있으며 그리고 소자 조립시 현저한 양산성을 나타내는 반도체 기판을 제공할 수 있으며, 이와 더불어 반도체 기판 제조 방법이 제공되며, 그리고 이들 반도체 기판이 이용되는 반도체 소자가 제공된다.

본 발명의 제 5실시예가 이하에 설명된다.

먼저, M-X-Y로 조성을 포함하는 과립형 구조를 가진 도전성 자기 박막의 제조 방법 예가 설명되는데, 여기서 M은 Fe, Co 및 Ni 중 하나 또는 이들의 혼합물이며, X는 M 및 Y 이외의 원소 또는 이들의 혼합물이며, Y는 F, N 및 O 중 하나 또는 이들의 혼합물이며, 본 발명에 이용될 수 있다.

본 발명에서 이용되는 과립형 자기 박막은 표1에 나타난 조건 하에서 스퍼터링에 의하여 유리 기판 상에 제조되었다. 이와 같이 얻어진 스퍼터링 막은 진공 자기장에서 2시간 동안 300℃에서 열처리되어 전자기 노이즈 평가 샘플을 형성하도 록 한다.

상기 샘플에 대해 형광 투시경 x-레이 분석을 수행할 때, 막 조성은 Fe₇₀Al₁₂O₁₈인 것이 발견되었다.

이 샘플의 DC 저항은 330(μΩ·cm)이고, H_k는 21(Oe)(1.66kA/m)이고, M_s는 14300가우스(1.43T)이다. 이 샘플의 막 두께는 SEM으로 그 단면을 관측했을 때 2μm으로 발견됐다.

표1

스퍼터링 조건
증착전의 진공도	<1×10^-6Torr
증착시 분위기	Ar
전력 공급	RF
타겟	Fe(직경φ:100mm) + Al₂O₃칩(135개) (칩크기:5mm×5mm×2mm^t)

μ-f 응답은 샘플의 자기 손실 특성을 검증함으로써 검사된다. μ-f 응답은 리본 형상(ribbon shape)의 검출 코일에 샘플을 삽입하고 바이어스 자기장(bias magnetic field)을 인가하면서 임피던스를 측정함으로써 측정되어, 자기 손실률μ"의 주파수 응답을 얻었다.

자기 손실률μ"은 930MHz 주파수에서 최대값 945를 나타내었다. 이 샘플로부터, 일 측면 상에 20mm인 3개의 사각 샘플을 절단하였다. 이들중 하나는 샘플2이고, 다른 두 개는 각각 0.8mm 평방(square) 및 3.8mm 평방 구성 유니트로 (각각 1mm 및 4mm의 피치에서) 미세하게 분할되어 각각 샘플3과 4를 형성하며, 도 18에 도시된 바와 같이, 이 구성 유니트사이의 DC 전류 도통이 방해되도록 구성된다. 여기서, 도 18에서, 이중헤드 화살표(127)는 자화(magnetization)에 높은 저항성을 나타내는 축방향을 나타낸다. 샘플2, 3 및 4의 종횡비는 5000, 400 및 1000이며, 형상 이방성은 반(reverse) 자기장 계수가 미세하게 분할된 구성 엘리먼트에서도 거의 제로가 되도록 유지된다.

샘플2, 3 및 4의 전자기 노이즈 억제 효과는 도 19에 도시된 도전성 자기 노이즈 평가 시스템에서 실험되었다. 도 19에서, 자기 노이즈 평가 시스템은, 심볼(133)로 표시되는 샘플이 유전체 기판(129)의 마이크로스트립 라인(131)상에 배치되고, 동축 케이블(135, 137)에 의하여 마이크로스트립 라인(131)의 양 단부에 연결된 네트워크 분석기(139)에 의해 측정 및 평가가 이루어지도록 구성된다.

여기서, 모든 샘플은 자화 저항(magnetization resistance)이 평가 시스템의 유전체 기판(129)의 마이크로스트립 라인(131)의 길이방향에 대하여 직각이 되도록 형성되었다. 스터브 효과(stub effect)를 검증하기 위한 비교 샘플에 대하여, 한 변이 20mm이고 두께가 18μm인 사각 구리 포일(유리판 기판을 가짐)이 준비되며, 이와 함께 상기 구리 포일을 0.8mm 평방(square) 구성 유니트로 미세하게 분할함으로써 만들어지며 구성 유니트사이의 DC 전류 도통이 방해되도록 구성된 메시형태의 구리 포일이 제공된다. 이들은 비교 샘플1 및 비교 샘플2로서 본 발명의 샘플과 함께 측정된다. 그 전자기 노이즈 억제 효과는 도 20 및 21에 도시된다.

여기서, 평가 시스템에 샘플을 형성함으로써 얻어지는 반사 특성(reflection characteristic, S11)은 도 20에 도시되고, 전송 특성(S21)은 도 21에 도시된다. 도 20에서, 본 발명의 샘플2 및 비교 샘플1 모두에 대하여, 반사 특성(S11)은 GHz 대역 영역에서 -10dB이상이며, 전송 라인 바로 위에 샘플을 형성함으로써 반사가 발생되는 것을 볼 수 있다. 본 발명의 샘플 3 또는 4 및 비교 샘플2(0.8mm 또는 3.8mm 평방 구성 유니트로 미세하게 분할되며 이 구성 유니트사이의 DC 전류 도통이 방해되도록 하는 구조를 가짐)에 대하여, GHz의 대역 영역에서도 -20dB이하의 반사특성이 나타나며, 이는 비반사로 간주될 수 있으며, 스터브 효과는 전자기 노이즈의 파장 보다 충분히 작은 크기로 전도성의 연자성 박막을 미세하게 분할하고 이들 미세하게 분할된 각 유니트를 전기적으로 절연함으로써 억제될 수 있다.

도 21에서, 파장에 비하여 충분히 작은 구성 유니트로 미세하게 분할된 비자기 비교 샘플2에 감쇠가 관찰되지 않지만, 미세하게 분할된 연자성체 샘플인 본 발명의 샘플3 또는 4에서, 자기 손실 때문이라고 생각되는 GHz대역에서의 전송 손실이 관찰되며, 본 발명의 효과인 비반사(반사가 없는) 전자기 노이즈 억제 효과가 나타남을 알 수 있다.

본 발명의 제 5실시예를 기초로, 전술한 바와 같이, 고속에서 동작하는 반도체 소자 및 전자 회로에서의 전자기 노이즈를 억제하는데 효과적인 전자기 노이즈 억제체가 제공될 수 있다.

또한, 본 발명의 제 5실시예를 기초로, 작은 부피로 전자기 노이즈를 효과적으로 억제할 수 있는 전자기 노이즈 억제체가 제공될 수 있다.

또한, 본 발명의 제 5실시예에서, 과립형 구조를 가진 연자성 박막은 2μm의 상당히 얇은 두께를 가지며, 본 발명을 이용하여 내부 반도체 집적 소자와 같은 미 소 영역에서 반사하지 않고 도전성 전자기 노이즈를 제어할 수 있으며, 이의 산업적 가치는 상당히 높다.

마지막으로, 본 발명의 제 6실시예가 설명된다.

본 발명을 검증하기 위해 이용되는 과립형 자기 박막은 하기 표2에 나타낸 조건 하에서 스퍼터링에 의하여 유리 기판 상에 제조되었다. 이와 같이 얻어진 스퍼터링 막은 진공 자기장에서 2시간 동안 300℃에서 열처리되어 전자기 노이즈 평가 샘플을 형성하도록 하였다.

상기 샘플이 형광 투시경 x-레이 분석을 할 때, 막 조성은 Fe₇₀Al₁₂O₁₈인 것이 발견되었다.

이 샘플의 DC 저항은 330(μΩ·cm)이고, H_k는 21(Oe)(1.66kA/m)이고, M_s는 14300가우스(1.43T)이었다. 이 샘플의 막 두께는 SEM으로 단면을 관측했을 때 2μm으로 발견됐다. μ-f 응답은 샘플의 자기 손실 특성을 검증함으로써 검사된다.

μ-f 응답은 리본 형상의 검출 코일에 샘플을 삽입하고 바이어스 자기장을 인가하면서 임피던스를 측정함으로써 측정되어, 자기 손실률μ"의 주파수 응답을 얻었다. 자기 손실률μ"은 930MHz 주파수에서 최대값 945를 나타내었다. 이 샘플 로부터, 이하의 표3에 나타난 바와 같이 다른 모양이지만 동일 표면적을 가진 4개의 사각 샘플을 절단하여, 도 22에 도시된 바와 같이 샘플5 내지 8로 지정되었다. 여기서, 도 22에서, 이중헤드 화살표는 각각의 샘플에서 자화 저항 축 방향을 나타낸다.

검증 샘플5 내지 8의 전자기 노이즈 억제 효과는 도 23에 도시된 도전성 전자기 노이즈 평가 시스템에서 실험되었다. 도 23에서, 이 전자기 노이즈 평가 시스템에서, 전체 후면이 도체인 유전체 기판(129)상에 형성된 마이크로스트립 라인(141)의 두 단부는, 동축 케이블(135, 137)을 통하여 네트워크 분석기(139)에 연결되며, 샘플은 마이크로스트립 라인(141)위의 심볼(143)로 표시되는 부분에 배치된다. 이 평가 시스템에 사용된 마이크로스트립 라인(141)의 라인 폭은 3mm이며, 샘플5의 폭은 마이크로스트립 라인(141)에 비하여 충분히 넓다. 한편, 샘플6은 마이크로스트립 라인(141)의 폭과 거의 동일한 폭을 가지며, 샘플7은 마이크로스트립 라인(141)의 폭보다 좁다.

검증 샘플8은 마이크로스트립 라인(141)의 폭보다 좁은 3개의 작은 조각으로 구성된다. 샘플5를 제외하고, 각각의 샘플은 마이크로스트립 라인(141)으로부터 돌출하지 않도록 형성되며, 모든 샘플5 내지 8은 샘플의 자화 저항축이 마이크로스트립 라인의 길이 방향에 직각이 되도록 형성된다. 마이크로스트립 라인(141)의 폭치수에서의 샘플의 종횡비는 모든 경우에 10 이상이다. 스터브 효과를 검증하기 위한 비교 샘플로서, 샘플 5 및 6과 동일한 형상을 가지며 두께 18μm인 구리 포일이 준비(기재는 유리판 기판)되며 이들은 비교 샘플 3 및 4라고 하며, 본 발명의 샘플과 함께 측정되었다. 도 24 및 25에 전자기 노이즈 억제 효과 측정 결과가 도시된다. 여기서 도 24는 평가 시스템에 샘플을 형성하여 얻어진 반사 특성(S11)을 나타내며, 도 25는 전송 특성(S21)을 나타낸다.

도 24에서, 본 발명의 샘플5 및 비교 샘플3에 대하여, 반사 특성(S11)은 GHz 대역 영역에서 -10dB이상이었고, 따라서 샘플들이 마이크로스트립 라인(141) 바로 위에 배치될 때 반사가 발생되는 것을 알 수 있다.

본 발명의 샘플6, 7, 8 및 비자기 비교 샘플4는 마이크로스트립 라인(141)의 폭과 동일하거나 보다 좁은 폭을 가지며 -20dB이하의 반사 특성을 나타내며, 이는 GHz대역에서도 비반사로 간주될 수 있다. 이 경우, 연자성 박막의 전도성에 의하여 발생된 스터브 효과(stub effect)는 연자성 박막의 폭을 마이크로스트립 라인과 같거나 보다 좁게 함으로써 억제될 수 있음을 알 수 있다.

도 25에서, 비자기 비교 샘플4에는 감쇠가 보이지 않지만, 마이크로스트립 라인의 폭보다 좁거나 같은 폭을 가진 샘플6와 7, 마이크로스트립 라인 보다 좁은 3개의 작은 조각으로 이루어진 샘플8, 및 비자기 비교 샘플4에서는 자기 손실에 따르는 것이라고 생각되는 GHz 대역에서의 투과손실(transmittance loss)이 관측된다. 따라서, 본 발명의 효과인 비반사 전자기 노이즈 억제 효과가 나타난다는 것을 알 수 있다.

표2

표3

		폭(mm)	길이(mm)
본 발명	샘플5	20	3
	샘플6	3	20
	샘플7	2	30
	샘플8	2	10×3
비교 샘플	비교샘플3	20	3
비교 샘플	비교샘플4	3	20

도 1a는 종래의 반도체 웨이퍼의 평면도이다.

도 1b는 도 1a의 원 부분의 확대도이다.

도 1c는 도 1b의 라인 IC-IC에 따른 단면도이다.

도 2a는 종래의 반도체 기판의 일반적인 평면도이다.

도 2b는 도 2a의 라인 ⅡB-ⅡB에 따른 단면도이다.

도 3a는 종래의 반도체 기판에 여러 가지 반도체 제조 공정을 적용한 후의 반도체 기판의 마지막 형태를 나타내는 평면도이다.

도 3b는 도 3a의 라인 ⅢB-ⅢB에 따른 단면도이다.

도 4a는 종래의 반도체 기판을 절단한 후에 완성된 하나의 반도체 소자의 사시도이다.

도 4b는 도 4a의 라인 ⅣB-ⅣB에 따른 단면도이다.

도 5a는 종래의 반도체 소자에서 노이즈 방지 방법의 예를 설명하기 위하여 제공된 노이즈 방지 방법에 수반하는 일반적인 사시도이다.

도 5b는 도 5a의 라인 ⅤB-ⅤB에 따른 단면도이다.

도 6a는 본 발명의 일실시예에서의 반도체 웨이퍼의 평면도이다.

도 6b는 도 6a의 원 부분의 확대도이다.

도 6c는 도 6b의 라인 ⅥC-ⅥC에 따른 단면도이다.

도 7은 스퍼터링 방법을 이용하는 샘플 제조 장치의 개략도이다.

도 8은 자기 손실막으로서 샘플1에 대한 자기 손실율μ"의 주파수 의존성의 일 예에 대한 그래프이다.

도 9는 자기 손실막으로서 샘플1로 이루어진 고주파 전류 억제체의 억제 효과를 관찰하기 위한 측정 시스템에 대한 사시도이다.

도 10은 자기 손실막으로서 샘플1의 전송 특성S₂₁의 주파수 응답에 대한 도면이다.

도 11은 자기 손실막인 자성체의 등가 회로도이다.

도 12는 자기 손실막으로 샘플1의 전송 특성S₂₁로부터 계산된 저항값R의 주파수 응답에 대한 도면이다.

도 13a는 본 발명의 제 1실시예에 관련된 반도체 기판의 평면도이다.

도 13b는 13a에서 라인ⅩⅢB-ⅩⅢB에 따른 단면도이다.

도 14a는 본 발명의 제 1실시예에 따른 반도체 기판 제조 방법을 설명하는 도면이며, 자기 손실 부재가 실리콘 기판의 전체면 위에 형성되는 상태를 나타낸다.

도 14b는 도 14a에 도시된 반도체 기판의 자기 손실 부재층에 레지스트 패턴이 형성된 상태를 나타내는 도면이다.

도 14c는 미리 설정된 패턴을 가지는 자기 손실 부재가 형성된 상태를 나타내는 도면이며, 도 14b에 도시된 단계에 자기 손실 부재층의 레지스트 패턴이 부가되는 부분만이 남아 있다.

도 14d는 도 14c에 도시된 단계에 자기 손실 부재가 형성되는 표면이 절연막 으로 덮인 상태를 나타내는 도면이다.

도 15a 은 본 발명의 제 2실시예에 관련된 반도체 기판의 평면도이다.

도 15b는 15a에서 라인ⅩⅤB-ⅩⅤB에 따른 단면도이다.

도 16a는 본 발명의 제 2실시예에 따른 반도체 기판 제조 방법을 설명하는 도면이며, 실리콘 산화물 패턴이 제 1실리콘 기판 상에 형성되어 있고 실리콘의 노출 부분이 건식 에칭되는 상태를 나타낸다.

도 16b는 미리 설정된 깊이L1을 가진 트렌치(109)가 도 16a의 반도체 기판에 형성된 상태를 나타내는 도면이다.

도 16c는 도 16b에 도시된 상태로부터, 실리콘 산화물이 제거되어 트렌치를 가진 실리콘 기판의 표면이 노출된 상태를 나타내는 도면이다.

도 16d는 도 16c에 도시된 기판의 한쪽면 전체 표면상에 자기 손실 부재층이 형성된 상태를 나타내는 도면이다.

도 16e는 한쪽 면에 연마 공정이 적용되고 실리콘 기판 표면 및 트렌치내의 자기 손실 부재가 노출된 상태를 나타내는 도면이다.

도 16f는 제 1실리콘 기판에 접합하기 바로 전에 제 2실리콘 기판이 준비되는 상태를 나타내는 도면이다.

도 16g는 제 1 및 제 2실리콘 기판이 접합된 상태를 나타내는 도면이다.

도 17a는 본 발명의 제 3실시예에 관련된 반도체 소자의 외부 사시도이다.

도 17b는 도 17a의 라인 ⅩⅦC-ⅩⅦC에 따른 단면도이다.

도 18은 본 발명의 실시예에 따라 전자기 노이즈를 평가하는데 사용되는 샘 플을 설명하기 위하여 제공된 도면이다.

도 19는 전자기 노이즈 평가 시스템의 도면이다.

도 20은 본 발명의 실시예에 따른 전자기 노이즈 억제체의 샘플의 전자기 노이즈 억제 효과를 도시하는 그래프로서, 반사 특성(S11)에 대한 값을 도시한다.

도 21은 본 발명의 실시예에 따른 전자기 노이즈 억제체의 샘플의 전자기 노이즈 억제 효과를 도시하는 그래프로서, 반사 특성(S21)을 도시한다.

도 22는 본 발명의 실시예에 따른 전자기 노이즈 억제체의 샘플을 설명하기 위하여 제공된 도면이다.

도 23은 본 발명의 실시예에 따른 전자기 노이즈 억제체에 대한 도전성 전자기 노이즈 평가 시스템의 개략적인 구조도이다.

도 24는 본 발명의 실시예에 따른 전자기 노이즈 억제체의 샘플의 전자기 노이즈 억제 효과를 도시하는 그래프로서, 반사 특성(S11)을 도시한다.

도 25는 본 발명의 실시예에 따른 전자기 노이즈 억제체의 샘플의 전자기 노이즈 억제 효과를 도시하는 그래프로서, 반사 특성(S21)을 도시한다.

*도면의 주요부분에 대한 부호 설명*

55: 자기 손실막 57: 반도체 베어칩

59: 진공 챔버 61: 가스 공급 유니트

63: 기판 65: 셔터

67: 타겟 71: RF 전력공급장치

Claims

전도성의 연자성 박막을 포함하는 전자기 노이즈 억제체로서,

상기 연자성 박막이 3.8mm 평방 이하의 사이즈를 갖는 각각의 구성 유니트로 미세하게 분할되고, 이들 구성 유니트들은 서로 전기적으로 절연되어 있는 구조를 가지는 전자기 노이즈 억제체.
제 1항에 있어서, 상기 연자성 박막은 적어도 10의 종횡비(aspect ratio)를 가지는 것을 특징으로 하는 전자기 노이즈 억제체.
제 1항에 있어서, 상기 연자성 박막은 M-X-Y의 조성을 포함하며, 여기서 M은 Fe, Co 및 Ni 중 어느 하나의 원소 또는 원소들이며, X는 M 및 Y 이외의 원소 또는 원소들이며, Y는 F, N 및 O 중 어느 하나의 원소 또는 원소들이고, 과립형 구조(granular structure)를 가지는 것을 특징으로 하는 전자기 노이즈 억제체.
마이크로스트립 라인 또는 신호 전송 라인 바로 위에 전도성의 연자성 박막을 구비하는 전자기 노이즈 억제체를 형성함으로써 도전성 전자기 노이즈를 억제하는 전자기 노이즈 억제 방법으로서, 상기 연자성 박막이 3.8mm 평방 이하의 사이즈를 갖는 각각의 구성 유니트로 미세하게 분할되고, 이들 구성 유니트들은 서로 전기적으로 절연되어 있는 전자기 노이즈 억제 방법.
제 4항에 있어서, 상기 전자기 노이즈 억제체는 그 자화곤란(hard magnetization)축이 상기 마이크로스트립 라인 또는 신호 전송 라인의 폭 방향과 평행하게 되도록 부착되는 것을 특징으로 하는 전자기 노이즈 억제 방법.
제 4항에 있어서, 상기 연자성 박막은 M-X-Y의 조성을 포함하며, 여기서 M은 Fe, Co 및 Ni 중 어느 하나의 원소 또는 원소들이며, X는 M 및 Y 이외의 원소 또는 원소들이며, Y는 F, N 및 O 중 어느 하나의 원소 또는 원소들이고, 과립형 구조를 가지는 것을 특징으로 하는 전자기 노이즈 억제 방법.
마이크로스트립 라인 또는 신호 전송 라인 위에 부착된 전도성의 연자성 박막을 포함하며, 도전성 전자기 노이즈를 억제하기 위한 전자기 노이즈 억제체로서,

상기 전도성의 연자성 박막은 상기 마이크로스트립 라인 또는 신호 전송 라인의 라인 폭과 동등하거나 또는 이보다 좁은 폭을 가진 형상으로 이루어진 전자기 노이즈 억제체.
제 7항에 있어서, 상기 전자기 노이즈 억제체는 그 자화곤란축이 상기 마이크로스트립 라인 또는 신호 전송 라인의 폭 방향과 평행하게 되도록 부착되는 것을 특징으로 하는 전자기 노이즈 억제체.
제 7항에 있어서, 상기 마이크로스트립 라인 또는 신호 전송 라인의 라인 폭과 동등하거나 이보다 좁은 폭을 가진 형상의 상기 연자성 박막은 폭 방향으로 적어도 10의 종횡비를 가지는 것을 특징으로 하는 전자기 노이즈 억제체.
제 7항에 있어서, 상기 연자성 박막은 M-X-Y의 조성을 포함하며, 여기서 M은 Fe, Co 및 Ni 중 어느 하나의 원소 또는 원소들이며, X는 M 및 Y 이외의 원소 또는 원소들이며, Y는 F, N 및 O 중 어느 하나의 원소 또는 원소들이고, 과립형 구조를 가지는 것을 특징으로 하는 전자기 노이즈 억제체.
마이크로스트립 라인 또는 신호 전송 라인 위에 전도성의 연자성 박막을 포함하는 전자기 노이즈 억제체를 형성함으로써 도전성 전자기 노이즈를 억제하는 전자기 노이즈 억제 방법으로서,

상기 전도성의 연자성 박막은 그의 폭이 상기 마이크로스트립 라인 또는 신호 전송 라인의 라인 폭과 동등하거나 또는 이보다 좁은 폭의 형상인 전자기 노이즈 억제 방법.
제 11항에 있어서, 상기 전자기 노이즈 억제체는 그 자화곤란축이 상기 마이크로스트립 라인 또는 신호 전송 라인의 폭 방향과 평행하게 되도록 부착되는 것을 특징으로 하는 전자기 노이즈 억제 방법.
제 11항에 있어서, 상기 연자성 박막은 상기 마이크로스트립 라인 또는 신호 전송 라인의 라인 폭과 동등하거나 이보다 좁은 폭을 가진 형상을 가지며, 폭 방향으로 적어도 10의 종횡비를 가지는 것을 특징으로 하는 전자기 노이즈 억제 방법.
제 11항에 있어서, 상기 연자성 박막은 M-X-Y의 조성을 포함하며, 여기서 M은 Fe, Co 및 Ni 중 어느 하나의 원소 또는 원소들이며, X는 M 및 Y 이외의 원소 또는 원소들이며, Y는 F, N 및 O 중 어느 하나의 원소 또는 원소들이고, 과립형 구조를 가지는 것을 특징으로 하는 전자기 노이즈 억제 방법.
제 1항에 있어서, 상기 각각의 구성 유니트들은 0.8mm 내지 3.8mm 평방 사이의 크기 범위를 가지는 것을 특징으로 하는 전자기 노이즈 억제체.
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