KR100903428B1 - 전압 균등 루프들을 구비한 페시베이션 구조 - Google Patents

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Abstract

본 발명에 따른 반도체 디바이스는, 제 1 폐루프를 형성하기 위해 디바이스의 활성영역 주위에서 자체적으로 교차하는 저항성 물질의 연속적인 스트립으로 형성되는 페시베이션 구조를 포함하며, 자체적으로 교차함이 없이 상기 제 1 폐루프 주위를 선회하는 연속적인 스트립은 제 2 폐루프를 형성하기 위해 2번째로 자체적으로 교차한다.
페시베이션 구조, 폴리실리콘, 스트립, 전압 강하

Description

전압 균등 루프들을 구비한 페시베이션 구조{PASSIVATION STRUCTURE WITH VOLTAGE EQUALIZING LOOPS}
본 발명은 반도체 장치에 관한 것이며, 좀더 상세하게는 에지 페시베이션(edge passivation) 구조를 포함하는 반도체 장치에 관한 것이다.
전형적인 반도체 장치는 통상 PN 접합에서 종단하는 활성 영역을 가지고 있다. 기판내에 형성된 PN 접합의 항복 전압(breakdown voltage)은 통상적으로 이론적인 한계보다 더 작은데, 그 이유는 PN 접합상의 소정 위치(location)들이 더 높은 전계를 발생시키려는 경향이 있기 때문이다. 예를 들면, 디바이스의 활성 영역의 종단 에지(terminal edge)에서, PN 접합은 특히, 작은 반경의 곡선 위치에서(at location of low radius curvature) 더 높은 전기장을 경험한다.
활성 영역의 종단 에지에서 PN 접합 인근의 전기장들의 세기를 감소시키기 위해서, 고전압 반도체 디바이스들은 에지 페시베이션 구조(edge passivation structure)를 포함할 수도 있다. 에지 페시베이션 구조는 천이 영역(transition region)을 제공하는바, 천이 영역에서는 활성 영역 주위의 높은 전기장들이 디바이스의 에지에서 낮은 전위로 서서히 변화한다. 페시베이션 구조는, 에지 페시베이션 영역을 가로지르는 전기력선들을 펼침(spreading)으로써, PN 접합의 종단 영역 주위에서 전기장의 세기를 감소시킨다.
미국등록특허 US 5,382,825 에서는, 다양한 페시베이션 구조들 및 그들 각각의 단점들이 논의된다. 미국등록특허 US 5,382,825 는, 종래기술에 따른 페시베이션 구조들을 향상시키기 위해서, 반도체 장치의 활성 영역 주위에 배치되며 저항성 물질로 이루어진 나선형의 리본을 포함하는 페시베이션 구조가 개시되어 있는바, 이는 반도체 장치내의 PN 접합의 종단 영역 인근에서 전기장들을 점차로 경감시키기 위함이다.
미국등록특허 US 5,382,825 에 개시된 나선형 리본은, 절대로 자체로 교차하지 않는다(never cross itself). 그 결과, 활성 영역에 가장 가까운 상기 나선형 리본의 말단 위치가 초기 전압을 결정하게 되는바, 활성 영역 주위에서의 전압 강하는 상기 초기 전압으로부터 시작된다. 하지만, 이러한 초기 전압은 활성 영역 주위에서의 전기장의 세기를 대표하지 못할 수도 있다.
미국등록특허 US 5,382,825 는, 전압을 균등하게 하기 위해서, 활성 영역 주위에 필드 플레이트를 형성하는 것을 제안하였다. 상기 필드 플레이트의 제안된 폭은, 활성 영역을 둘러싸는 PN 접합 깊이의 3배이다. 이와같은 폭은 다이 표면에서 많은 면적을 점유할 수도 있으며, 이에 따라 다이의 사이즈를 증가시키게 된다.
또한, 상기 나선형 리본은, 그 전체 길이에 걸쳐서 리본의 저항을 균등하게 해주기 위해서, 변화하는 폭을 갖는다. 실제로, 이와같은 리본을 정교하게 제조하는 것은 어려울 수도 있다. 그 결과, 상기 리본의 길이에 따른 저항은 예상치 못한 방법으로 변할 수도 있으며, 따라서 스무스하며 선형성에 가까운 전압 강하를 야기하는 것이 아니라 출렁이는(fluctuation) 전압 강하를 야기할 수도 있다.
본 발명의 목적은, 반도체 다이의 활성 영역 주위에서 전기장을 감소시킬 수 있는 페시베이션 구조를 제공하는 것이다.
본 발명의 일실시예에 따르면, 페시베이션 구조는, 제 1 폐루프를 형성하도록 자체적으로 한번 교차하며 이후, 제 2 폐루프를 형성하도록 2번째로 자체적으로 교차함으로써 종료하는, 저항성 물질의 전도성 스트립(strip : 이하, 스트립)을 포함한다.
본 발명의 일실시예에 따르면, 전기적으로 전도성이지만 저항성 물질의 상기 제 1 폐루프는 반도체 장치의 활성 영역 주위에 배치되어 페시베이션 구조의 안쪽 경계(inner boundary)로서 구실하며, 전기적으로 저항성 물질의 제 2 폐루프는 상기 제 1 폐루프 주위에 배치되어 페시베이션 구조의 외부 경계(outer boundary)로서 구실하며, 상기 안쪽 폐루프 및 바깥쪽 폐루프처럼 동일한 폭의 전기적으로 저항성인 물질의 루핑 스트립(looping strip)은, 자체로 교차하지 않고 제 1 폐루프 주위에서 원을 그리고 있으며 제 2 폐루프에서 종료한다.
상기 안쪽 폐루프 및 바깥쪽 폐루프는 루핑 스트립의 말단들에 실질적으로 균일한 전압을 제공하며, 상기 안쪽 폐루프 및 바깥쪽 폐루프는 연속적인 스트립처럼 거의 같은 폭이기 때문에, 이들은 종래기술에서 제안된 필드 플레이트들보다 더 적은 공간을 차지한다.
본 발명의 다른 실시예에 따르면, 상기 연속적인 스트립은, 연속적인 스트립의 길이를 따라서 계단형(step-wise)(연속적이라기 보다는)의 전압 강하를 제공하는 PN 접합을 포함하도록 도핑된다.
본 발명의 또 다른 양상에 따르면, 연속적인 스트립내의 적어도 PN 접합들 위에는, 도전성 금속층이 증착되는바, 이는 RC 시상수를 개선(감소)하고 총 저항을 감소시키기 위함이다.
본 발명의 다른 특질들 및 다른 장점들은 첨부된 도면들을 참조하여 설명되는 하기의 설명에 의해 명확해질 것이다.
도1은 종래기술에 따른 페시베이션 구조의 평면도이다.
도2는 본 발명의 제 1 실시예에 따른 페시베이션 구조의 평면도이다.
도3은 본 발명의 제 2 실시예에 따른 페시베이션 구조의 평면도이다.
도4는 본 발명의 제 3 실시예에 따른 페시베이션 구조의 평면도이다.
도5는 본 발명의 제 4 실시예에 따른 페시베이션 구조의 평면도이다.
도6은 본 발명의 제 5 실시예에 따른 페시베이션 구조의 평면도이다.
도7은 도4의 7-7 선을 따른 화살표 방향의 절단면을 도시한 단면도이다.
도2를 참조하면, 본 발명의 제 1 실시예에 따른 반도체 장치(10)가 도시되어 있으며, 반도체 장치(10)는 반도체 다이(14)의 주요한 표면에 형성된 활성 영역(12)을 포함하고 있다. 활성 영역(12)은 가령, 파워 MOSFET, 파워 IGBT, 파워 바이폴라 디바이스, 파워 다이오드 등등과 같은 소정의 반도체 디바이스를 형성하는 능동 소자들을 포함할 수도 있다. 디바이스(10)는 활성 영역 주위에 형성된 페시베이션 구조(16)를 포함한다. 페시베이션 구조(16)는 가령, N형으로 도핑된 폴리실리콘과 같은 저항성 물질의 연속적인 도전성 스트립(continuous conductive strip)으로 형성되며, 활성 영역(12) 주위에 인접하여 위치한 안쪽 폐루프(18) 및 안쪽 폐루프(18)의 주위에 형성되고 페시베이션 구조(16)의 외부 경계로서 구실하는 바깥쪽 폐루프(20)를 포함한다. 안쪽 폐루프(18)는 곡선 코너들을 갖는 사각형 형태이며 따라서 4개의 원호(arc)들에 의해 서로 서로 연결된 2쌍의 평행한 직선 측면들을 포함한다. 바깥쪽 폐루프(20)는 안쪽 폐루프(18)와 실질적으로 동일한 형태를 갖는다. 안쪽 폐루프(18)와 바깥쪽 폐루프(20) 사이에는 저항성 물질의 루핑 스트립(22)이 위치하고 있는바, 루핑 스트립(22)은 안쪽 폐루프(18)로부터 시작하여 자체로 교차함이 없이 안쪽 폐루프(18) 주위를 선회하며 그리고 바깥쪽 폐루프(20)에서 종료한다.
원하는 전체 저항(total resistance), 그리고 각 루프의 저항율(resistivity)에 의존하여 임의의 갯수의 루프들이 사용될 수 있다.
루핑 스트립(22)이 그의 복수번의 선회들(loops)을 시작하기 전에, 상기 저항성 스트립을 자체로 한번 교차하게 함으로써 안쪽 폐루프(18)가 형성되며, 연속적인 스트립이 종료하기 전에 상기 연속적인 스트립을 2번째로 자체로 교차하게 함으로써 바깥쪽 폐루프(20)가 형성된다. 2개의 폐루프 모두는, 루핑 스트립(22)의 각 말단(end)에서 전압을 균등하게 하도록 작용하며, 이에 의해 활성 영역(12) 주위에서 좀더 균일한 전압 강하가 이루어질 수 있다.
본 발명의 제 1 실시예에서, 루핑 스트립(22)의 한쪽 말단은 안쪽 폐루 프(18)의 소정의 직선 측면(24)에 접속되어 있으며, 초기에는 상기 소정의 직선 측면(24)에 대해 일정 각도를 갖으며 연장되고, 이후 그의 첫번째 루프에서는 안쪽 폐루프(18)의 외부 경계와 평행하게 된다. 이후에, 루핑 스트립(22)은, 안쪽 폐루프(18) 주위의 그의 첫번째 루프에 대해 평행하게 되며, 바깥쪽 폐루프(20)의 소정의 직선 측면(26)에서 종료한다. 본 발명의 일 양상에 따르면 루핑 스트립(22)은 바깥쪽 폐루프(20)의 일 측면에서 종료하는데, 상기 바깥쪽 폐루프(20)의 일 측면은 루핑 스트립(22)이 시작되는 안쪽 폐루프(18)의 일 측면과 동일한 위치상의 관련성을 갖는다는 점을 유의해야 한다. 특히 예를 들면, 루핑 스트립(22)은 안쪽 폐루프(18)의 오른쪽 직선 측면(24)에서 시작하며 그리고 오른쪽 직선 측면(26)에서 종료한다. 그 결과, 루핑 스트립은, 안쪽 폐루프(18)의 모든 측면들 상의 실질적으로 동일한 영역을 커버할 것이다. 예를 들어, 도2에 도시된 바와같이 루핑 스트립(22)은 안쪽 폐루프(18) 주위를 9번 선회한다.
바람직하게는, 루핑 스트립(22)의 각각의 루프는 인접한 루프로부터 동일한 거리로 이격되어 있으며, 루핑 스트립(22)은 전체에 걸쳐서 실질적으로 동일한 폭을 갖는다.
또한, 안쪽 폐루프(18) 및 바깥쪽 폐루프(20)는 루핑 스트립(22)처럼 동일한 폭을 갖는 것이 바람직하다.
이제 도3을 참조하면 본 발명의 제 2 실시예가 도시되어 있으며, 제 2 실시예에서는 루핑 스트립(22)이 안쪽 폐루프(18)의 일 코너(26)에 접속되며 바깥쪽 폐루프(20)의 일 코너(30)에서 종료한다는 점을 제외하면, 본 발명의 제 2 실시예는 상기 제 1 실시예의 모든 속성들을 포함한다. 루핑 스트립(22)은, 안쪽 폐루프(18)의 일 코너(26)와 동일한 위치상 관련성을 갖는 바깥쪽 폐루프(20)의 일 코너(30)에서 종료한다. 특히 예를 들면, 루핑 스트립(22)은 안쪽 폐루프(18)의 오른쪽 위 코너에서 시작하며 그리고 바깥쪽 폐루프(20)의 오른쪽 위 코너에서 종료한다. 제 1 실시예와 유사하게, 이후 제 2 실시예의 루핑 스트립(22)은, 바깥쪽 폐루프(20)에서 종료할 때까지 자체로 교차함이 없이, 안쪽 폐루프(18)의 외부 윤곽선을 따른다.
이제 도4를 참조하면, 본 발명의 제 3 실시예를 따르는 디바이스는, 제 3 실시예의 루핑 스트립이 안쪽 폐루프(18)의 일 측면과 접속되고 그리고 상기 일 측면과 합류(merge)하며, 안쪽 폐루프(18)의 외부 경계로부터 점차로 이격되면서 안쪽 폐루프(18)의 외부 윤곽선을 따라간다는 점을 제외하면, 상기 제 1 및 제 2 실시예의 모든 요소들을 포함한다. 그 첫번째 루프 이후에, 루핑 스트립(22)은 상기 첫번째 루프의 외곽선을 따라가며 그리고 바깥쪽 폐루프(20)에 점차로 합류한다. 루핑 스트립(22)이, 루핑 스트립의 합류가 끝나가기 시작하는(merge out) 안쪽 폐루프(18) 상의 지점과 위치상으로 동일한 지점에서 바깥쪽 폐루프(20)에 합류한다(merge into)는 점을 유의해야 한다. 특히 예를 들면, 루핑 스트립(22)은 안쪽 폐루프(18)의 왼쪽 측면에서 합류가 끝나가기 시작하며 이후 바깥쪽 폐루프(20)의 왼쪽 측면에서 합류함으로써 종료한다.
본 발명에 따른 전형적인 디바이스 내의 페시베이션 구조(16)는, 다이(14) 상의 원하는 위치에 폴리실리콘 층을 증착 및 도핑하며, 그리고 이후에 포토리소그 래피 단계를 이용하여 원하는 구조를 패터닝함으로써, 형성될 수도 있다. 600V 디바이스에 대해서 원하는 전압 강하를 얻기 위해서는, 상기 연속 스트립은 100 ㏁의 저항과 0.1㎛의 폭을 가질 수도 있으며, 인접한 루프들로부터 대략 0.5㎛ 이격된 각각의 루프들로 46번 선회할 수도 있다.
본 발명에 따른 페시베이션 구조는, 가령, N형 도전성과 같은 소정 타입의 도전성을 갖는 도판트들로 도핑될 수도 있다. 임의의 갯수의 루프들 및 임의의 관련된 저항율(resistivity)이, 원하는 전체 저항을 얻기 위해 사용될 수 있다.
페시베이션 구조(16)는 또한, 소망하는 임의의 위치에서 PN 접합들을 포함하는 구조가 이루어지도록, 서로 반대되는 도전형의 영역들을 포함하여 구성될 수도 있다. PN 접합은, 선형적이라기 보다는 계단형 방식으로 전압을 강하시키는 구실을 한다. 따라서, 각각의 PN 접합은 다이오드를 형성한다.
예를 들어, 적절한 전압 강하를 얻기 위해서, 상기 페시베이션 구조는 25개의 루프들을 포함하도록 안출될 수도 있는바, 각각의 루프는 4개의 다이오드를 갖으며, 각각의 다이오드는 6 볼트를 강하하도록 구실한다.
도5를 참조하면, 루핑 스트립(22)내에 PN 접합들을 형성하기 위해, 루핑 스트립(22)의 소정 영역들에 대한 카운터도핑(counterdoping)을 가능케 하는 마스크가 채용될 수 있다. 도5에는 예를 들면, 루핑 스트립(22)내에 PN 접합들을 형성하기 위해, N형의 루핑 스트립(22)을 가로지르는 P형 영역(34)들이 도시되어 있다.
하지만, 다이오드들을 포함하는 페시베이션 구조들은, 상대적으로 높은 캐패시턴스를 나타낸다고 결정되어 왔는데, 이러한 높은 캐패시턴스는 특히 높은 dv/dt 조건들하에서는 바람직하지 않다. 높은 캐패시턴스를 감소시키기 위해서, 다이오드들 사이의 폴리실리콘은, 예를 들면 적어도 각 루프의 굴곡부들(bends)(90°위치들)에서 금속층 또는 실리사이드에 의해서 쇼트될 수 있다.
도6을 참조하면, 예를 들어 금속층(거무스름하게된 층으로 표시되는)은, PN 접합들을 포함하는 루핑 스트립(22) 위에 형성될 수도 있다. 루핑 스트립(22)위에 금속층을 포함함으로써 얻을 수 있는 효과는 저항의 감소이며, 이는 곧 RC 시정수를 감소시킨다.
이제 도7을 참조하면, 페시베이션 구조(16)는 활성 영역(12)의 콘택(36)과 디바이스의 높은 측의 콘택(38) 사이에 접속된다. 페시베이션 구조(16)는 다이(14) 상에 배치된 산화층(40) 위에 형성된다. 다이의 도전형과 반대인 도전형의 영역(42)은 두꺼운 산화층(40) 아래에 형성된다. 바람직하게는, 영역(42)은 RESURF(reduced surface field) 효과를 야기하는 도판트 농도를 포함한다. 바람직한 실시예에서, 다이(14)는 N형 도판트들로 도핑되는 반면에, 영역(42)은 P형 도판트들로 도핑된다. 산화층(40)은, 종래기술에 따른 디바이스에서 요구되었던 1.0㎛ 대신에 0.5㎛ 일 수 있는바, 이는 전압이 매우 점진적으로 완만하기 때문이다.
비록, 본 발명은 특정한 실시예들과 관련되어 설명되었지만, 다른 많은 수정예들 및 변형예들 및 다른 용도들은 해당 기술분야의 당업자들에게 명백할 것이다. 따라서, 본 발명은, 본 명세서의 특정한 실시예에 의해 제한되지 않고 첨부된 청구항들에 의해서만 제한되는 것이 바람직하다.

Claims (18)

  1. 제 1 도전형의 반도체 다이 보디와;
    상기 반도체 보디 내에 형성된 활성 영역 -상기 활성 영역은 상기 활성 영역에서 종료하는(terminating) 제 2 도전형의 영역을 포함하며- 과; 그리고
    상기 활성 영역 주위에 배치된 페시베이션 구조 -상기 페시베이션 구조는 균일한 폭을 갖는 저항성 물질의 연속적인 스트립을 포함하고, 상기 연속적인 스트립은, 상기 페시베이션 구조의 안쪽 경계로서 구실하는 전기적으로 저항성 물질의 제 1 폐루프를 형성하도록 상기 활성 영역 주위에서 자체적으로 한번 교차하며(crossing itself once), 그리고 상기 페시베이션 구조의 외부 경계로서 구실하는 전기적으로 저항성인 상기 물질의 제 2 폐루프를 상기 제 1 폐루프 주위에 형성하도록 2번째로 자체적으로 교차하고, 그리고 자체적으로 교차함이 없이 상기 제 1 폐루프 주위에서 원을 그리고 있으며 상기 제 2 폐루프에서 종료하는 전기적으로 저항성인 상기 물질의 루핑 스트립을 형성하며-,
    를 포함하여 이루어지며,
    상기 루핑 스트립은, 그 한쪽 말단이 상기 제 1 폐루프의 외측으로부터 연장하며 그 다른 한쪽 말단은 상기 제 2 폐루프의 내측에서 종료하는 것을 특징으로 하는 반도체 장치.
  2. 제 1 항에 있어서,
    상기 전기적으로 저항성인 물질은 폴리실리콘을 포함하는 것을 특징으로 하는 반도체 장치.
  3. 제 1 항에 있어서,
    상기 전기적으로 저항성 물질의 연속적인 스트립은, 제 2 도전형의 영역들과 인접한 제 1 도전형의 영역들을 포함하는 것을 특징으로 하는 반도체 장치.
  4. 제 1 항에 있어서,
    상기 페시베이션 구조는 절연층 위에 배치되는 것을 특징으로 하는 반도체 장치.
  5. 제 1 항에 있어서,
    상기 페시베이션 구조는, 상기 반도체 보디 내의 상기 제 2 도전형 영역 위에 배치되며, 상기 제 2 도전형 영역은 RESURF(reduced surface field) 효과를 야기하는 도판트 농도로 도핑되는 것을 특징으로 하는 반도체 장치.
  6. 제 1 항에 있어서,
    상기 제 1 폐루프는, 폐루프를 형성하도록 직선 부분들로 서로 연결된 복수개의 굴곡부들을 포함하는 것을 특징으로 하는 반도체 장치.
  7. 제 1 항에 있어서,
    저항성 물질의 상기 연속적인 스트립 상에 형성된 금속층을 더 포함하는 것을 특징으로 하는 반도체 장치.
  8. 내부에 형성된 활성 영역을 갖는 반도체 보디와;
    자체적으로 교차하지 않고 상기 활성 영역 주위를 다수번 선회하며, 그 내부에 형성된 PN 접합들을 포함하는 폴리실리콘의 연속적인 스트립과; 그리고
    상기 PN 접합들 위에 형성된 금속층
    을 포함하여 이루어진 반도체 장치.
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  10. 제 8 항에 있어서,
    상기 활성 영역 주위에 배치된 저항성 물질의 제 1 폐루프 및 상기 제 1 폐루프 주위에 배치된 저항성 물질의 제 2 폐루프를 더 포함하여 이루어지며,
    상기 연속적인 스트립은 상기 제 1 폐루프 및 상기 제 2 폐루프 사이에 배치되며 상기 제 1 폐루프 및 상기 제 2 폐루프에 전기적으로 연결되는 것을 특징으로 하는 반도체 장치.
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