KR100886480B1

KR100886480B1 - 맞춤화된 스페이서 월 코팅

Info

Publication number: KR100886480B1
Application number: KR1020027009763A
Authority: KR
Inventors: 팬로렌스에스; 챠카로브베이질엠; 오레일리죤케이; 호플죠지비이; 슈롭도날드알주니어; 스프린트크리스토퍼제이; 바톤로저더블유; 니스트롬마이클제이; 라미쉬라마무어티; 페이시유; 나라야난콜렌고드; 던피제임스씨이
Original assignee: 캐논 가부시끼가이샤
Priority date: 2000-01-28
Filing date: 2001-01-08
Publication date: 2009-03-05
Also published as: US6861798B1; EP1710827A3; AU2001227765A1; DE60126747T2; DE60126747D1; EP1710827B1; WO2001056050A2; EP1264327B1; EP1264327A2; DE60126747T8; DE60138774D1; JP4831911B2; MY128598A; TW514948B; EP1710827A2; WO2001056050A3; JP2004500688A; KR20020093799A; MY140961A

Abstract

본 발명은 스페이서 어셈블리(100)가 평판 디스플레이 동작 전압에 있을 때 스페이서 어셈블리(100)에 대해 대략 1의 2차 전자 방출 계수를 제공하도록 맞춤화되는 스페이서 어셈블리(100)를 제공한다. 본 발명은 또한 상술한 동작을 달성하며 전자 충격을 당할 때 심하게 디그레이드되지 않는 스페이서 어셈블리(100)를 제공한다. 본 발명은 더욱이 상술한 동작 모두를 달성하며, 평판 디스플레이의 진공 환경의 오염에 크게 기여하지 않거나 또는 튜브내에서 나오는 오염에 영향받기 쉽지 않은 스페이서 어셈블리(100)를 제공한다. 특히, 일 실시예에서, 본 발명은 연관되는 특정 2차 전자 방출 계수 함수를 갖는 스페이서 구조(102)로 구성된다. 스페이서 구조(102)를 구성하는 물질은 스페이서 어셈블리(100)가 평판 디스플레이 동작 전압에 있을 때 스페이서 어셈블리(100)에 대해 대략 1의 2차 전자 방출 계수를 제공하도록 맞춤화된다.

Description

맞춤화된 스페이서 월 코팅{Tailored spacer wall coatings}

본 발명은 평판 디스플레이(flat panel display)분야에 관한 것이다. 더욱 특히, 본 발명은 평판 디스플레이용 스페이서 어셈블리(spacer assembly)에 관한 것이다. 본 발명은 그 일면으로서 2차 전자 방출을 감소시키기 위한 맞춤화된(tailored) 스페이서 월(wall) 코팅에 관한 것이다.

몇몇 평판 디스플레이에서, 배면판(backplate)은 통상 스페이서 어셈블리를 사용하여 전면판(faceplate)으로부터 분리된다. 고전압 어플리케이션(application)에서, 예컨대, 배면판 및 전면판은 대략 1-2 밀리미터의 높이를 갖는 스페이서 어셈블리에 의해 분리된다. 이러한 어플리케이션 목적에서, 고전압은 1 킬리볼트(kilovolt)보다 큰 애노드(anode)에서 캐소드(cathode)로의 전위로 언급된다. 일 실시예에서, 스페이서 어셈블리는 약 50 마이크론(micron)의 폭을 갖는 여러 스트립(strip) 또는 개별 월 구조로 구성된다. 스트립은 평행한 수평 행로 정렬되며, 각각의 스트립은 평판 디스플레이의 폭을 따라 연장된다. 스트립 행들의 간격은 배면판, 전면판 및 스트립의 강도에 달려있다. 이런 이유로, 스트립은 매우 강한 것이 바람직하다. 스페이서 어셈블리는 많은 수의 강한 물리적 요건을 만족시켜야만 한다. 스페이서 어셈블리의 상세한 설명은 본 출원인의 공동 소유의 특허출원중인 미국특허(Serial NO. 08/683,789 by Spindt et al. entitled "Spacer Structure for Flat Panel Display and Method for Operating Same 일련번호 08/683,789 명칭 "평판 디스플레이용 스페이서 구조 및 그것의 작동방법)에 개시된다. Spindt(스핀드트) 등의 특허출원은 1996년 7월 18일자로 출원되어 본 명세서에 배경 자료로서 참고로 합체된다.

전형적인 평판 디스플레이에서, 스페이서 어셈블리는 많은 특성 및 속성에 부합해야만 한다. 더욱 특히, 스페이서 어셈블리는 서로를 향하는 배면판 및 전면판을 압축하는 대기력을 견딜만큼 충분히 강해야만 한다. 또한, 스페이서 어셈블리에서 스트립의 행 각각은 높이가 동일해야 하며, 그 결과, 스트립의 행들이 정확하게 각각의 픽셀(pixel)들의 행들간에 정합되게 된다. 더욱이, 스페이서 어셈블리에서 스트립의 행들 각각은 스페이서 어셈블리가 배면판 및 전면판의 내부 표면을 통해 균일하게 지지체를 제공하는 것을 보장하기 위하여 매우 평면이어야만 한다.

스페이서 어셈블리는 또한 양호한 안정성을 가져야 한다. 더욱 특히, 스페이서 어셈블리는 전자 충격을 당할 때 심하게 열화되서는 않된다. 또 다른 요건으로서, 스페이서 어셈블리는 평판 디스플레이의 진공 환경의 오염에 크게 기여하지 않아야 하던가 또는 튜브내에서 나오는 오염에 영향을 받지 않아야 한다.

또한, 스페이서 어셈블리는 대략 1의 값에서 존재하는 2차 전자 방출 계수(secondary electron emission coefficient; SEEC)를 제공하는 것이 바람직하다. SEEC는 표면상에 입사하는 전자당 표면으로부터 방출되는 전자수로서 정의된다. 이런 값은 통상 여러 이유로 종래의 스페이서 어셈블리에서는 달성되지 못했다. 예컨대, 스페이서 어셈블리에 충돌하는 전자 에너지에서의 변화는 스페이서 어셈블리의 길이(애노드에서 캐소드까지의 디맨션(dimension))에 따라 변하는 경향이 있다. 즉, 캐소드 근처의 스페이서 어셈블리에 충돌하는 전자는 애노드 근처의 스페이서 어셈블리에 충돌하는 전자의 에너지 보다 전형적으로 작은 에너지를 가진다. 충돌 전자의 에너지에서의 변화의 결과로서, 종래의 스페이서 어셈블리의 2차 방출 계수 함수는 또한 캐소드 근처의 스페이서 어셈블리의 일부로부터 애노드 근처의 스페이서 어셈블리의 일부까지에서 크게 변한다.

따라서, 스페이서 어셈블리가 평판 디스플레이 동작 전압에 있을 때 스페이서 어셈블리에 대해 대략 1의 2차 전자 방출 계수를 제공하도록 맞춤화되는 스페이서 어셈블리를 제공하는 요구가 존재한다. 더욱이, 상기 필요를 만족하며 전자 충격을 당할 때 심하게 디그레이드(degrade)되지 않는 스페이서 어셈블리에 대한 요구가 존재한다. 더욱이, 평판 디스플레이의 진공 환경의 오염에 크게 기여하지 않거나 또는 튜브내에 나오는 오염에 영향 받지 않는 스페이서 어셈블리에 대한 또 다른 요구가 존재한다.

개시

본 발명은 스페이서 어셈블리가 평판 디스플레이 동작 전압에 있을 때 스페이서 어셈블리에 대해 대략 1의 2차 전자 방출 계수를 제공하도록 맞춤화되는 스페이서 어셈블리를 제공한다. 본 발명은 또한 상술한 목적을 달성하며 전자 충격을 당할 때 심하게 디그레이드되지 않는 스페이서 어셈블리를 제공한다. 본 발명은 더욱이 상술한 동작 모두를 달성하며, 평판 디스플레이의 진공 환경의 오염에 크게 기여하지 않거나 또는 튜브내에서 나오는 오염에 영향받지 않는 스페이서 어셈블리를 제공한다.

일 실시예에서, 본 발명은 연관되는 특정 2차 전자 방출 계수 함수를 갖는 스페이서 구조로 구성된다. 스페이서 구조를 구성하는 물질은 스페이서 어셈블리가 평판 디스플레이 동작 전압에 있을 때 스페이서 전압에 대해 대략 1의 2차 전자 방출 계수를 제공하도록 맞춤화된다.

다른 실시예에서, 코팅 물질은 스페이서 월의 적어도 일부에 도포된다. 코팅 물질은 스페이서 어셈블리가 평판 디스플레이 동작 전압에 있을 때 스페이서 어셈블리에 대해 대략 1의 2차 전자 방출 계수를 제공하도록 선택된다.

또 다른 실시예에서, 본 발명은 연관되는 특정 2차 전자 방출 계수 함수를 갖는 스페이서 구조로 구성된다. 스페이서 어셈블리는 또한 스페이서 구조의 적어도 일부에 도포되는 코팅 물질을 포함한다. 스페이서 구조를 구성하는 물질 및 조합하여 코팅 물질을 구성하는 물질은 스페이서 어셈블리가 평판 디스플레이 동작 전압에 있을 때 스페이서 어셈블리에 대해 대략 1의 2차 전자 방출 계수를 제공하도록 맞춤화된다.

본 발명의 이러한 목적과 다른 목적 및 이점은 다음의 예시적인 도면과 이에 관한 바람직한 실시예의 상세한 설명으로부터 본 기술 분야의 당업자에게는 자명하게 이해될 것이다.

본 명세서의 일부로서 합체되는 첨부된 도면은 본 발명의 원리를 설명하는 목적으로 설명과 함께 본 발명의 실시예들을 예시한다.

도 1은 본 발명의 일 실시예에 따라서 스페이서 월이 스페이서 월의 일부에 도포되는 코팅물질을 가지는 스페이서 어셈블리를 도시한 개요 측면도.

도 2a-2c는 본 발명의 일 실시예에 따라서 도 1의 스페이서 어셈블리에 대한, 2차 전자 방출 계수함수(δ), 충돌 전자 에너지, 및 스페이서 어셈블리 높이를 비교하는 도면의 조합이다.

도 3은 본 발명의 일 실시예에 따라서 스페이서 월이 스페이서 월의 일부에 도포되는 두께가 변하는 코팅 물질을 갖는 스페이서 어셈블리를 도시한 개요 측면도.

도 4는 본 발명의 일 실시예에 따라서 스페이서 월이 스페이서 월의 제1 부에 도포되는 제1 코팅 물질과 그 제2 부에 도포되는 제2 코팅 물질을 갖는 스페이서 어셈블리를 도시한 개요 측면도.

도 5는 본 발명의 일 실시예에 따라서 전체 스페이서 월이 코팅되도록 스페이서 월이 스페이서 월의 제1 부에 도포되는 제1 코팅 물질과 그 제2 부에 도포되는 제2 코팅 물질을 갖는 스페이서 어셈블리를 도시한 개요 측면도.

도 6은 본 발명의 일 실시예에 따라서 스페이서 월이 스페이서 월의 제1 부에 도포되는 제1 코팅 물질과 그 제2 부에 도포되는 제2 코팅 물질을 갖는 스페이서 어셈블리의 제조 동안에 수행되는 플로우 챠트를 도시한 도.

도 7은 본 발명의 일 실시예에 따라서 전계 방출 디스플레이 디바이스를 갖 는 예시적인 컴퓨터 시스템을 도시한 개요 다이아그램도.

도 8은 본 발명의 일 실시예에 따라서 산화세륨으로 도핑된 순수 Al₂O₃로 구성되는 지지체 구조가 코팅 물질을 갖는 스페이서 어셈블리를 도시한 개요 측면도.

도 9는 본 발명의 일 실시예에 따라서 지지체 구조가 지지체 구조에 도포되는 적층 물질로 구성된 코팅 물질을 가지는 스페이서 어셈블리를 도시한 개요 측면도.

도 10은 본 발명의 일 실시예에 따라서 지지체 구조가 지지체 구조에 도포되는 다중 구성요소 전이 금속 산화물로 구성된 코팅 물질을 갖는 스페이서 어셈블리를 도시한 개요 측면도.

도 11은 본 발명의 일 실시예에 따라서 지지체 구조가 지지체 구조에 도포되는 질화붕소로 구성된 코팅 물질을 갖는 스페이서 어셈블리를 도시한 개요 측면도.

도 12는 본 발명의 일 실시예에 따라서 붕소화물, 탄화물 또는 질화물로 이루어지는 그룹으로부터 선택되는 물질로 구성되는 지지체 구조가 지지체 구조에 도포되는 코팅 물질을 갖는 스페이서 어셈블리를 도시한 개요 측면도.

도 13은 본 발명의 일 실시예에 따라서 지지체 구조가 지지체 구조에 도포되는 붕소화물, 탄화물 또는 질화물로 이루어지는 그룹으로부터 선택되는 물질로 구성된 코팅 물질을 갖는 스페이서 어셈블리를 도시한 개요 측면도.

도 14는 본 발명의 일 실시예에 따라서 산소 방출 물질로 구성되는 지지체 구조가 지지체 구조에 도포되는 코팅 물질을 갖는 스페이서 어셈블리를 도시한 개 요 측면도.

도 15는 본 발명의 일 실시예에 따라서 지지체 구조가 지지체 구조에 도포되는 산소 방출 물질로 구성된 코팅 물질을 갖는 스페이서 어셈블리를 도시한 개요 측면도.

도 16는 본 발명의 일 실시예에 따라서 지지체 구조가 지지체 구조에 도포되는 금속 함유 입자로 구성된 코팅 물질을 갖는 스페이서 어셈블리를 도시한 개요 측면도.

도 17는 본 발명의 일 실시예에 따라서 도 16의 금속 함유 입자를 도시한 단면도.

도 18는 본 발명의 일 실시예에 따라서 도 16의 제올라이트형 금속 함유 입자를 도시한 단면도.

도 19는 본 발명의 일 실시예에 따라서 지지체 구조가 지지체 구조에 도포되는 란탄족으로 도핑된 산화세륨으로 구성된 코팅 물질을 갖는 스페이서 어셈블리를 도시한 개요 측면도.

도 20는 본 발명의 일 실시예에 따라서 지지체 구조가 물질 형성의 자유 에너지를 고려하는 선택 기준에 따라 선택되는 물질로 구성되는 스페이서 어셈블리를 도시한 개요 측면도.

도 21은 본 발명의 일 실시예에 따라서 지지체 구조가 지지체 구조상에 배치되는 물질의 형성의 자유 에너지를 고려하는 선택 기준에 따라 선택되는 물질로 구성된 코팅 물질을 갖는 스페이서 어셈블리를 도시한 개요 측면도.

도 22는 본 발명의 일 실시예에 따라서 지지체 구조가 지지체 구조상에 배치되는 TiAlN으로 구성된 코팅 물질을 갖는 스페이서 어셈블리를 도시한 개요 측면도.

도 23은 본 발명의 일 실시예에 따라서 지지체 구조가 지지체 구조상에 배치되는 Nd₂O₃로 구성된 코팅 물질을 갖는 스페이서 어셈블리를 도시한 개요 측면도.

도 24는 본 발명의 일 실시예에 따라서 지지체 구조가 지지체 구조에 도포되는 Cr₂O₃-Nd₂O₃, Nd₂O₃-MnO, 또는 Cr ₂O₃-MnO로 이루어지는 그룹으로부터 선택되는 물질로 구성된 코팅 물질을 갖는 스페이서 어셈블리를 도시한 개요 측면도.

도 25는 본 발명의 일 실시예에 따라서 지지체 구조가 지지체 구조에 도포되는 MoS₂ 및 WS₂로 이루어지는 그룹으로부터 선택되는 물질로 구성된 코팅 물질을 갖는 스페이서 어셈블리를 도시한 개요 측면도.

도 26은 본 발명의 일 실시예에 따라서 지지체 구조가 지지체 구조에 도포되는 이층 물질로 구성된 코팅 물질을 갖는 스페이서 어셈블리를 도시한 개요 측면도.

본 명세서에서 언급되는 도면들은 특히 유의해야 하는 것을 제외하고는 실제 크기로 그려지지 않음에 유의해야 한다.

바람직한 실시예의 설명

본 발명의 바람직한 실시예는 첨부된 도면에 도시된 예로서 이하 상세히 설명된다. 본 발명이 비록 바람직한 실시예와 결합되어 설명된다 할지라도, 본 발명 은 이들 실시예에 제한되는 않음에 유의해야 한다. 이와는 반대로, 본 발명은 첨부된 특허청구범위의 정신 및 범위내에서 대안, 변형 및 등가물을 커버하는 것이다. 더욱이, 본 발명의 다음의 설명에서, 여러 특정 수치는 본 발명의 충분한 이해를 제공하기 위한 것이다. 그러나, 본 기술 분야의 당업자에게는 이런 특정한 상세없이 본 발명을 실현할 수 있음이 자명하다. 다른 예에서, 공지된 방법, 절차, 구성요소 및 회로는 본 발명의 국면을 불필요하게 불명료하지 않도록 상세히 설명되지 않는다. 또한, 다음의 설명에서 특정하게 스페이서 월로 언급하고 있을지라도, 본 발명은 제한적이지 않는 포스트(post), 크로스(cross), 핀(pin), 월 세그먼트(wall segment), T형 객체 등을 포함하는 스페이서 구조로서 언급되는 여러 다른 지지체 구조와 함께 또한 사용될 수 있다. 그러나, 본 발명내에서, 스페이서 구조 용어는 제한적이지 않는 상술한 여러 타입의 지지체 구조를 포함하는 것이다.

도 1을 참조하면, 본 발명의 일 실시예에 따르는 스페이서 어셈블리(100)의 개요 측단면도가 도시된다. 본 실시예에서, 스페이서 어셈블리(100)는 그 일부에 도포되는 코팅(104)을 갖는 스페이서 구조(102)로 구성된다. 도 1의 실시예에서, 스페이서 구조(102)는 물질의 조합으로 구성된다. 더욱 특히, 본 실시예의 스페이서 구조(102)는 대략 30%의 산화크롬(Cr₂O₃), 대략 70% 알루미나(Al₂O₃)로 구성되며, 물론 소량의 티타늄(Ti)도 부가된다. 비록 스페이서 구조(102)가 본 실시예에서 이러한 혼합물로 구성된다 할지라도, 본 발명은 또한 다양한 다른 화합물 또는 구성요소 비율을 갖는 스페이서 월에 잘 적합하게 된다. 전형적으로, 스페이서 구조(102)는 1.25 밀리미터의 길이(캐소드에서 애노드까지)와 50마이크론의 폭을 가진다.

도 1을 다시 참조하면, 코팅 물질(104)은 스페이서 구조(102)의 일부에 도포된다. 본 실시예에서, 코팅 물질(104)은 대략 3% 티타늄을 갖는 Cr₂O₃로 구성된다. 더욱이, 본 실시예에서, 코팅 물질(104)은 대략 수백 옹스트롬(Angstrom)의 두께로 스페이서 구조(102)에 도포된다. 그러나, 코팅 물질(104)의 두께 변화는 본 발명의 범위내에서 일어난다. 도 1에 도시된 바와 같이, 본 실시예에서, 코팅 물질(104)은 스페이서 구조(102)가 전계 방출 디스플레이 디바이스의 캐소드(106)에 결합되는 근처의 스페이서 구조(102)의 하부에 도포된다. 더욱이, 본 실시예에서, 코팅 물질(104)은 스페이서 구조(102)가 전계 방출 디스플레이 디바이스의 애노드(108)에 결합되는 근처의 스페이서 구조(102)에 도포되지 않는다. 본 실시예에서, 코팅 물질(104)이 대략 3 퍼센트 티타늄을 갖는 Cr₂O₃로 구성된다 할지라도, 본 발명은 이하 개시되는 조건들을 만족하는 여러 다른 코팅 물질의 사용에도 또한 적합하다. 또한, 코팅 물질(104)이 비록 도 1에 도시된 바와 같이 스페이서 구조(102)의 하부에 도포된다 할지라도, 본 발명은 코팅 물질(104)이 스페이서 구조(102)의 여러 다른 부분에 도포되는 여러 다른 구성에도 잘 적합하다.

도 2a-2c를 참조하면, 도 1의 스페이서 어셈 블리에 대한 2차 방출 계수 함수(δ), 충돌 전자 에너지 및 스페이서 어셈블리 높이간의 비교가 도시된다. 종래의 전계 방출 디스플레이 디바이스에서, 전자들은 증가하는 전압 전위를 사용하여 캐소드(106)로부터 애노드(108)를 향해 가속된다. 더욱 특히, 전위는 전계 방출 디스플레이 디바이스의 캐소드(104) 근처에서 대략 0 keV이다. 따라서, 본 발명에서, 전압 전위는 스페이서 어셈블리(100)의 베이스 근처에서 대략 0 keV이다. 전압 전위는 전계 방출 디스플레이 디바이스의 애노드(108) 근처에서 대략 6 keV의 값으로 점차 증가된다. 따라서, 본 발명에서, 전압 전위는 스페이서 어셈블리(100)의 상부 근처에서 대략 6 keV이다. 이런 증가하는 전압 전위는 캐소드(106)와 애노드(108)간의 전압 전위 값들을 도시한 도 2B에 도식적으로 예시된다. 본 실시예의 스페이서 어셈블리(100)에 충돌하는 전자들이 그 지점에서 전압 전위와 대략 동일한 에너지를 가짐에 유의해야 한다. 따라서, 본 실시예에서, 도 2a와 2b를 비교하여 결정되는 바와 같이, 코팅 물질(104)은 스페이서 구조(102)의 베이스로부터, 전자가 충돌하는 스페이서 어셈블리(100)가 대략 3 keV의 에너지를 갖는 대략적인 지점까지 확장된다.

도 2c를 참조하면, 2차 전자 방출 계수 함수(δ)의 그래프(202)가 도시된다. 도 2c의 그래프(202)에서, 라인(204)은 0 keV와 6 keV간에서 도 1 및 2a의 베어(bare) 스페이서 구조(102)에 대한 2차 방출 계수 함수를 나타낸다. 라인(206)은 0 keV와 6 keV간에서 도 1 및 2a의 코팅 물질(104)에 대한 2차 방출 계수 함수를 나타낸다. 스페이서 어셈블리(100)가 "전기적인 비가시성(electrical invisible)"을 유지하기 위하여(즉, 배면판(캐소드,106))상의 행 전극으로부터 전면판(애노드,108)상의 픽셀 인광물질(phosphor)까지 통과하는 전자를 편향시키지 않기 위하여), 2차 전자 방출 계수 함수는 1의 값 또는 근처에서 유지되야만 한다. 도 2c의 라인(204)에 도시된 바와 같이, 베어 스페이서 구조(102)에 대한 2차 전자 방출 계수 함수는 입사 전자 에너지가 대략 0 keV와 3 keV 보다 작은 값 사이에 있을 때 1.0 보다 훨씬 크게 된다. 그러나, 베어 스페이서 구조(102)에 대한 2차 전자 방출 계수 함수는 입사 전자 에너지가 대략 3 keV보다 큰 값과 6 keV 사이에 있을 때 1.0의 값에 매우 근접하게 된다. 반대로, 도 2c의 라인(206)에 도시된 바와 같이, 도 1 및 2a의 코팅 물질(104)에 대한 2차 전자 방출 계수 함수는 입사 전자 에너지가 대략 0 keV와 3 keV보다 작은 값 사이에 있을 때 1.0의 값에 매우 근접하게 된다. 그러나, 코팅 물질(104)에 대한 2차 전자 방출 계수 함수는 입사 전자 에너지가 대략 3 keV보다 큰 값과 6 keV 사이에 있을 때 1.0보다 훨씬 작게 된다.

따라서, 본 실시예에서는 스페이서 구조(102)의 하부를 코팅 물질(104)로 코팅하며 스페이서 구조(102)의 상부를 코팅하지 않거나 또는 "베어(bare)"로 남겨둠에 의해 스페이서 어셈블리(100)에 잠재적으로 충돌하는 전자의 에너지에서의 변화를 보상한다. 그 결과, 스페이서 어셈블리(100)의 2차 전자 방출 계수 함수는 그 하부에서 1.0의 값 또는 근방에 있으며(코팅 물질(104)의 존재에 기인하여), 스페이서 어셈블리(100)의 2차 전자 방출 계수 함수는 그 상부를 따르는 소정 위치에서 1.0의 값 또는 근방에 있다(베어 스페이서 구조(102)의 존재에 기인하여). 그결과, 본 실시예의 스페이서 어셈블리(100)는 이와 연관된 복수의 2차 전자 방출 계수 함수를 가진다. 더욱이, 본 실시예는 스페이서 구조(102)의 일부를 코팅 물질(104)로 코팅함에 의해 스페이서 어셈블리(100)의 2차 전자 방출 계수 함수를 맞춤화한다.

또한, 2차 전자 방출 계수 함수가 소정의 위치에서 1.0의 값과 근접한 값을 갖도록 맞춤화됨에 의해 스페이서 어셈블리(100)에 "전기적인 비가시성"을 제공하기 위하여, 본 발명은 이와 연관된 여러 다른 이점을 가진다. 일 예로서, 과도 전하를 크게 수집하지 않고, 본 발명은 몇몇 종래의 스페이서 월에서 과도 전하를 방출하기 위해 필요한 전극 또는 다른 디바이스와 같은 값비싼 특징, 제조가 복잡하고 어려운 요건을 제거한다. 따라서, 본 발명은 쉽고 값싸게 제조될 수 있다. 또한, 본 실시예의 스페이서 어셈블리(100)가 전자 축적을 감소시키기 때문에, 스페이서 월로부터 드레인(drained)되어 존재하는 전하는 적어지게 된다. 그 결과, 벌크(bulk) 스페이서 구조(102)(및 코팅 물질(104))에 대한 저항 명세는 크게 완화될 수 있다. 이런 완화된 명세/요건은 스페이서 구조(102) 및 코팅 물질(104)의 비용을 감소시킨다. 따라서, 본 발명은 제고 비용을 감소시킬 수 있다. 전하가 적어지면 또한 월 물질의 저항이 증가되게 되어 월을 통한 누설 전류를 감소시킨다. 이는 전계 방출 디스플레이의 효율을 향상시킨다.

또한, 본 실시예에 따르는 스페이서 어셈블리의 제조는 연관되는 명확한 이점을 가진다. 예컨대, 도 2a의 실시예에서, 스페이서 구조(102)상의 코팅 물질(104)의 위치는 본 발명의 이점을 크게 변화시킴이 없이 조금 변경될 수 있다. 그 결과, 제조 공차는 심각한 성능 변경없이 제조 비용을 크게 감소시킬 만큼 완화될 수 있다.

또 다른 이점으로서, 스페이서 어셈블리(100)는 양호한 안정성을 가진다. 즉, 그 전체 길이를 따라 1.0 근방의 값으로 2차 전자 방출 계수 함수를 맞춤화하는 것 뿐만 아니라, 스페이서 어셈블리(100)는 스페이서 구조 및 코팅 또는 코팅들에 사용되는 물질에 따라서, 전자 충격을 받을 때 심하게 디그레이드되지 않는다. 예컨대, 코팅이 전자 충격에 대한 스페이서 구조 보다 덜 안정적이라면, 도 2a에 도시된 구성은 상당히 많은 수의 전자가 코팅이 없는 스페이서의 상부에 충돌되기 때문에 동작 중에 빠르게 디그레이드되지 않는다. 이것은 또한 코팅 안정성 요건을 완화하는 것으로 된다. 디그레이드함이 없이, 스페이서 어셈블리(100)는 전계 방출 디스플레이 디바이스의 진공 환경의 오염에 크게 기여하지 않는다. 또한, 본 실시예의 스페이서 어셈블리(100)를 구성하는 물질(즉, 스페이서 구조(102)에서 Cr₂O₃, Al₂O₃ 및 Ti 및 코팅 물질(104)에서 Cr₂O ₃)은 전계 방출 디스플레이 밀봉 프로세스 이전에 이로부터 제거되거나 세척되는 탄소 오염물질을 쉽게 가질 수 있다. 실제로, 일 실시예에서, 소정의 커버되지 않은 스페이서는 현재의 코팅 Cr₂O₃와 비교되게 탄소를 수집하는 것이 쉽지 않게 된다. 탄소 수집은 전자가 그 표면에 또한 충돌될 때에만 반드시 델리티리어스(deleterious)되는 것이 아니다. 월의 하반부에 대한 코팅을 제한함에 의해, 표면에 코팅된 탄소에 충격하는 전자는 적어지며, 다시 이는 더욱 안정한 구성을 가져오게 된다. 또한, 본 실시예의 스페이서 어셈블리(100)를 구성하는 물질은 전계 방출 디스플레이 밀봉 프로세스 이후에 탄소를 델리티리어스하게 수집하지 않는다. 그 결과, 본 실시예는 종래의 코팅되지 않는 스페이서 월과 연관된 탄소 관련 오염 효과를 가져오지 않는다.

도 3을 참조하면, 본 발명에 따르는 스페이서 어셈블리(300)의 다른 실시예가 도시된다. 도 1 및 2a의 실시예에서와 같이, 본 실시예에서 스페이서 어셈블리(300)는 그 일부에 도포되는 코팅(302)을 갖는 스페이서 구조(102)로 구성된다. 도 3의 실시예에서, 스페이서 구조(102)는 도 1 및 2a의 실시예와 연관해서 상술한 동일한 물질로 구성된다. 그러나, 본 발명은 여러 다른 화합물 또는 구성요소 비율을 갖는 스페이서 월에 또한 적합하다. 또한, 본 실시예에서, 코팅 물질(302)은 Cr₂O₃로 구성되나, 본 실시예는 또한 다른 여러 코팅 물질의 사용에도 적합하다.

도 3의 실시예를 다시 참조하면, 스페이서 구조(102)는 두께가 변하는 코팅 물질(302)을 가진다. 본 실시예에서, 코팅 물질(302)의 두께가 변하면 이에 따라 스페이서 어셈블리(300)에 충격하는 전자들의 에너지도 변해서, 코팅 물질(302)의 2차 전자 방출 계수 함수와 하부의 스페이서 구조(102)의 2차 전자 방출 계수 함수의 조합은 스페이서 어셈블리(300)를 따르는 소정의 위치에서 1.0 또는 그 근방의 값을 갖는 전체 2차 전자 방출 계수 함수를 제공하도록 조합된다. 더욱 특히, 코팅 물질(302)이 충분한 두께로 침적될 때, 2차 전자 방출 계수 함수는 코팅 물질(302)의 2차 전자 방출 계수 함수로 될 것이다. 반대로, 코팅 물질(302)이 존재하지 않을 때, 2차 전자 방출 계수 함수는 스페이서 구조(102)의 2차 전자 방출 계수 함수로 될 것이다. 그러나, 코팅 물질(302)이 충분히 얇을 때(예컨대, 영역(304)에서), 2차 전자 방출 계수 함수는 코팅 물질(302)의 2차 전자 방출 계수 함수의 일부와 하부 스페이서 구조(102)의 2차 전자 방출 계수 함수의 일부로 구성될 것이다. 따라서, 본 실시예는 충격 전자의 에너지가 캐소드(106) 근처의 영역에서의 대략 0keV의 값으로부터 애노드(108) 근처의 영역에서 대략 6keV의 값까지 증가한다는 사실을 고려한다. 본 실시예는 코팅(302)의 두께를 맞춤화하여, 코팅 물질(302)의 2차 전자 방출 계수 함수와 하부 스페이서 구조(102)의 2차 전자 방출 계수 함수의 조합이 소정의 위치에서 1.0 또는 그 근방의 값을 갖는 전체 2차 전자 방출 계수 함수를 제공하게 한다. 따라서, 본 실시예는 연관되는 2차 전자 방출 계수 함수들이 변하는 복수의 위치를 갖는 스페이서 어셈블리를 발생시킨다.

도 4를 참조하면, 스페이서 어셈블리(400)의 측면 개요도가 도시된다. 본 실시예에서, 스페이서 구조(102)는 그 제1 부에 도포되는 제1 코팅 물질(402) 및 그 제2 부에 도포되는 제2 코팅 물질(404)을 가진다. 도 4의 실시예에서, 스페이서 구조(102)는 도 1, 2a 및 3의 실시예와 연관해서 상술한 동일한 물질로 구성된다. 그러나, 본 발명은 여러 다른 화합물 또는 구성요소 비율을 갖는 스페이서 월에도 또한 잘 적합하게 된다. 또한, 본 실시예에서, 제2 코팅 물질(404)은 Cr₂O₃로 구성되나, 본 실시예는 여러 다른 코팅 물질의 사용에도 잘 적합하게 된다. 도 4의 실시예에서, 제1 코팅 물질(402)은 Nd₂O₃로 구성된다. 도 4에 도시된 바와 같이, 제1 코팅 물질(402)은 충돌 전자들이 대략 2-4keV의 범위에서의 에너지를 갖는 위치에서만 노출된다. 따라서, 이런 전위 범위에 대해 1.0 또는 그 근방의 값을 갖는 2차 전자 방출 계수 함수를 갖는 물질(예컨대, Nd₂O₃)를 선택함에 의해, 본 실 시예는 전체 2차 전자 방출 계수 함수를 소정의 값으로 맞춤화한다. 즉, 본 실시예는 캐소드(106) 근처에 침적되는 하위 에너지(예컨대, 0-2keV)에 대해 1.0 또는 그 근방의 2차 전자 방출 계수 함수를 갖는 코팅 물질(404)을 가진다. 본 실시예는 스페이서 구조(102)의 중간 지점 근처에 침적되는 중간 범위 에너지(예컨대, 2-4keV)에 대해 1.0 또는 그 근방의 2차 전자 방출 계수 함수를 갖는 코팅 물질(404)을 가진다. 결국, 본 실시예는 애노드(108) 근처에 침적되는 보다 높은 에너지(예컨대, 4-6keV)에 대해 1.0 또는 그 근방의 2차 전자 방출 계수 함수를 갖는 노출된 베어 스페이서 구조(102)를 가진다. 본 실시예는 스페이서 어셈블리(400)을 따르는 소정의 위치마다 최종 2차 전자 방출 계수 함수를 이전에 맞춤화하기 위해 제1 및 제2 코팅을 포함하는 물질 또는 그 위치, 그 두께를 변화시키는데에도 잘 적합하게 된다. 또한, 본 실시예는 소정의 최종 2차 전자 방출 계수 함수를 달성하기 위하여 2개의 코팅 물질 보다 많은 수의 물질을 사용하는데에도 잘 적합하게 된다.

도 5를 참조하면, 스페이서 월이 스페이서 월의 제1 부에 도포되는 제1 코팅 물질(502) 및 스페이서 월의 제2 부에 도포되는 제2 코팅 물질(504)을 갖는 스페이서 어셈블리(500)의 개요 측면도를 도시한다. 도 5의 실시예에서, 스페이서 구조(102)의 전체 표면은 코팅된다. 본 실시예에서, 스페이서 구조(102)는 도 1, 2a, 3 및 4의 실시예와 연관하여 상술한 동일한 물질로 구성된다. 그러나, 본 발명은 여러 다른 화합물 또는 구성요소 비율을 갖는 스페이서 월에도 또한 잘 적합하게 된다. 또한, 본 실시예에서, 제2 코팅 물질(504)은 Cr₂O₃로 구성되나, 본 실 시예는 여러 다른 코팅 물질의 사용에도 잘 적합하게 된다. 도 5의 실시예에서, 제1 코팅 물질(502)은 Nd₂O₃로 구성된다. 도 5에 도시된 바와 같이, 제1 코팅 물질(502)은 충돌 전자들이 대략 3-6keV의 범위에서의 에너지를 갖는 위치에서만 노출된다. 따라서, 이런 전위 범위에 대해 1.0 또는 그 근방의 값을 갖는 2차 전자 방출 계수 함수를 갖는 물질(예컨대, Nd₂O₃)을 선택함에 의해, 본 실시예는 전체 2차 전자 방출 계수 함수(overall secondary electron emission coefficient function)를 소정의 값으로 맞춤화한다. 즉, 본 실시예는 캐소드(106) 근처에 침적되는 하위 에너지(예컨대, 0-2keV)에 대해 1.0 또는 그 근방의 2차 전자 방출 계수 함수를 갖는 코팅 물질(504)을 가진다. 본 실시예는 애노드(108) 근처에 침적되는 보다 높은 에너지(예컨대, 3-6keV)에 대해 1.0 또는 그 근방의 2차 전자 방출 계수 함수를 갖는 코팅 물질(502)을 가진다. 본 실시예에서, 베어 스페이서 구조(102)는 전혀 노출되지 않는다. 본 실시예는 스페이서 어셈블리(500)을 따르는 소정의 위치마다 최종 2차 전자 방출 계수 함수(resultant secondary electron emission coefficient function)를 이전에 맞춤화하기 위해 제1 및 제2 코팅을 포함하는 물질 또는 그 위치, 그 두께를 변화시키는데에도 잘 적합하게 된다. 또한, 본 실시예는 소정의 최종 2차 전자 방출 계수 함수를 달성하기 위하여 2개의 코팅 물질 보다 많은 수의 물질을 사용하는데에도 잘 적합하게 된다.

도 6을 참조하면, 본 발명에 따르는 스페이서 어셈블리의 제조 동안에 수행되는 단계들의 플로우챠트(600)가 도시된다. 도 6에 도시된 바와 같이, 단계(602) 에서, 본 발명은 스페이서 월을 먼저 제공한다. 바람직한 실시예에서, 스페이서 월(예컨대, 도 1, 2a, 2, 4 및 5)의 스페이서 구조(102))은 물질들의 조합으로 구성된다. 더욱 특히, 본 실시예에서, 스페이서 구조(102)는 대략 30%의 산화 크롬(Cr₂O₃), 대략 70%의 알루미나(Al₂O₃)로 구성되며 물론 소량의 티타늄(Ti)도 부가된다. 스페이서 구조(102)가 본 실시예에서 이러한 혼합물로 구성되다 할지라도, 본 발명은 여러 다른 화합물 또는 구성요소 비율을 갖는 스페이서 월에도 또한 적합하게 된다. 전형적으로, 스페이서 구조(102)는 1.25 밀리미터의 길이(캐소드에서 애노드까지)와 50밀(mil)의 폭을 갖는다.

다음으로, 단계(604)에서, 본 실시예는 제1 코팅 물질(예컨대, 도 1의 코팅 물질)을 단계(602)에서 제공된 스페이서 월에 도포한다. 일 실시예에서, 코팅 물질은 Cr₂O₃로 구성된다. 더욱이, 본 실시예에서, 코팅 물질은 대략 수백 옹스트롬의 두께를 갖는 하부 스페이서 월에 도포된다. 그러나, 코팅 물질의 두께 변화는 본 발명의 범위내에 있다. 또한, 본 발명은 상술한 조건을 만족하는 여러 다른 코팅 물질의 사용에도 적합하게 된다. 또한, 본 발명은 코팅 물질이 도포되는 스페이서 구조(102)상의 위치를 변화시키는데에도 적합하게 된다. 즉, 본 발명은 예컨대 스페이서 월이 전계 방출 디스플레이 디바이스의 캐소드에 결합되는 위치 근방에 코팅 물질을 도포하며, 및/또는 스페이서 월이 전계 방출 디스플레이 디바이스의 애노드에 결합되는 위치 근방에 코팅 물질을 도포하지 않도록 하는데에도 적합하게 한다.

단계(606)를 참조하면, 본 실시예는 제2 코팅 물질(예컨대, 도 4의 코팅 물질(404))을 스페이서 어셈블리에 도포한다. 일 실시예에서, 제2 코팅 물질은 제1 코팅 물질(예컨대, 도 4의 코팅 물질(402))상에 입혀진다. 이렇게 할 때, 본 실시예는 전체 2차 전자 방출 계수 함수를 소정의 값으로 맞춤화한다. 즉, 본 실시예는 전계 방출 디스플레이 디바이스의 캐소드 근처에 침적되는 하위 에너지(예컨대, 0-3keV)에 대해 1.0 또는 그 근방의 2차 전자 방출 계수 함수를 갖는 코팅 물질(예컨대, 제1 코팅 물질)을 가진다. 본 실시예는 전계 방출 디스플레이 디바이스의 애노드 근처에 침적되는 보다 높은 에너지(예컨대, 3-6keV)에 대해 1.0 또는 그 근방의 2차 전자 방출 계수 함수를 갖는 다른 코팅 물질(에컨대, 제1 코팅 물질)을 가진다. 본 실시예는 스페이서 어셈블리를 따르는 소정의 위치마다 최종 2차 전자 방출 계수 함수를 정확하게 맞춤화하기 위해 제1 및 제2 코팅을 포함하는 물질 또는 그 위치, 그 두께, 그 화합물을 변화시키는데에도 잘 적합하게 된다.

도 7을 참조하면, 본 실시예에 따르며 사용되는 예시적인 컴퓨터 시스템(700)이 도시된다. 도 7의 시스템(700)은 개인용 컴퓨터 시스템, 랩톱(laptop) 컴퓨터 시스템, 개인용 디지털 단말기, 전화(무선 셀룰러 전화), 차량내 시스템, 범용 네트워크 컴퓨터 시스템, 내장된 컴퓨터 시스템, 및 독립형 컴퓨터 시스템을 포함하는 많은 수의 다른 컴퓨터 시스템내에서 동작할 수 있음에 유의해야 한다. 더욱이, 이하 후술될 바와 같이, 컴퓨터 시스템(700)의 구성요소는 예컨대 컴퓨터 시스템(700)에 결합되는 클라이언트 컴퓨터 및/또는 중간 디바이스에 상주한다. 또한, 도 7의 컴퓨터 시스템(700)은 예컨대 플로피 디스크 및 컴팩 트 디스크와 같은 컴퓨터 판독가능한 매체와 이에 결합되는 것들에 적응된다. 이런 컴퓨터 판독가능한 매체는 명료화를 위해 도 7에서 컴퓨터 시스템(700)와 결합되어 도시되지 않는다.

도 7의 시스템(700)은 정보를 통신하기 위한 어드레스(address)/데이터 버스(bus)(702), 및 정보 및 지시를 처리하기 위해 버스(702)에 결합된 중앙 처리 유닛(704)을 포함한다. 중앙 처리 유닛(unit)(704)은 예컨대 80x86계 마이크로프로세서 또는 여러 다른 타입의 처리 유닛일 수 있다. 시스템(700)은 또한 컴퓨터 사용가능한 휘발성 메모리(706)와 같은 데이터 저장 특징, 예컨대 중앙 처리 유닛(704)에 대한 정보 및 지시를 저장하기 위해 버스(702)에 결합되는 랜덤 액세스 메모리(random access memory, RAM), 컴퓨터 사용가능한 비휘발성 메모리(708)와 같은 데이터 저장 특징, 예컨대 중앙 처리 유닛(704)에 대한 스태틱 정보 및 지시를 저장하기 위해 버스(702)에 결합되는 판독전용 메모리(read only memory, ROM) 및 정보와 지시를 저장하기 위해 버스(702)에 결합되는 데이터 저장 유닛(710)(예컨대, 자기 또는 광 디스크 및 디스크 드라이브)를 포함한다. 본 발명의 시스템(700)은 또한 정보 및 커맨드(cmmand) 선택을 중앙 처리 유닛(704)에 통신하기 위해 버스(702)에 결합되는 알파뉴메릭(alphanumeric) 및 함수 키를 포함하는 선택적인 알파뉴메릭 입력 장치(712)를 포함한다. 시스템(700)은 또한 사용자 입력 정보 및 커맨드 선택을 중앙 처리 유닛(704)에 통신하기 위해 버스(702)에 결합된 커서 제어 디바이스(714)를 선택적으로 포함한다. 본 실시예의 시스템(700)은 또한 정보를 디스플레이하기 위해 버스(702)에 결합되는 전계 방출 디스플레이 디바이스(716)를 포함한다.

도 7을 다시 참조하면, 선택적인 커서(cursor) 제어 디바이스(714)는 컴퓨터 사용자로 하여금 디스플레이 디바이스(716)의 디스플레이 스크린상에 가시성의 심볼(커서)의 2차원 움직임을 동적으로 시그널링(signal)하게 한다. 커서 제어 디바이스(714)의 많은 다른 구현은, 트랙볼(trackball), 마우스(mouse), 터치패드(touchpad), 죠이스틱(joystick) 또는 소정 방향의 이동 또는 변위 방식을 시그널링할 수 있는 알파뉴메릭 입력 디바이스(712)상의 특정 키를 포함하는 종래 기술에 공지되어 있다. 선택적으로, 커서는 특정 키 및 키 시퀀스(sequence) 커맨드를 사용하여 알파뉴메릭 입력 디바이스(712)로부터의 입력을 통해 다이렉티트(directed)해지거나 및/또는 활성화될 수 있다. 본 발명은 또한 예컨대 음성 커맨드와 같은 다른 수단에 의해 커서를 다이렉팅하는데에도 적합하게 된다.

도 8을 참조하면, 본 발명의 일 실시예에 따르는 스페이서 어셈블리(800)의 개요 측단면도가 도시된다. 본 실시예에서, 스페이서 어셈블리(800)는 스페이서 구조(802)로 구성된다. 전형적으로, 스페이서 구조(802)는 대략 1.25 밀리미터의 길이(캐소드로부터 애노드까지)와 대략 50마이크론의 폭을 갖는다. 또한, 다음의 설명에서 특정 스페이서 월이 언급된다 할지라도, 본 발명은 제한적이지 않는 포스트, 크로스, 핀, 월 세그먼트, T형 객체, 등을 포함하는 스페이서 구조로서 이하 언급되는 여러 다른 지지체 구조로 사용되는데에도 적합하게 됨을 유의해야 한다. 그러나 본 명세서에서는 스페이서 구조 용어는 제한적이지 않는 상술한 지지체 구조의 여러 타입을 포함하는 것으로 한다. 더욱이, 다음의 설명이 전계 방출 디스플레이 디바이스에서 본 발명의 여러 실시예의 사용을 특별히 한정하고 있을지라도, 본 발명의 여러 실시예는 여러 다른 평판 디스플레이 디바이스에 사용되는데 적합하게 된다. 또한, 코팅 물질의 사용을 언급하는 본 발명의 실시예가 하부 스페이서 구조의 전체 부분에 도포되는 코팅 물질을 나타낸다 할지라도, 본 발명은 코팅 물질이 하부 스페이서 구조의 특정 부분만에 도포되는 여러 다른 구성에도 적합하게 된다.

도 8을 다시 참조하면, 지지체 구조(802)의 2차 전자 방출 계수는 월 상의 충전이 빔(beam) 편향을 초래할 수 있기 때문에 월의 어느 한 측면상에 비활성화된 인을 가져오므로, 지지체 구조의 비가시성을 달성하는데 중요한 역활을 담당한다. 무충전 또는 매우 낮은 충전을 달성하기 위하여, 월 물질의 2차 전자 방출 계수는 전계 방출 디스플레이 동작 전압(예컨대, 5kV 내지 8kV)의 모든 범위에 대해 대략 1 주위에 있어야만 한다. 본 실시예에서, 지지체 구조(802)는 산화세륨을 포함한다. 일 실시예에서, 5kV 내지 7kV의 전계 방출 디스플레이 동작 전압 범위에 대해 산화세륨의 측정된 2차 전자 방출 계수는 대략 0.75 내지 1.77의 2차 전자 방출 계수를 제공한다. 더욱 특히, 본 실시예의 스페이서 구조는 산화세륨으로 도핑된 순수 Al₂O₃이다. 이런 실시예에서, 스페이서 구조는 양호한 평활성(smoothness) 및 강도를 달성한다. 예컨대, 본 실시예의 스페이서 구조(802)는 Al₂O₃(모 스케일(Mohs scale)에서 Al₂O₃은 7의 거칠기(hardness)를 가짐)와 산화세륨(모 스케일에서 산화세륨은 6의 거칠기를 가짐)간의 거칠기를 가진다.

도 9를 참조하면, 본 발명의 다른 실시예(900)가 도시된다. 본 실시예에서, 스페이서 구조(902)는 그 일부에 도포되는 코팅 물질(904)을 가진다. 본 실시예에서, 코팅 물질(904)은 옹스트롬 차원의 두께를 갖는 스페이서 구조(902)에 도포된다. 그러나, 코팅 물질(904)의 두께 변화는 본 발명의 범위내에 있다. 또한, 코팅 물질(904)이 도 9에 도시된 스페이서 구조(902)의 전체 부분에 도포된다 할지라도, 본 발명은 코팅 물질(904)이 스페이서 구조(902)의 특정 부분만에 도포되는 여러 다른 실시예에도 적합하게 된다.

도 9를 다시 참조하면, 상술한 바와 같이, 평판 디스플레이의 동작 전압에 대해 대략 1의 2차 전자 방출 계수를 달성하는 것이 바람직하다. 본 실시예는 고에너지 입사 또는 1차 전자의 비교적 약한 산란 및 하위 에너지 2차 전자의 매우 강한 산란을 달성하는 물질을 제공한다. 더욱 특히, 본 실시예에서, 코팅 물질(904)은 적층 물질로 구성된다. 본 실시예에서, 적층 물질은 세라믹 지지체 구조(902)의 전면에 평행한 기초면에 침적(deposit)된다. 이렇게 할 때, 본 실시예의 코팅 물질(904)은 달성되며, 랜덤(random)한 배향들의 비교가능한 물질의 2차 전자 방출 계수 보다 2차 전자 방출 계수가 훨씬 감소된다(즉, 1의 값의 근접하게).

도 9를 다시 참조하면, 일 실시예에서, 코팅 물질(904)을 구성하는 적층 물질은 반금속이다. 더욱이, 일 특정 실시예에서, 코팅 물질(904)의 적층 물질은 흑연, MoS₂, MoSe₂ 등과 같은 물질로 구성된다.

도 10을 참조하면, 본 발명의 다른 실시예(1000)가 도시된다. 도 10의 실시예에서, 지지체 구조(1002)는 이에 침적되는 코팅 물질(1004)을 가진다. 본 실시예에서, 코팅 물질(1004)은 전이 금속 산화 화합물로 구성된다. 이런 코팅 물질은 전자 도피 깊이, 람다(lambda)를 감소시킨다. 전자 도피 깊이, 람다에서의 이런 감소는 4기 산화물에서 고용체를 형성함에 의해 달성되어, 도전 대역에서 비점유 d 상태인 이온 원자가 또는 이온 반경에서 랜덤한 순서가 유도된다. 따라서, 본 실시예의 코팅 물질(1004)은 월 가시성을 감소시킨다(즉, 비가시성을 증가시킨다). 또한, 본 실시예의 코팅 물질(1004)은 낮은 2차 전자 방출, 높은 저항, 높은 열 안정성, 전자 빔 충격하에서의 높은 안정성, 및 탄화수소 오염에 대한 높은 저항의 소정의 필요 속성들을 만족한다. 더욱이, 코팅 물질(1004)은 지지체 어셈블리(1000)의 전기 도전을 증가시킴이 없이 지지체 어셈블리(1000)의 2차 전자 방출을 감소시킨다. 또한, 코팅 물질(1004)은 상술한 속성들을 달성하며, 섭씨 500도를 포함하는 열 처리시 디그레이드되지 않는다. 코팅 물질(1004)은 상술한 속성들을 달성하며, 디스플레이 동작 동안 전자 플럭스(flux)에 오래 노출되는 것에 디그레이드되지 않는다. 또 다른 이점으로서, 본 실시예의 코팅 물질(1004)은 상술한 속성들을 달성하며 방출 디스플레이의 전형적인 어셈블리 및 밀봉 프로세스 동안 전형적으로 직면하는 가스 화학 물질의 타입에 노출될 때 디그레이드되지 않는다.

도 10을 다시 참조하면, 코팅 물질(1004)은 일 실시예에서 3기 및 4기 전이 금속 산화물로 이루어진다. 더욱 특히, 일 실시예에서, 코팅 물질(1004)은 페로브 스카이트(perovskite) 조성물, 즉, AB0₃, 여기서 A 및 B는 전이 금속이다. 다른 실시예에서, 코팅 물질(1004)은 예컨대 "A" 원자 위치를 구성하는 용액으로서 함께 혼합될 수 있는 란탄족 원소들 중 임의의 하나(예컨대, (Nd_x,P_r1-x)TiO₃)로 구성된다. 또 다른 실시예에서, 코팅 물질(1004)은 예컨대 La_xBa_(2-x)CuO₄(여기서 A, B는 전이 금속이다)와 같은 A₂BO₄조성물로 구성된다. 이들 코팅 물질들의 독특하고 제어가능한 속성들 중 하나는 내부 2차 전자들을 산란시키며, 2차 전자들을 솔리드로부터 벗어나기 전에 이들의 에너지를 상실하게 하여 이들을 트래핑(trapping)하는 능력에 달려 있다. 또한, 임의의 4기 조성물은 이런 속성의 특징인 "도피 길이"를 감소시키는 것으로 알려졌다. 따라서, 일 실시예에서, 코팅 물질(1004)은 원자가가 변하는 "A" 사이트상에서 원자가 혼합되는 물질로 구성된다. 일예는 La_xBa_(1-x)TiO₃이다. 이 경우, La 및 Ba는 보다 적은 격자 사이트를 점유한다. La는 3+ 이온이며, Ba는 2+ 이온이다. 이들의 국부 전계의 랜덤한 속성은 전자 산란을 강화하며 람다를 감소시킨다.

도 10을 다시 참조하면, 다른 실시예에서, 코팅 물질(1004)은 동일한 원자가의 물질이 혼합되나 밴드 갭(band gap)에서 다른 에너지 비점유 상태를 갖는 물질들로 구성된다. 일 예는 SrTi_xZr_(1-x)O₃이다. 본 실시예에서, Ti, Zr은 4+ 구성을 가지나, 이들은 갭에서 다른 에너지들의 비점유 d 오비탈을 가지기 때문에, 전자 산란을 용이하게 하며 람다를 감소시키는 도전 밴드의 바닥 근처에서 효율적인 "거 칠기" 또는 랜덤성이 있게 된다.

도 10을 다시 참조하면, 또 다른 실시예로서, 코팅 물질(1004)은 다른 크기의 원자들이 동일한 격자 사이트상에서 혼합되는 물질로 구성된다. 이런 일 실시예에서, 코팅 물질(1004)은 La_xY_(1-x)CrO₃로 구성된다. 본 실시예에서, La, Y는 원자가가 3+이지만, 크게 다른 이온 반경을 가진다. 그 결과는 격자가 Y 원자들 주위에 상대적인 장력에 존재하며 La 원자 주위에 상대적인 압축에 존재한다는 것이다. 그결과, 밴드갭은 전자 산란을 용이하게 하며 람다를 감소시키는 랜덤하게 변하는 에너지를 가진다.

도 11을 참조하면, 본 발명의 다른 실시예(1100)가 도시된다. 도 11의 실시예에서, 코팅 물질(1104)은 지지체 구조(1102)상에 침적될 때 충전이 최소화되며 지지체 구조(1102)가 비가시성이 되도록 전기 속성의 적절한 조합을 가진다. 종래 기술에서는, 짧은 범위의 흑연 구조를 갖는 탄소가 낮은 2차 전자 방출을 나타내는 것으로 알려져 있다. 그러나, 흑연의 전기 전도는 지지체 구조(1102)와 같은 지지체 구조의 표면상에서 두꺼운 코팅의 사용을 방지한다. 충분한 저항 코팅을 얻기 위하여, 15옹스트롬 정도의 탄소막 두께가 필요하다. 이런 범위의 두께는 재생가능한 방식으로 침적하기가 어렵다. 그러나, 본 실시예의 질화붕소는 흑연을 매우 덜 생성하며, 질화붕소와 탄소의 본 복합물은 낮은 2차 전자 방출 및 충분하게 큰 저항을 갖는 코팅을 생성하여 보다 두꺼운 층들의 사용을 허용하게 한다. 따라서, 본 실시예의 코팅 물질(1104)은 대략 15옹스트롬 보다 두꺼운 두께를 갖는데 적합 하게 된다.

도 11을 다시 참조하면, 본 실시예의 코팅 물질(1104)은 질화붕소 단독으로 또는 탄소막과 조합하여 사용되어 낮은 2차 전자 방출을 생성하는 결정 구조를 갖는 물질을 얻게 된다. 이런 이전에 관찰된 결정 구조에 더하여, 질화붕소 단독으로 또는 탄소와 조합하는 본 코팅 물질(1104)은 탄소 단독인 경우 보다 높은 저항을 가진다. 또 다른 이점으로서, 본 실시예의 코팅 물질(1104)(즉, 질화붕소 단독 또는 탄소막과 조합하는)은 이들의 결정 구조의 유사성 때문에 흑연과 많은 유사한 기계적인 속성을 공유한다.

도 12를 참조하면, 본 발명의 또 다른 실시예가 도시된다. 본 실시예에서, 지지체 구조(1202)는 붕소화물, 탄화물 또는 질화물과 같은 물질들 중 적어도 하나로 이루어진다. 이런 실시예에서, 물질들은 벌크 형태(즉, 소결된 세라믹체로서)로 형성된다. 이들 물질들은 이들의 구성요소들 중 하나로서 붕소(B), 탄소(C) 또는 질소(N)를 갖는 특성 화합물이다. 예컨대, BN은 질화붕소에 대응한다. 여러 다른 명백한 이점들은 본 실시예에 따르는 스페이서 구조로서 붕소화물, 탄화물, 또는 질화물을 사용함에 의해 구현된다. 예컨대, 이런 물질들은 그 속성에 있어 매우 강하게 공유하며 따라서 다음의 일반적인 속성을 가진다: 이들 물질은 (ⅰ) 매우 하드(hard)하고 기계적으로 강하다. (ⅱ) 매우 높은 녹는점들을 가진다. (ⅲ) 일반적으로 매우 산화가 잘되는 저항성이다. (ⅳ) 큰 밴드갭을 가지므로 넓은 밴드갭 반도체와 같이 행동한다. (ⅴ) 매우 높은 진성 저항을 가진다.

도 13을 참조하면, 본 발명의 또 다른 실시예(1300)가 도시된다. 본 실시예 에서, 지지체 구조(1302)는 이에 도포되는 코팅 물질(1304)을 가진다(일 실시예에서, 스페이서 구조(1302)는 또한 붕소화물, 탄화물 또는 질화물과 같은 물질들 중 적어도 하나로 이루어 진다.). 본 실시예에서, 코팅 물질(1304)은 붕소화물, 탄화물 또는 질화물과 같은 물질들중 적어도 하나로 구성된다. 이런 실시예에서, 물질들은 박막으로 형성된다. 이들 물질들은 이 구성요소들 중 하나로서 붕소(B), 탄소(C) 또는 질소(N)를 갖는 특성 화합물이다. 예컨대, BN은 질화붕소에 대응한다. 여러 다른 명백한 이점들은 본 실시예에 따르는 코팅 물질로서 붕소화물, 탄화물, 또는 질화물을 사용함에 의해 구현된다. 예컨대, 이런 물질들은 그 속성에 있어 매우 강하게 공유하며 따라서 다음의 일반적인 속성을 가진다: 이들 물질은 (ⅰ) 매우 하드하고 기계적으로 강하다. (ⅱ) 매우 높은 녹는점들을 가진다. (ⅲ) 일반적으로 매우 산화가 잘되는 저항성이다. (ⅳ) 큰 밴드갭을 가지므로 넓은 밴드갭 반도체와 같이 행동한다. (ⅴ) 매우 높은 진성 저항을 가진다. 또한, 본 실시예의 코팅 물질(1304)은 여러 프로세스들을 사용하여 스페이서 구조(1302)에 대한 어플리케이션에 잘 적합하게 된다. 이들 프로세스는 예컨대, 이들 물질들의 박막을 침적하기 위하여 펄스형 레이저 제거(ablation)를 포함한다. 더욱이, 큰 영역들은 화학 기상 침적, 스퍼터링(sputtering), 또는 액상 처리 루트(route)를 사용하여 코팅될 수 있다.

도 14를 참조하면, 본 발명의 또 다른 실시예(1400)가 도시된다. 본 실시예에서, 스페이서 구조(1402)는 산소를 방출하는 물질을 포함한다. 도 14를 다시 참조하면, 일 실시예에서 스페이서 구조(1402)의 산소 방출 물질은 과염소산염, 과산화물 및 질산염과 같은 산화제로 구성된다. 선택된 물질에 대한 중요한 기준은 1) 산소 방출 전후 모두에 높은 절연성이 있으나 임의의 코팅 물질로부터 스페이서 구조(1402)로 통과하는 전하를 방지할 만큼 절연성이 있지는 않으며, 2) 밀봉 사이클 온도(〈400℃) 통해 안정하며, 3) 전자 충격하에서 다소 불안정하고, 4) 스퍼터링에 의해 물질의 얇은(100옹스트롬 정도) 층을 침적하는 것이 가능하다.

더욱 특히, 일 실시예에서, 스페이서 구조(1402)는 그 표면층에서 KClO₄와 같은 과염소산염을 포함한다. 이렇게 할 때, 본 실시예는 월 표면에서 산소 손실을 방지하며 산화에 의해 표면 오염을 제거한다. 본 실시예의 산소 방출 물질은 밀봉 프로세스를 통해 안정적이나, 루더포드(Rutherford) 산란된 전자에 의한 충격하에서 튜브의 수명에 걸쳐 점차 방출 산소가 약해지게 된다. 특정 예에서, KClO₄는 400℃에서 안정적이다.

도 14를 다시 참조하면, 스페이서 구조(1402)가 이에 침적되는 낮은 SEEC 코팅 물질을 가지는 일 실시예에서, 본 실시예의 산소 방출 물질은 코팅 물질내에서 혼합되거나 또는 코팅물질하에서 놓이게 된다. 스페이서 구조(1402)가 이에 침적되는 코팅 물질을 가지지 않는 일 실시예에서, 산소 방출 물질은 월 표면상에 놓이게 된다. 산소는 O 이온의 형태 및 O₂ 가스가 없는 형태에서 주로 바람직하게 방출된다.

본 발명의 하나의 특징은, 스페이서 구조(1402)에서 상실된 산소를 보충하며 스페이서 구조(1402)상의 탄소 오염을 "태워버려(burn away)"(CO 또는 CO₂로) 과도 산소를 생성하는 능력이다. CO 및 CO₂가스 생성물은 디스플레이 디바이스에서 게터(getter)에 의해 퍼내어진다(pump away). 과도 O₂의 소량이 또한 퍼내어질 수 있다. 본 실시예에서 달성되는 바와 같이, 국부적으로 발생된 산소는 산소를 디스플레이 디바이스의 배경 가스에 두는데 뛰어나다. 산소는 전자 빔 플럭스에 비례해서 그리고 전자 빔에 의해 행해지는 "손상"(산소 손실 및 탄소질의 층 형성)에 대략 비례해서 국부적으로 방출된다. 산소는 O₂ 분자들이 지지체 구조(1402) 또는 오염과 반응할 수 있기 전에 지지체 구조(1402)의 표면에서 파괴되야만 하는 O₂ 분자보다 더 반응적인 형태의 이온일 수 있다. 많은 양의 산소는 전계 방출기의 디테리오레이션(deterioration)을 야기하며, 다른 오염에 대한 펌프 레이트(pumping rate)를 감소시키는 게터를 오버로드(overload)하기 때문에 디스플레이 디바이스의 배경 가스에 남겨지지 않을 수 없다.

도 15를 참조하면, 본 발명의 다른 실시예(1500)가 도시된다. 본 실시예에서, 스페이서 구조(1502)는 이에 도포되는 코팅 물질(1504)을 가진다. 본 실시예에서, 코팅 물질(1504)은 산소를 방출하는 물질을 포함한다. 일 실시예에서, 코팅 물질(1504)의 산소 방출 물질은 과염소산염, 과산화물 및 질산염과 같은 산화제로 구성된다. 선택된 물질에 대한 중요한 기준은 1) 산소 방출 전후 모두에 높은 절연성이 있으나 코팅 물질(1504)로부터 스페이서 구조(1502)로 통과하는 전하를 방지할 만큼 절연성이 있지는 않으며, 2) 밀봉 사이클 온도(〈400℃) 통해 안정하며, 3) 전자 충격하에서 다소 불안정하고, 4) 스퍼터링에 의해 물질의 얇은(100옹스트롬 정도) 층을 침적하는 것이 가능하다.

더욱 특히, 일 실시예에서, 코팅 물질(1504)은 KClO₄와 같은 과염소산염 화합물을 포함한다. 이렇게 할 때, 본 실시예는 코팅 물질(1504)에서 산소 손실을 방지하며 산화에 의해 표면 오염을 제거한다. 본 실시예의 산소 방출 물질은 밀봉 프로세스를 통해 안정적이나, 루더포드(Rutherford) 산란된 전자에 의한 충격하에서 튜브의 수명에 걸쳐 점차 방출 산소가 약해지게 된다. 특정 예에서, KClO₄는 400℃에서 안정적이다.

도 15를 다시 참조하면, 본 실시예에서 산소는 바람직하게 O 이온과 O₂가 없는 형태에서 주로 방출된다. 본 실시예에서, 코팅 물질(1504)의 두께는 디스플레이 디바이스의 수명에 걸쳐 스페이서 어셈블리(예컨대, 하부 스페이서 구조(1502) 및 코팅 물질(1504))의 전도성의 변화를 방지하는데 충분한 레이트에서 산소를 방출할 최소한의 필요로 선택되야만 한다.

도 16을 참조하면, 본 발명의 또 다른 실시예(1600)가 도시된다. 세라믹 및 다른 절연 스페이서 구조(1602)는 "자유 전자"의 결여에 기인하여 금속 지지체 구조 보다 높은 2차 전자 방출 계수(SEEC)를 갖는 경향이 있다. 본 실시예는 스페이서 구조(1602)상에서 전형적으로 1604로 도시되는 금속함유 입자들을 분산시킴에 의해 절연 스페이서 구조(예컨대, 스페이서 구조(1602))를 포함하는 스페이서 어셈블리의 SEEC를 낮추게 된다.

도 17을 참조하면, 금속 함유 입자(1604)의 측 단면도가 도시된다. 본 실시 예에서, 금속 함유 입자(1604)는 절연 쉘(1702)에서 전기적으로 고립되는 금속 물질(1704)의 코어로 구성된다. 따라서, 스페이서 구조(1602)의 저항성은 스페이서 구조(1602)상의 금속 함유 입자(1604)의 존재에 의해 영향을 크게 받게 되지 않는다. 일 실시예에서, 금속 물질(1704)의 코어(core)는 파우더 야금술을 통해 대략 1,000-10,000 옹스트롬의 직경을 갖는다. 더욱이, 일 실시예에서, 절연 쉘(1702)은 대략 20-200 옹스트롬의 두께를 가진다.

본 실시예의 금속 함유 입자(1604)를 제조하는 방법은 적어도 2가지가 있다. 일 실시예에서, 금속 함유 입자(1604)는 산소 또는 질소를 갖는 구의 형태로 금속 파우더를 반응시킴에 의해 제공된다. 금속 함유 입자(1604)의 SEEC값은 낮은 전압(전자의 관통 깊이가 쉘 두께 보다 작을 때)에서 절연 쉘(1702)의 값이다. 그러나, 금속 함유 입자(1604)의 SEEC 값은 높은 전압(전자의 관통 깊이가 쉘 두께 보다 클 때)에서 금속 코어(1704)의 값으로 접근한다. 따라서, 전이 에너지는 쉘 두께에 의존한다. 따라서, 금속 함유 입자로 코팅되는 스페이서 구조의 전반적인 충전 행위를 제어하기 위해서는 20 내지 200 옹스트롬의 범위에서 쉘 두께를 제어할 필요가 있다.

도 17을 참조하면, 일 실시예에서, 금속 함유 입자(1604)의 물질(1704)의 금속 코어는 Si, Al, Ti, Cr, Zr, La, Ce, Pr, Nd, Pm, Sm, Eu, Gd, Tb, Dy, Ho,Er, Tm, Yb, 및 Lu로 이루어지는 그룹으로부터 선택되는 물질로 형성된다. 절연 쉘(1702)은 제어되는 온도에서 제어되는 시간 동안 산소를 갖는 물질(1704)의 금속 코어를 반응시킴에 의해 형성된다. 다른 실시예에서, 금속 함유 입자(1604)의 물 질(1704)의 금속 코어는 Si, Al, Ti, Cr, Zr, La, Ce, Pr, Nd, Pm, Sm, Eu, Gd, Tb, Dy, Ho,Er, Tm, Yb, 및 Lu로 이루어지는 그룹으로부터 선택되는 물질로 형성되면, 절연 쉘(1702)은 제어되는 온도에서 제어되는 시간 동안 질소를 갖는 물질(1704)의 금속 코어를 반응시킴에 의해 형성된다.

도 18을 참조하면, 금속 함유 입자의 다른 실시예가 도시된다. 본 실시예에서, "자유 전자"는 금속을 다공성 매트릭스(matrix)에 주입시킴에 의해 도입되며, 양호한 호스트 구조는 덤벨(dumbbell)과 연결되는 것으로 묘사된 제올라이트(zeolite,1800)의 구조일 것이다. 예컨대, 전형적인 제올라이트(1800)에서는 덤벨의 헤드(소위 솔데라이트 케이지(sodalite cage,1802)로 언급됨)에서 금속 클러스터(cluster)(1-8 원자)를 수용하는데 충분한 공간을 가지나, 덤벨의 스틱(채널,1804))에서 금속 원자에 대해서는 공간을 가지지 않는다. 이 구조(1800)는 절연된 금속 클러스트를 절연 호스트에 도입시키게 한다.

또한, 본 실시예는 금속 함유 입자(1604)를 지지체 구조(1602)에 적용시키기 위한 여러 수단을 사용하는데 적합하게 된다. 예컨대, 금속 함유 입자(1604)는 딥(dip)-코팅 또는 스프레이(spray) 기술을 채용함에 의해 지지체 구조(1602)에 코팅될 수 있다. 금속 함유 입자(1604)의 밀집 집합이 요구된다면, 금속 함유 입자(1604)는 콜로이드(colloidal) 용액에 부유(suspend)되며 건조 프로세스를 제어함에 의해 지지체 구조에 그리고 서로 부착되게 한다. 이 프로세스는 금속 함유 입자(1604)의 쉘과 용액간의 표면 에너지를 안정하게 하는 "졸(sol)"의 설계를 요구한다. 이 기술의 두번째 이점은 금속 함유 입자(1604)의 밀집된 집합이 "다공성 코팅"을 이루며 그 모포로지(morphology)에 기인하여 SEEC에서 부가 감소를 얻게 된다는 것이다.

더욱이, 하나의 금속 함유 입자(1604)로부터 다른 금속 함유 입자(1604)로 아크(arc)하는 전류(절연 쉘을 통해 터널링(tunneling)전류가 실질적이다.)에 대해 관심있는 일 실시예에서, 코팅은 금속 함유 입자(1604)가 평균적으로 서로 터치되지 않는 것을 채용한다. 그런 실시예에서, 금속 함유 입자(1604)는 평균 간격이 금속 함유 입자(1604)의 직경 보다 다소 큰 밀도에서 침적된다. 밀집된 코팅(금속 함유 입자(1604)에 의한 50% 미만의 면적 커버리지(coverage))를 달성할 수 있으며, 전기 영동 기술에 의해서 금속 함유 입자(1604)의 클러스팅(clustering) 또는 집합을 방지할 수 있다. 이 경우, 코팅이 유도되는 졸은 금속 함유 입자(1604) 각각에 대한 전기 충전을 유지하게 하여 이들이 램덤 또는 클러스트화된 어레이(array) 대신에 순서화되거나 또는 잘 이격된 어레이로서 침적되게 한다.

도 19를 참조하면, 본 발명의 다른 실시예(1900)가 도시된다. CeO₂는 진공 또는 감산 분위기에서 어닐(anneal)시 산소를 상실하는 것으로 알려져 왔다. 또한, 100℃이하의 온도에서 CeO₂ 코팅된 지지체 구조의 전자 충격은 지지체 구조의 저항의 큰 감소 및 산소 상실을 초래한다.

본 실시예에서, CeO₂는 CeO₂의 저항을 증가시키도록 도핑되며, 도핑된 CeO₂는 코팅 물질로서 사용된다. 특히, 일 실시예에서, CeO₂는 란탄족 이온들(Y, La 등)로 도핑되며, 그 물질은 하부 지지체 구조(1902)에 대한 코팅 물질(1904)로서 사용된 다. 란탄족 이온들(Y, La 등)은 전하 캐리어로서 이온(금속 치환 음이온 및 산소가 없는 양이온)만을 남겨둔 CeO₂에서 모든 전자 전도성을 억제하게 한다.

도 19를 다시 참조하면, 코팅 물질(1904)에서 란탄족 이온이 전자 전하 캐리어 모두를 보상하기 때문에, 저항은 산소 화학량론(stoichiometry), 산소 원자가 농도 및/또는 산소 부분 압력에 더이상 민감하지 않는다. 따라서, 본 실시예는 보다 안정적인 지지체 구조 코팅 물질(1904)을 제공한다.

다른 실시예에서, CeO₂는 Cr로 도핑되며 그 물질이 하부 지지체 구조(1902)에 대한 코팅 물질(1904)로서 사용된다. Cr은 전하 캐리어로서 이온(금속 치환 음이온 및 산소 원자가 양이온)만을 남겨두는 CeO₂에서 모든 전자 전도성을 완전히 억제한다. 더욱이, 본 실시예에서, 코팅 물질(1904)에서의 Cr 이온이 모든 전자 전하 캐리어를 보상하기 때문에, 저항은 산소 화학량론, 산소 원자가 농도 및/또는 산소 부분 압력에 더이상 민감하지 않는다. 따라서, 본 실시예는 보다 안정적인 지지체 구조 코팅 물질(1904)을 제공한다.

다른 실시예에서, CeO₂는 Ni로 도핑되며 그 물질이 하부 지지체 구조(1902)에 대한 코팅 물질(1904)로서 사용된다. Ni는 전하 캐리어로서 이온(금속 치환 음이온 및 산소 원자가 양이온)만을 남겨두는 CeO₂에서 모든 전자 전도성을 완전히 억제한다. 더욱이, 본 실시예에서, 코팅 물질(1904)에서의 Ni 이온이 모든 전자 전하 캐리어를 보상하기 때문에, 저항은 산소 화학량론, 산소 원자가 농도 및/또는 산소 부분 압력에 더이상 민감하지 않는다. 따라서, 본 실시예는 보다 안정적인 지지체 구조 코팅 물질(1904)을 제공한다.

도 20을 참조하면, 본 발명의 또 다른 실시예(2000)가 도시된다. 본 실시예에서, 형성(formation)의 자유 에너지(△G)에 기초하여 스페이서 구조(2002)의 벌크 물질에 대한 선택 기준이 제공된다. 형성의 자유 에너지가 더욱 음으로 갈수록, 물질 시스템은 더욱 안정적으로 된다. 추론으로서, 스페이서 구조(200)의 물질 디그레이션(degration)은 △G에서의 증가로 증가된다. 더욱이, 열적 어닐링은 스페이서 구조(2002)의 안정성을 개선하는 것으로 알려져 왔다. 지지체 구조(2002)에 대한 물질이 열동적으로 안정적일 지라도(CRC 핸드북(handbook)으로부터 취해진 결정 물질에 대한 데이터에 기초하여), 동역학, 온도, 탄화수소에 대한 친화력, 고 전계, 전자빔 충격 및 물질의 결정성으로부터의 편이와 같은 다른 요인들은 디그레이션 메카니즘을 다른 정도로 악화시킨다.

본 실시예에서, 지지체 구조(2002)에 대한 선택 기준은 그 안정성에 기초로 한다. 제1 원리 기준에 대한 선택이 있다면, 지지체 구조(2002)에 대한 선택 기준은 전기 저항, 저항의 온도 계수(TCR), 열 전도성(k), SEEC 등에 기초로 한다. 여기서 제시된 분석은 단일 산화물 및 비산화물 물질에 적용된다. 그러나 본 실시예의 발명은 또한 이진(binary) 및 고차원의 시스템에 적용가능하다.

도 21을 참조하면, 본 발명의 다른 실시예(2100)가 도시된다. 본 실시예에서, 형성의 자유 에너지(△G)에 기초하여 스페이서 구조(200)에 근간이 되는 코팅 물질(2104)에 대한 선택 기준을 제공한다. 형성의 자유 에너지가 더욱 음으로 갈 수록, 물질 시스템은 더욱 안정적으로 된다. 추론으로서, 코팅물질(2104)의 물질 디그레이션은 △G에서의 증가로 증가된다. 더욱이, 열적 어닐링은 코팅 물질(2104)의 안정성을 개선하는 것으로 알려져 왔다. 코팅 물질(2104)에 대한 물질이 열동적으로 안정적일 지라도(CRC 핸드북으로부터 취해진 결정 물질에 대한 데이터에 기초하여), 동역학, 온도, 탄화수소에 대한 친화력, 고 전계, 전자빔 충격 및 물질의 결정성으로부터의 편이와 같은 다른 요인들은 디그레이션 메카니즘을 다른 정도로 악화시킨다.

본 실시예에서, 코팅 물질(2104)에 대한 선택 기준은 그 안정성에 기초로 한다. 제1 원리 기준에 대한 선택이 있다면, 코팅 물질(2104)에 대한 선택 기준은 전기 저항, 저항의 온도 계수(TCR), 열 전도성(k), SEEC 등에 기초로 한다. 여기서 제시된 분석은 단일 산화물 및 비산화물 물질에 적용된다. 그러나 본 실시예의 발명은 또한 이진 및 고차원의 시스템에 적용가능하다.

열적 어닐링이 안정성을 부분적으로 개선(부분 결정화를 통해)한다 할지라도, 어닐링 온도 보다 높은 온도에서의 벌크 물질 프로세싱(소결)은 스페이서 구조 및 상부 코팅 물질을 동시에 형성하는데 양호한 접근이 될 수 있다.

도 22를 참조하면, 본 발명의 다른 실시예(2200)가 도시된다. 본 실시예는 하부 지지체 구조(2202)에 걸쳐 침적되는 TiAlN(또는 (Ti, Al)N 및 다른 물질)의 얇은 코팅의 침적에 의해 붕소화물, 탄화물 및 질화물과 같은 코팅 물질(2204)을 사용함에 의해 스페이서 어셈블리의 저항성의 제어에 관한 것이다. TiAlN을 가지는 붕소화물, 탄화물 및 질화물과 같은 베이스 물질의 상대적인 몰 농도는 혼합물 의 효율적인 저항을 결정한다.

도 22를 다시 참조하면, 질화붕소는 많은 수의 이점으로서, 높은 저항, 기계적 강도, 증가되는 온도에서 화학적 인티그리티(integrity) 및 구조를 유지하는 능력, 및 뛰어난 산화 저항을 가진다. 지지체 구조로서 사용에 관해서는 바람직한 2차 전자 방출 속성들이 있다. 예컨대, 1KeV에서의 SEEC 값은 1.8 정도로서, 종래의 지지체 구조 물질의 SEEC 값 보다 작거나 동일하다. 그러나, 질화붕소의 박막의 저항이 10¹² Ω.cm 또는 그보다 높은 것으로 결정되어, 이런 어플리케이션에 대해 바람직한 것 보다 크게 된다. 본 실시예는 질화붕소의 저항을 체계적으로 제어한 질화붕소의 낮은 SEEC 값을 유지하는 동안 효율적이며 제조가능한 방법을 개시한다.

도 22를 다시 참조하면, 일 실시예에서, TiN 또는 (Ti, Al)N의 박층은 지지체 구조(2202)의 표면상에 침적되는 질화붕소층의 표면상에 침적된다. 다른 실시예에서, (Ti, Al)N 의 박층은 지지체 구조(2202)의 표면상에 침적되는 질화붕소층의 표면상에 침적된다. 본 실시예의 침적은 20-100 mTorr 범위의 부분 압력에서 N₂의 존재하에서 수행된다. TiN 및 (Ti, Al)N는 모두 상온에서 50-100 μΩ정도의 저항을 갖는 금속이다. 이런 박층 두께는 10-300 Å로부터 변할 수 있으며, 하부 질화붕소층 두께는 50-2000Å로부터 변할 수 있다. 이런 차원이 본 실시예에서 인용되고 있을 지라도, 본 발명은 여러 다른 차원의 파라미터를 사용하는데 적합하다.

도 22를 다시 참조하면, 이런 침적 단계에 후속하여, 전체 조성물 스택(stack)이 화학 확산을 용이하게 하기 위하여 증가되는 온도에서 어닐링된다. 어닐링 온도는 500 - 900 ℃의 범위에 있으며, N₂ 대기에서 수행된다. 질화붕소 및 질화티탄의 화학 및 가능한 구조적인 속성이 매우 유사하기 때문에, 러더포드 후면 산란 분광 실험에 의해 확인되는 바와 같이 상호 확산이 발생한다. 이런 확산에 후속하여, 티타늄 원자는 질화붕소 원자 몇몇으로 치환된다. 그러나, 티타늄은 4가인 반면 붕소는 3가이다. 티타늄과 붕소간의 전자 구조에서의 이런 차이는 저항이 체계적으로 변하는 1차적인 메카니즘이다. 이렇게 합금된 층에서 이용가능한 잉여 전자는 전자 운송이 일어나는 루트를 제공하여, 저항을 감소시킨다. 다른 체계적인 변화는 질화붕소로 합금된 TiN의 양의 주의깊은 전환을 통해 보다 작거나 또는 큰 저항 중 어느 하나로 이루어 질 수 있다.

또 다른 실시예에서, 코팅 물질(2204)은 이들 2개의 물질의 합금으로서 보다는 TiN 및 BN의 다층으로서 제공된다.

또 다른 실시예에서, 지지체 구조(2202)는 세라믹 질화붕소로 이루어지며, 이런 지지체 구조(2202)의 표면은 코팅 물질(2204), 질화티탄의 박층으로 코팅된다. 이런 TiN층은 증가되는 온도에서 어닐링되어 TiN을 BN으로 확산하여 낮은 저항의 표면을 생성하게 된다. 예컨대, 표면의 저항은 TiN 표면층의 어닐링 온도 및 두께에 따라서 10¹² Ωcm 의 높은 벌크 값에서 낮은 값으로 변할 수 있다. 이런 접근법에서 사용되는 물질 모두는 낮은 비용 및 높은 순도로 이용가능하다. 이런 접근법은 매우 용이하게 제조가능하다.

도 23을 다시 참조하면, 본 발명의 다른 실시예(2300)가 도시된다. 본 실시예에서, 하부 지지체 구조(2302)는 이에 침적되는 코팅 물질(2304)을 가지며, 이 코팅 물질(2304)은 Nd₂O₃로 구성된다. Nd₂O₃는 이런 물질이 진공 전자 어플리케이션에서의 2차 전자 방출을 감소시키기 위한 절연 구성요소 또는 표면 코팅으로 사용되게 하는 속성들의 조합을 가진다. 최대 SEEC는 1.8이다. 저항은 5.0 ×10¹⁰ 옴cm 보다 크며 1.5kV에서 1C/cm²의 전자 도즈(dose)하에서 매우 높게 유지된다. 더욱이, 본 실시예의 Nd₂O₃ 코팅 물질(2304)은 낮은 SEEC, 1 원자에서 단일 원자가 및 화학적 안정성(습기에 대해 거의 반응하지 않으며, H₂의 1100 C 에서 산소 손실이 없음)을 가진다.

도 24를 참조하면, 본 발명의 다른 실시예 2400가 도시된다. 본 실시예는 SEEC, 저항 및 e-빔 안정성에서 퍼포먼스(performance)를 개선하기 위하여 2기에서 3기로 코팅 물질을 확장한다. 더욱 특히, 본 실시예에서, 지지체 구조(2402)는 이에 침적되는 코팅 물질(2404)을 가지며, 이 코팅 물질은 Cr₂O₃-Nd₂O₃, Nd₂O₃-MnO, 및 Cr₂O₃-MnO로 이루어지는 3기 시스템으로부터 선택된다. 본 실시예의 3기 산화물은 SEEC를 감소시키기 위하여 구조적이며 합금적인 효과를 활용하게 하고, 저항을 최적화시키며, 지지체 구조(2402)에 부착되는 탄화수소를 감소시킨다.

도 25를 참조하면, 본 발명의 다른 실시예(2500)가 도시된다. 본 실시예에 서, 지지체 구조(2502)는 이에 침적되는 코팅 물질(2504)을 가진다. 이런 실시예에서, 코팅 물질(2504)은 금속 황화물로 구성된다. 더욱 특히, 일 실시예에서, 코팅 물질(2504)은 MoS₂ 및 WS₂로 이루어지는 그룹으로부터 선택되는 금속 황화물로 구성된다. 본 실시예의 코팅 물질(2504)은 금속(델타 맥스 어라운드(delta max around) 1)만큼 낮은 SEEC를 가진다. 본 실시예에서, 금속 황화물은 진공 전자장치에서 2차 전자 방출을 감소시키기 위한 표면 코팅으로서 사용된다. 더욱이, 일 실시예에서, 금속 황화물 코팅은 H₂S 및 H₂ 혼합물을 갖는 산소 코팅을 반응시킴에 의해 생성된다.

도 26을 참조하면, 본 발명의 다른 실시예(2600)이 도시된다. 본 실시예에서, 지지체 구조(2602)는 이에 침적되는 이중층 코팅 물질(2604)을 가진다. 본 실시예에서, 이중층 코팅은 제1 층 A 및 제2 층 B로 구성되며, A, B는 Cr₂O₃및 Nd₂O₃와 같은 다른 전자 밀도를 가진다. A, B의 두께를 적절히 선택함에 의해, 본 실시예는 개별 코팅 A 또는 B의 SEEC보다 낮은 다층 코팅의 SEEC를 달성한다. 본 실시예의 다층 코팅은 여러 원리하에서 설계된다. 예컨대 일 실시예의 코팅 물질(2604)은 렌즈로부터 광반사를 감소시키기 위해 광 코팅과 유사한 구조로 이루어진다. 여기서, 다층 코팅의 인터페이스에서 반사된 광은 파괴적인 방식으로 간섭한다. 그 결과, 적은 양의 광(전자들)은 렌즈(지지체 구조(2602))로부터 반사(방출)되며, 다층 코팅은 낮은 에너지 2차 전자 보다 높은 에너지 입사 전자에 더욱 투과적인 방식으로 이루어진다. 이 경우, 코팅은 한 방향 글래스(glass)와 같이 행동하며, 전자 밀도에서의 급작스러운 변화와의 다중 인터페이스는 2차 전자의 도피 길이의 감소 및 낮은 SEEC를 초래하는 전자들의 산란을 강화할 수 있다.

도 26을 다시 참조하면, 일 실시예에서, 코팅 물질(2604)은 Nd₂O₃상의 Cr₂O ₃의 이중층으로 구성된다. Cr₂O₃는 탄화수소에 부착되지는 않으나, 코팅이 100Å보다 두꺼울 때 너무 전도가 잘 된다. 한편, Nd₂O₃는 저항 요건을 만족하나, 탄화 수소 및 물에 너무 부착된다. 따라서, 본 실시예에서, Cr₂O₃의 박층(예컨대, 30옹스트롬)은 비교적 두꺼운 Nd₂O₃코팅물질(대략 100옹스트롬)로 코팅된다. 그 결과, 본 실시예는 보다 저항성이며 탄화수소에 덜 부착되고 내습성이 양호한 코팅을 제공한다. 더욱이, 본 실시예에서 이중 코팅(2604)의 전체 두께는 충전 감소 코팅의 이점을 완전히 달성할 만큼 효율적으로 높다.

상술한 실시예의 또 다른 이점으로서, 스페이서 어셈블리는 양호한 안정성을 가진다. 즉, 2차 전자 방출 계수 함수를 전체 길이를 따라 1.0 근처의 값으로 맞춤화하는 것 뿐만 아니라, 스페이서 어셈블리가 전자 충격시 심각하게 디그레이드되지 않는 것이다. 디그레이딩되지 않음으로써, 스페이서 어셈블리는 전계 방출 디스플레이 디바이스의 진공 환경의 오염에 크게 기여하지 않는다. 또한, 상술한 실시예들의 다양한 스페이서 어셈블리를 구성하는 많은 수의 물질들은 전계 방출 디스플레이 밀봉 프로세스 이전에 이들로부터 제거 또는 세척되는 탄소 오염을 쉽게 가질 수 있다. 또한, 본 실시예들의 다양한 스페이서 어셈블리를 구성하는 많 은 수의 물질은 전계 방출 디스플레이 밀봉 프로세스 이후에 탄소를 악화되게 수집하지 않는다. 그 결과, 많은 수의 본 실시예들은 탄소 관련 오염 효과에 영향을 받지 않는다.

따라서, 본 발명은 스페이서 어셈블리가 평판 디스플레이 동작 전압에 있을 때 스페이서 어셈블리에 대한 대략 1의 2차 전자 방출 계수를 제공하도록 맞춤화되는 스페이서 어셈블리를 제공한다. 본 발명은 또한 상술한 효과를 달성하며 전자 충격시 심하게 디그레이드되지 않는 스페이서 어셈블리를 제공한다. 본 발명은 또한 상술한 효과들을 달성하며 평판 디스플레이의 진공 환경의 오염에 크게 기여하지 않거나 또는 튜브 내에서 나오는 오염에 영향받기 쉽지 않은 스페이서 어셈블리를 제공한다.

본 발명의 특정 실시예에 대한 상술한 설명은 단지 예시적인 목적으로 설명된 것이다. 이들 설명은 본 발명을 개시된 정확한 형태로 제한하는 것이 아니며, 본 발명의 교시에 비추어 자명한 많은 수의 변형 및 변화가 이루어질 수 있다. 실시예들은 본 발명의 원리를 설명하며 그 실제 어플리케이션을 설명하기 위하여 선택되고 설명되는 것이므로, 본 기술 분야의 당업자에게는 본 실시예에 대한 여러 변형이 가능한 것을 이해할 것이다. 본 발명의 범위는 다음의 특허청구 범위에 정의된 발명의 범위내에서만 제한 될 것이다.

Claims

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전면판 및 배면판이 서로를 향하는 방향에서 작용하는 힘들에 대향해서 지지되도록 적응되는 스페이서 어셈블리에 있어서, 상기 스페이서 어셈블리는 상기 스페이서 어셈블리가 평판 디스플레이 동작 전압들에 있을 때 상기 스페이서 어셈블리에 대해 0.75 내지 1.77 범위 내의 2차 전자 방출 계수를 제공하도록 맞춤화되며, 상기 스페이서 어셈블리는 산화세륨으로 도핑되는 알루미나(alumina)로 구성되는 스페이서 구조를 더 포함하는, 평판 디스플레이 장치.
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제6항에 있어서, 상기 스페이서 어셈블리는 전계 방출 디스플레이 디바이스에 사용되는, 평판 디스플레이 장치.
제6항에 있어서, 상기 스페이서 어셈블리는 평판 디스플레이 장치에 포함되며, 상기 평판 디스플레이 장치는,

전면판; 및 상기 전면판에 대항해서 배치되는 배면판을 포함하고, 상기 전면판 및 상기 배면판은 상기 전면판 및 상기 배면판간에 낮은 압력 영역이 존재하도록 밀봉된 환경에서 연결되도록 적응되며;

상기 스페이서 어셈블리는 상기 밀봉된 환경내에서 배치되고, 상기 힘들은 상기 밀봉된 환경을 향하는 방향에서 작용하는, 평판 디스플레이 장치.
제6항에 있어서, 상기 스페이서 어셈블리는 상기 스페이서 구조의 전체 면에 도포되거나, 또는 상기 스페이서 구조의 사이드면 중 적어도 일부에 도포되는 코팅 물질을 더 포함하는, 평판 디스플레이 장치.
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전면판 및 배면판이 서로를 향하는 방향에서 작용하는 힘들에 대향해서 지지되도록 적응되는 스페이서 어셈블리를 구비한 평판 디스플레이 장치에 있어서, 상기 스페이서 어셈블리는 상기 스페이서 어셈블리가 평판 디스플레이 동작 전압들에 있을 때 상기 스페이서 어셈블리에 대해 0.75 내지 1.77 범위 내의 2차 전자 방출 계수를 제공하도록 맞춤화되며, 상기 스페이서 어셈블리는 붕소화물, 탄화물 및 질화물로 이루어지는 그룹으로부터 선택되는 적어도 하나의 물질로 구성되는 스페이서 구조를 더 포함하는, 평판 디스플레이 장치.
제95항에 있어서, 상기 스페이서 어셈블리는 전계 방출 디스플레이 디바이스에 사용되는, 평판 디스플레이 장치.
제95항에 있어서, 전면판; 및 상기 전면판에 대항해서 배치되는 배면판을 더 포함하고, 상기 전면판 및 상기 배면판은 상기 전면판 및 상기 배면판간에 낮은 압력 영역이 존재하도록 밀봉된 환경에서 연결되도록 적응되며;

상기 스페이서 어셈블리는 상기 밀봉된 환경내에서 배치되고, 상기 힘들은 상기 밀봉된 환경을 향하는 방향에서 작용하는 것을 특징으로 하는, 평판 디스플레이 장치.