KR100879414B1

KR100879414B1 - 저저항 옴 접촉을 구비한 ⅲα족 질화물 반도체

Info

Publication number: KR100879414B1
Application number: KR1020077005788A
Authority: KR
Inventors: 윤리 리; 헹 리우
Original assignee: 브리지럭스 인코포레이티드
Priority date: 2004-09-09
Filing date: 2005-09-09
Publication date: 2009-01-19
Also published as: WO2006026932A1; CN101044629A; CN100563033C; HK1109242A1; TWM274645U; KR20070058499A; TWI240442B; US20060049417A1; US7943949B2; TW200610187A

Abstract

본 발명은 전극과 P-타입 GaN 기반 레이어 사이에 접촉 저항을 감소시키기 위하여 P-타입 GaN 기반 레이어 상에 형성된 고 인듐 함유 In_xGa₁ _- _xN 아일랜드(0＜x≤1)를 활용하는 것이다. 이러한 In_xGa₁ _- _xN 아일랜드는 전류가 통과하여 흐르는 채널로써 활용되고, 장치 성능을 향상시키도록 전극과 P-타입 GaN 기반 레이어 사이의 접촉 저항을 현저히 감소시킨다. 이러한 In_xGa₁ _- _xN 아일랜드 구조체는 장치 성능 향상을 위하여 양호한 p-타입 옴 접촉을 요구하는 모든 Ⅲ-질소 기반 전자 및 광전자 장치에 적용될 수 있다.

Description

저저항 옴 접촉을 구비한 ⅢΑ족 질화물 반도체{ⅢΑ GROUP NITRIDE SEMICONDUCTOR WITH LOW-IMPEDANCE OHMIC CONTACT}

본 발명은 Ⅲ-질화물 반도체 장치에 관련된 것으로, 특히 이러한 장치 내에 개선된 p-접점 구조체를 구비한 Ⅲ-질화물 반도체 장치에 관한 것이다.

Ⅲ-질화물 계열은 주기율표의 Ⅲ-A 족 원소와 질소로 이루어지는 직접-밴드갭 화합물 반도체이다. 이 족의 물질은 사성분 화합물 Al_xIn_yGa₁ _- _yN과 함께, 질화 알미늄(AlN), 질화 갈륨(GaN), 질화 인듐(InN)과 같은 이성분 화합물, ALGaN, InGaN, InAlN과 같은 삼성분 화합물을 포함한다. Ⅲ-질화물은 0.8 eV(InN) ~ 6.2 eV(AlN) 범위의 넓은 영역의 에너지 갭(Eg)을 커버하기 때문에 최근에 많은 주의를 집중시키고 있다. Ⅲ-질화물로 만들어진 LED(Light Emitting Device)는 그러므로 모든 가시 영역을 커버하는 파장으로 발광할 수 있다. 질화물-기반 녹색광, 청색광 및 자외선(UV) 발광 다이오드는 이제 상업화가 가능해지고, 디스플레이, 지시등, 신호등, 및 발광원과 같은 애플리케이션에 응용된다. 질화물 기반 레이저 다 이오드(LD) 또한 상업화되었고, 더욱 고 저장 용량의 차세대 DVD 시스템에 사용되었다. 또한, 높은 기계적, 열적 안정성을 가진 Ⅲ-질화물은 고압 전기 장치 제작에 매우 적합하다. 최상의 물질적 특징은 이러한 물질 시스템을 미래의 광전자공학 장치에 관하여 선호되는 후보로 만들었다.

거의 모든 반도체 장치에서, 최적의 장치 성능을 위하여 저-저항 옴 접촉이 요구된다. 고-저항 접촉은 반전도(semi-conducting) 물질과의 접촉 인터페이스에서 과도한 열을 발생시키므로 장치 성능을 저하시킨다. 큰 에너지 밴드갭은 GaAs 및 InP와 같은 비교적 작은 밴드갭을 가진 다른 Ⅲ~Ⅴ족 화합물에서와 같이 양호한 옴 접촉을 얻는 것을 어렵게 만들기 때문에, 이 문제는 특히 Ⅲ-질화물에 중요하다. 그러므로 저-저항 옴 접촉을 만드는 것을 Ⅲ-질화물 기반 전자 및 광전자 장치에서 주요 연구 과제 중에 하나가 되어왔다. 근래에, n-타입, P-타입 GaN 및 AlGaN 에서 달성된 양호한 옴 접촉으로 발전되어 왔다. N-타입 Ⅲ-질화물로의 옴 금속 접촉은 Ti/Al 등을 사용하여 얻어질 수 있다. 그러나, 큰 억셉터(acceptor, 주로 Mg) 활성화 에너지와 충분한 일 함수를 가진 물질의 부족 때문에 P-타입 Ⅲ-질화물에 대해서는 제한된 성공만이 보고되어 왔다. 지금까지, Ni/Au, Pd/Au 및 Ag가 Mg로 도핑된(doped) P-타입 Ⅲ-질화물에 적합한 옴 접촉으로 증명되었다. 그러나, 더 높은 장치 성능을 달성하기 위하여, 아직 더 개선된 P-타입 접촉이 요구된다.

Ⅲ-질화물은 강한 분극 효과를 나타낸다는 것이 알려지고 있다. 강한 압전 분극은 층상 구조에서 자주 나타난다. 이 효과의 이점에 의해, 양호한 금속-반도 체 옴 접촉을 형성하는 새로운 접근이 실현되었다. 금속-반도체 인터페이스에서 쇼트키 배리어(Schottky barrier)가 감소될 수 있고, 그리하여 배리어 터널링(carrier tunneling) 확률이 증가한다. 그러한 P-타입 Ⅲ-질화물로의 분극-강화 옴 첩촉은 완화된 버퍼 레이어(buffer layer) 상의 압축적으로 변형된 캡핑(capping) 레이어를 증착하는 것에 의해 만들어질 수 있다. 그러한 구조의 실시예는 완화된(relaxed) 두꺼운 AlGaN 레이어 상에 증착된 변형된 얇은 GaN 레이어 또는 완화된 두꺼운 GaN 레이어 상에 증착된 변형된 얇은 InGaN 레이어이다.

그러나, 실제로 그러한 구조체를 제작하는 것은 쉽지 않고, 특히 InGaN 레이어와 GaN 레이어 사이의 커다란 격자 불일치 때문에 GaN 레이어 상에 InGaN 레이어를 증착하는 것은 쉽지 않다.

또한, InGaN 레이어의 밴드갭이 LED의 광 발생 레이어의 밴드갭보다 작을 경우, InGaN 레이어는 광흡수가 가능하고 장치의 광 출력 효율을 감소시킬 수 있다. 400 nm 범위 내의 단파장 LED의 경우, 이 파장에서 InGaN 물질의 큰 흡수 계수는 InGaN 캡핑 레이어를 사용하는 LED를 매우 비효율적으로 만들 수 있다.

따라서, 이전의 Ⅲ-질화물 반도체 장치가 가지고 있는 상기와 같은 결점을 극복하기 위하여 개선된 P-타입 접점 구조를 Ⅲ-질화물 반도체 장치에 제공하고자 한다.

본 발명의 목적은 장치 성능을 개선하는 저-저항 옴 접촉을 구비한 Ⅲ-질화물 반도체 장치를 제공하는 데 있다.

본 발명의 다른 목적은 장치 성능을 개선하기 위하여 Ⅲ-질화물 반도체 장치에 양호한 P-타입 옴 접촉을 제공하는 데 있다.

본 발명의 또 다른 목적은 장치 성능을 개선하기 위하여 전극과 P-타입 Ⅲ-질화물 반도체 레이어 사이의 접촉 저항을 감소시키도록 P-타입 Ⅲ-질화물 반도체 장치 상면에 고-인듐-함유 In_xGa₁ _- _xN 아일랜드(0＜x≤1) 구조체를 제공하는 데 있다.

본 발명은 전극과 P-타입 Ⅲ-질화물 반도체 레이어 사이에 접촉 저항을 감소시기키 위하여 Ⅲ-질화물 반도체 레이어 상면에 형성된 고-인듐-함유 In_xGa₁ _- _xN 아일랜드(0＜x≤1)를 활용한다. 고-인듐-함유 In_xGa₁ _- _xN 아일랜드(0＜x≤1)는 장치 성능을 개선하기 위하여 양호한 P-타입 옴 접촉을 요구하는 모든 Ⅲ-질화물 기반 전자 및 광전자 장치에 적용될 수 있다. 이러한 고-인듐-함유 In_xGa₁ _- _xN 아일랜드(0＜x≤1)는 P-타입 Ⅲ-질화물 기반 반도체 레이어의 상면에 유사형태(pseudomorphically)로 성장되고, 바람직하게 압축적으로 변형된다. 강한 내부 분극장 때문에, 접촉 전극과 이러한 변형된 In_xGa_1-xN 아일랜드(0＜x≤1)사이의 캐리어 터널링 확률이 증가된다. 이러한 아일랜드는 전류가 통과하여 흐르기 위한 채널로써 활용되고, 전극과 P-타입 Ⅲ-질화물 기반 반도체 레이어 사이의 접촉 저항을 현저하게 감소시킨다. 또한, InGaN 물질은 전위(dislocation)와 같은 결정 결함으로부터 벗어나는 경향이 있으므로, 이러한 In_xGa₁ _- _xN 아일랜드(0＜x≤1)는, 캐리어의 손실을 회피하기 위하여 전류가 이러한 결함 영역을 통과하여 흐르지 않도록, 전위로부터 벋어나게 된다. 한편, LED에 대하여 In_xGa₁ _- _xN 아일랜드(0＜x≤1)는 분산 센터로 활용되고, 장치로부터 광 추출을 용이하게 하는 Ⅲ-질화물 기반 반도체 장치의 상면으로부터 전송되는 빛의 회절 효과를 만들어 낸다.

상술된 바와 같은 본 발명의 목적과 특징은 이하에 도시된 도면에 기초하여 보다 상세하게 설명된다. 하지만, 여기 설명되는 도면 및 선택된 실시예는 단지 상세한 설명을 목적으로 하는 것이고, 그러므로 본 발명을 한정하거나 제한하지 않는다.

도 1(a)~1(c)는 Ⅲ-질화물 헤테로 구조에서 자발적 압전 분극 효과에 의해 발생되는 분극, 전기장 및 계면 경계 전하를 나타낸 개략도,

도 2(a)는 분극 효과를 가진 InGaN/GaN 구조의 밴드를 개략적으로 나타낸 도면,

도 2(b)는 분극 효과 없는 InGAN/GaN 구조의 밴드를 개략적으로 나타낸 도면,

도 3(a) ~ 3(b)는 본 발명의 선택된 실시예 중 하나에 따르는 GaN 기반 반도체 장치 제조 방법의 여러 단계를 개략적으로 나타낸 사시도, 및

도 4 는 P-타입 GaN 기반 레이어의 상면 위에 압축적으로 변형된 고-인듐-함 유 In_xGa₁ _- _xN 아일랜드를 가지는 LED의 단면을 나타낸 도면이다.

최근의 연구는 [0001] 성장 방향(Ga-면) 또는 [0001] 성장 방향(N-면)을 구비한 Ⅲ-질화물 반도체 물질 시스템의 우르차이트 구조체가 강한 자발적 분극 및 이러한 강한 분극에 의해 감소된 커다란 내부 전기장을 가져온다는 것을 보여 준다. 영이 아닌 자발적 분극의 존재는 우르차이트 결정 구조에서 [0001] 방향(c-축)을 따라 중앙-대칭의 부족의 결과이다. 강한 자발적 분극은 Ⅲ-질화물 우르차이트 결정 구조에 고유하고 자발적 분극장의 방향은 물질의 성장 방향에 달려 있다.

한편, Ⅲ-질화물 헤테로 구조에서 강한 압전 분극은 우르차이트 결정의 변형에 의한 것만큼 감소된다. 성장 레이어의 두께가 임계 두께 이내일 경우, 에피택셜(epitaxial) 레이어가 약간 다른 격자 상수를 가진 기판 상에 유사 형태로 성장될 수 있다는 것이 보여진다. 반도체 레이어는 상이한 격자 상수를 가지고 기판 위에서 유사 형태로 성장될 때 변형된다. 그러므로, 도 1(b) 및 도 1(c)에 각각 도시된 바와 같이, Al 및 In과 합금된 GaN의 헤테로 구조가 유사형태로 성장되면(예를 들어, GaN 버퍼 레이어 상의 AlGaN 캡핑 레이어, 또는 GaN 버퍼 레이어 상의 GaInN 캡핑 레이어), 커다란 압전 필드가 캡핑 레이어(capping layer)의 변형때문에 이 구조 내에서 감소된다.

Ⅲ-질화물 헤테로 구조에서 강한 자발적 압전 분극 때문에, 이 물질 시스템이 매우 커다란 내부 전기장이 나타내는 것이 보여 진다. 자발적 분극에 의해 감소된 전기장은 거의 변형된 AlGaN/GaN(GaInN/GaN) 헤테로 구조에서의 압전 분극 만큼 강하다.

분극의 방향, 내부 전기장, 및 감소된 경계 전하 분극이 도 1(a) 내지 도 1(c)에 개략적으로 도시된다. 도면을 살펴보면, 요구되는 분극 방향이 장치 구조 파라미터(변형, 레이어 두께, 조성, 등) 및 물질 파라미터(성장면, 기판의 선택, 기판의 방위 등)를 적절한 선택에 의해 구조 내에서 설계될 수 있다는 것을 알 수 있다.

내부 분극장 때문에, P-타입 GaN 레이어의 상면에 성장된 InGaN 얇은 필름 은 도 2(a)에 도시된 바와 같이 밴드-벤딩(band-bending)하게 된다. 분극 효과를 고려하지 않은 같은 구조의 밴드 도면이 비교로써 도 2(b)에 도시된다. 임의의 조건에서, 양자 역학적 터널링은 접점 인터페이스에서 캐리어 이송의 기본 메커니즘이 된다. 강한 분극 효과를 가진 구조체의 경우, 이러한 InGaN 캡핑 구조체의 두께(t)는 도 2(a)에 도시된 바와 같이 전극에서 터널까지 반도체 안으로 캐리어에 대한 터널링 길이와 같이 여겨질 수 있다. 그러나, 분극 효과가 없는 같은 구조체에 대한 터널링 길이가 도2(b)에 도시된 바와 같이 t 보다 훨씬 길다. 양자 역학에 따라, 터널링 확률은 터널링 길이의 감소와 함께 증가한다. 그러므로, 강한 내부 분극 효과를 가진 캡핑 레이어에 대하여 터널링 확률이 더 크고, 접점 저항은 감소될 수 있다.

반면에, 더 강한 전기장이 터널링 길이를 더 짧게 만들 수 있으므로, InGaN 얇은 필름 내의 인듐 농도가 더 높아지면 터널링 확률을 보다 강화시킬 수 있다. 분극 효과를 이용하여 접촉 저항을 최적화하기 위하여, 압축적으로 변형된 고 인듐 성분을 함유한 얇은 InGaN 레이어가 그러므로 요구된다.

그러나, GaN 레이어 상의 캡핑 레이어와 같이 얇고, 정형화되고, 고 인듐 함유 InGaN 얇은 필름의 제조는 InGaN 물질이 열역학적으로 불안정하기 때문에 매우 어려움이 있다. 인듐은 InGaN이 성장하는 동안 분리하는 경향이 있다고 잘 알려진다. 고 인듐 성분을 함유한 나노-사이즈 InGaN 아일랜드는 일정 성장 조건 하의 InGaN의 성장 동안 형성될 수 있다. 유사 형태로 GaN 레이어로 성장한 이러한 InGaN 아일랜드는 스레딩(threading) 전위(dislocation) 사이트(site)로부터 떨어져 형성되는 경향이 있다는 것 또한 관찰되었다.

본 발명은 커다란 내부 분극장 및 나노 사이즈의 고 인듐 함유 In_xGa₁ _- _xN 아일랜드 모두를 이용하여 P-타입 GaN기반 물질에 옴 접촉을 용이하게 하는 것이다. 도 3(a) 및 도 3(b)는 본 발명의 일 실시예에 따른 GaN기반 반도체 장치를 제조하는 방법의 여러 단계를 개략적으로 나타낸 사시도이다. 도 3(a)에 도시된 바와 같이, 압축적으로 변형된 In_xGa₁ _- _xN 레이어(0<x≤1)는 나노 사이즈의 In_xGa₁ _- _xN 아일랜드(32)를 형성하기 위하여 P-타입 GaN기반 레이어(30)의 상면에 유사 형태로 성장된다. 바꾸어 말하면, 나노 사이즈 In_xGa₁ _- _xN 아일랜드(32)는 P-타입 GaN기반 레이어(30) 상면 위에 직접적으로 성장되는데, 즉, 나노 사이즈 In_xGa₁ _- _xN 아일랜드(32) 는 P-타입 GaN기반 레이어(30)과 물리적으로 접촉된다. 본 발명에서, 나노 사이즈 In_xGa_1-xN 아일랜드(32)는 OMCVD(Organometallic Chemical Vapor Depoition) 방법에 의해 P-타입 GaN기반 레이어(30) 상에 증착될 수 있다. 나노 사이즈 In_xGa₁ _- _xN 아일랜드(32)는 P-타입 GaN기반 레이어(30)의 10% ~ 100% 범위를 커버할 수 있다. 그리고, 나노 사이즈 In_xGa₁ _- _xN 아일랜드(32)는 좌우 크기가 1nm ~ 200nm 이고 상하 크기가 0.5nm ~ 10nm 이다. GaN기반 레이어(30)은 사파이어(Al₂O₃), SiC,, ZnO, Si, GaP, GaAs, 또는 다른 적절한 물질과 같은 기판(미도시) 상에 형성된다. 본 발명에서, GaN기반 레이어(30)는 GaN, AlN, AlGaN, InGaN, 및 AlInGaN 을 포함한다. 도 3(b)를 참조하면, 나노 사이즈 In_xGa₁ _- _xN 아일랜드(32)의 성장 후에, 옴 접점과 같이 기능하는 전극(34)이 이러한 나노 사이즈 In_xGa₁ _- _xN 아일랜드(32) 상면에 증착된다. 전극(34)은 Ni, Au, Al, Ti, Pt, Pd, Ag, Tl 및 Cu 를 포함하는 그룹에서 선택된 하나 이상의 금속을 포함하는 금속 레이어가 될 수 있다. 또한, 전극(34)은 Ni/Au, Pd/Au, Tl/Au 및 Cu/Au를 포함하는 그룹에서 선택된 하나 이상의 합금을 포함할 수 있다. 한편, 전극(34)은 In, Sn, Cd, 및 An을 포함하는 하나 이상의 투명 전극(Conductive Transparent Oxide) 레이어를 포함할 수 있다. 각 In_xGa₁ _- _xN 아일랜드(32)는 전극(34)과 P-타입 GaN 기반 레이어(30) 사이에서 전도 통로(conducting channel)로서 다뤄질 수 있다. In_xGa₁ _- _xN 아일랜드(32)와 P-타입 GaN 기반 레이어(30) 사이의 인터페이스에서의 낮은 접촉 저항으로 인하여, 양질의 옴 접촉이 실현된다. 동시에, 이러한 In_xGa₁ _- _xN 아일랜드는 전위 사이트(dislocation site)로부터 떨어져 있으려는 경향이 있으므로, 과도한 캐리어의 손실을 방지하여, 이러한 전위를 통한 누설 전류가 감소될 수 있다.

본 발명에 의한 고 인듐 함유 In_xGa₁ _- _xN 아일랜드(0＜x≤1)의 구조는 LED, 레이저 다이오드, 및 트랜지스터 등과 같이 양호한 P-타입 옴 접촉을 요구하는 Ⅲ-질화물 전자 및 광전자 장치에 적용될 수 있다. 도 4는 LED(40)의 단면을 개략적으로 나타낸 본 발명의 실시예이다. LED(40)는 Al₂O₃ 기판과 같은 기판(400) 상에 형성된다. 핵형성 레이어(401) 및 N-타입 전도 버퍼 레이어(402)는 기판(400) 상에 차례대로 형성된다. 다음 결정 성장 프로세스에 대하여 결정 성장이 용이하도록, 버퍼 레이어(402)는 N-타입 GaN 도펀트(dopant)로 도핑된 GaN을 포함한다. 발광 활성 레이어(404)는 버퍼 레이어(402) 상에 형성된다. 활성 레이어(404)는 제한 레이어, 즉, 하 클레딩 레이어(403)와 상 클래딩 레이어(405)에 의해 제한된다. 하 클래딩 레이어(403)와 상 클래딩 레이어(405)는 반대 전도 타입으로 도핑된다. 예를 들어, 하 클래딩 레이어(403)이 N-타입 도펀트로 도핑된 GaN 레이어라면, 상 클래딩 레이어(405)는 P-타입 도펀트로 도핑된 GaN 레이어다. 그러면, P-타입 접촉 레이어(406)은 상부 클래딩 레이어(405) 상에 형성된다. P-타입 접촉 레이어(406)는 P-타입 GaN 기반 레이어다. 그 다음, In_xGa₁ _- _xN 아일랜드(407,0＜x≤1)는 P-타입 GaN 기반 레이어(406) 상에 형성된다. In_xGa₁ _- _xN 아일랜드(407)는 P-타입 GaN 기반 레이어(406)까지 압축 변형되어 있다. 투명 전극 레이어(408)는 그러면 다이오드의 양극으로 사용되도록 In_xGa₁ _- _xN 아일랜드(407) 상에 형성된다. 또한, 다이오드의 음극으로 사용되는 전극 레이어(409)도 버퍼 레이어(402) 상에 형성되지만, 상/하 클래딩 레이어(403,405) 및 활성 레이어(404)와 분리된다.

이러한 실시예는 본 발명을 설명하기 위해서만 사용되고, 그 범위를 제한하는 것은 아니다. 실시예의 여러 변형이 본 발명의 특징에서 벗어나지 않고 만들어질 수 있다.

Claims

GaN 기반 반도체 장치에 있어서,

P-타입 GaN 기반 레이어;

상기 P-타입 GaN 기반 레이어 상면 위에 직접적으로 형성되는, 압축적으로 변형된 In_xGa_1-xN 아일랜드 구조체(여기서, x의 범위는 0＜x≤1) ; 및

상기 압축적으로 변형된 In_xGa_1-xN 아일랜드 상에 형성되는 전극을 포함하는 것을 특징으로 하는 GaN 기반 반도체 장치.
제 1 항에 있어서,

상기 압축적으로 변형된 In_xGa₁ _- _xN 아일랜드는 나노-사이즈 In_xGa₁ _- _xN 아일랜드인 것을 특징으로 하는 GaN 기반 반도체 장치.
제 1 항에 있어서,

상기 In_xGa₁ _- _xN 아일랜드는 상기 P-타입 GaN 기반 레이어의 10% ~ 100% 범위를 커버하는 것을 특징으로 하는 GaN 기반 반도체 장치.
제 2 항에 있어서,

상기 In_xGa_1-xN 아일랜드의 횡 사이즈는 1 nm ~ 200 nm 사이인 것을 특징으로 하는 GaN 기반 반도체 장치.
제 2 항에 있어서,

상기 In_xGa_1-xN 아일랜드의 종 사이즈는 0.5 nm ~ 10 nm 사이인 것을 특징으로 하는 GaN 기반 반도체 장치.
제 4 항에 있어서,

상기 In_xGa_1-xN 아일랜드의 종 사이즈는 0.5 nm ~ 10 nm 사이인 것을 특징으로 하는 GaN 기반 반도체 장치.
제 1 항에 있어서,

상기 In_xGa₁ _- _xN 아일랜드는 상기 P-타입 GaN 기반 레이어와 물리적으로 접촉하는 것을 특징으로 하는 GaN 기반 반도체 장치.
제 1 항에 있어서,

상기 GaN 기반 반도체 장치는 LED, 레이저 다이오드 및 트랜지스터를 포함하는 것을 특징으로 하는 GaN 기반 반도체 장치.
제 1 항에 있어서,

상기 P-타입 GaN 기반 레이어는 GaN, AlN, AlGaN, InGaN 및 AlInGaN으로 이루어지는 그룹으로부터 선택되는 하나 이상을 포함하는 것을 특징으로 하는 GaN 기반 반도체 장치.
제 1 항에 있어서,

상기 전극은 Ni, Au, Al, Ti, Pt, Pd, Ag, Tl 및 Cu를 포함하는 그룹에서 선택된 하나 이상의 금속을 포함하는 것을 특징으로 하는 GaN 기반 반도체 장치.
제 1 항에 있어서,

상기 전극은 Ni/Au, Pd/Au, Tl/Au, 및 Cu/Au 를 포함하는 그룹에서 선택된 하나 이상의 합금을 포함하는 것을 특징으로 하는 GaN 기반 반도체 장치.
제 1 항에 있어서,

상기 전극은 In, Sn, Cd 및 Zn 중 하나 이상을 포함하는 하나 이상의 전도성 투명 산화물(Conductive Transparent Oxide) 레이어를 포함하는 것을 특징으로 하는 GaN 기반 반도체 장치.
GaN 기반 반도체 장치 제조 방법에 있어서,

기판 상에 P-타입 GaN 기반 레이어를 형성하는 단계;

압축적으로 변형된 In_xGa_1-xN 아일랜드 구조체를 상기 P-타입 GaN 기반 레이어 상에 직접적으로 형성하는 단계(여기서, x의 범위는 0＜x≤1); 및

상기 압축적으로 변형된 In_xGa_1-xN 아일랜드 상에 전극을 형성하는 단계를 포함하는 것을 특징으로 하는 GaN 기반 반도체 장치 제조 방법.
제 13 항에 있어서,

상기 압축적으로 변형된 In_xGa₁ _- _xN 아일랜드는 상기 P-타입 GaN 기반 레이어 상에 유사형태(pseudomorphically)로 성장되는 것을 특징으로 하는 GaN 기반 반도체 장치 제조 방법.
제 14 항에 있어서,

상기 압축적으로 변형된 In_xGa₁ _- _xN 아일랜드는 OMCVD(Metal-Organic Chemical Vapor Deposition) 방법에 의해 형성되는 것을 특징으로 하는 GaN 기반 반도체 장치 제조 방법.
제 13 항에 있어서,

상기 In_xGa₁ _- _xN 아일랜드는 상기 P-타입 GaN 기반 레이어의 10% ~ 100% 범위를 커버하는 것을 특징으로 하는 GaN 기반 반도체 장치 제조 방법.
제 13 항에 있어서,

상기 P-타입 GaN 기반 레이어는 GaN, AlN, AlGaN, InGaN 및 AlInGaN으로 이루어지는 그룹으로부터 선택되는 적어도 하나를 포함하는 것을 특징으로 하는 GaN 기반 반도체 장치 제조 방법.
제 13 항에 있어서,

상기 기판은 사파이어, SiC, ZnO, Si, GaP 및 GaAs으로 이루어지는 그룹으로부터 선택되는 하나 이상을 포함하는 것을 특징으로 하는 GaN 기반 반도체 장치 제조 방법.