KR100992772B1 - 반도체 발광소자 및 그 제조방법 - Google Patents
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Abstract
실시 예는 반도체 발광소자 및 그 제조방법에 관한 것이다.
실시 예에 따른 반도체 발광소자는 제1도전형 반도체층, 활성층 및 제2도전형 반도체층을 포함하는 발광 구조물; 상기 발광 구조물 아래에 도트형 전도층; 상기 도트형 전도층 아래에 전극층을 포함한다.
LED, 일 함수
Description
실시 예는 반도체 발광소자 및 그 제조방법에 관한 것이다.
Ⅲ-Ⅴ족 질화물 반도체(group Ⅲ-Ⅴ nitride semiconductor)는 물리적, 화학적 특성으로 인해 발광 다이오드(LED) 또는 레이저 다이오드(LD) 등의 발광 소자의 핵심 소재로 각광을 받고 있다. Ⅲ-Ⅴ족 질화물 반도체는 통상 InxAlyGa1-x-yN (0≤x≤1, 0≤y≤1, 0≤x+y≤1)의 조성식을 갖는 반도체 물질로 이루어져 있다.
발광 다이오드(Light Emitting Diode : LED)는 화합물 반도체의 특성을 이용하여 전기를 적외선 또는 빛으로 변환시켜서 신호를 주고 받거나, 광원으로 사용되는 반도체 소자의 일종이다.
이러한 질화물 반도체 재료를 이용한 LED 혹은 LD는 광을 얻기 위한 발광 소자에 많이 사용되고 있으며, 핸드폰의 키패드 발광부, 전광판, 조명 장치 등 각종 제품의 광원으로 응용되고 있다.
실시 예는 발광 구조물 아래에 일 함수가 높은 전도층을 포함하는 반도체 발광소자 및 그 제조방법을 제공한다.
실시 예는 발광 구조물과 전극층 사이에 Ag를 이용한 도트형 전도층을 형성시켜 줌으로써, 홀 주입 효율을 개선시켜 줄 수 있도록 한 반도체 발광소자 및 그 제조방법을 제공한다.
실시 예는 발광 구조물 아래에 Ag2O 도트형 전도층, 상기 도트형 반도체층 아래에 오믹 접촉층 또는 전극층을 배치할 수 있도록 한 반도체 발광소자 및 그 제조방법을 제공한다.
실시 예에 따른 반도체 발광소자는 제1도전형 반도체층, 활성층 및 제2도전형 반도체층을 포함하는 발광 구조물; 상기 발광 구조물 아래에 도트형 전도층; 상기 도트형 전도층 아래에 전극층을 포함한다.
실시 예에 따른 반도체 발광소자 제조방법은, 제1도전형 반도체층, 활성층 및 제2도전형 반도체층을 포함하는 발광 구조물을 형성하는 단계; 상기 발광 구조물 아래에 도트형 전도층을 형성하는 단계; 상기 도트형 전도층 아래에 전극층을 형성하는 단계를 포함한다.
실시 예는 발광 구조물 아래층에서의 일 함수를 개선시켜 줄 수 있다.
실시 예는 발광 구조물로의 홀 주입을 개선시켜 줄 수 있다.
실시 예는 발광 구조물에 홀 주입이 개선되어, 반도체 발광소자의 광 효율을 개선시켜 줄 수 있다.
이하, 첨부된 도면을 참조하여 실시 예를 설명하면 다음과 같다. 이하 실시 예를 설명함에 있어서, 각 층의 위 또는 아래에 대한 표현은 각 도면을 기준으로 설명하기로 하며, 각 층의 두께는 도면의 두께로 한정하지는 않는다.
도 1은 제1실시 예에 따른 반도체 발광소자를 나타낸 측 단면도이다.
도 1을 참조하면, 반도체 발광소자(100)는 제 1도전성 반도체층(110), 활성층(120), 제 2도전성 반도체층(130), 도트형 전도층(140), 오믹 접촉층(150), 전극층(155), 전도성 지지부재(160) 및 제 1전극(117)을 포함한다.
상기 제 1도전형 반도체층(110)은 n형 반도체층으로 구현될 수 있으며, 상기 n형 반도체층은 GaN, InN, AlN, InGaN, AlGaN, InAlGaN, AlInN 등과 같은 화합물 반도체 중 어느 하나로 이루어질 수 있고, n형 도펀트(예; Si, Ge, Sn , Se, Te 등)가 도핑된다.
상기 제 1도전형 반도체층(110)의 위에는 소정 패턴의 제 1전극(117)이 형성된다. 상기 제1도전형 반도체층(110)의 위 표면에는 요철형 러프니스(115)가 형성되어, 외부 양자 효율을 개선시켜 줄 수 있다.
상기 제 1도전형 반도체층(110) 아래에는 활성층(120)이 형성되며, 상기 활성층(120)은 단일 또는 다중 양자우물 구조로 형성되는 데, 예컨대, InGaN 우물층 /GaN 장벽층을 한 주기로 하여, 단일 또는 다중 양자 우물 구조로 형성될 수 있다. 상기 활성층(120)은 발광 재료에 따라 양자 우물층 및 양자 장벽층의 재료가 달라질 수 있으며, 이에 대해 한정하지는 않는다. 상기 활성층(120)의 위 또는/및 아래에는 클래드층이 형성될 수도 있다.
상기 활성층(120) 아래에는 제 2도전형 반도체층(130)이 형성되며, 상기 제 2도전형 반도체층(130)은 P형 도펀트가 도핑된 P형 반도체층으로 구현될 수 있다. 상기 P형 반도체층은 GaN, InN, AlN, InGaN, AlGaN, InAlGaN, AlInN 등과 같은 화합물 반도체 중 어느 하나로 이루어질 수 있다. 상기 P형 도펀트는 Mg, Be, Zn 등의 원소계열을 포함한다.
상기 제1도전형 반도체층(110), 활성층(120) 및 제2도전형 반도체층(130)은 발광 구조물(135)로 정의될 수 있다. 상기 발광 구조물(135)은 상기의 N-P 접합 구조뿐만 아니라, P-N 접합, N-P-N 접합, P-N-P 접합 구조 중 적어도 하나를 포함할 수 있다.
상기 발광 구조물(135) 아래에는 일 함수를 높여주기 위한 도트형 전도층(140)이 형성되며, 상기 도트형 전도층(140)의 아래에는 오믹 접촉층(150)이 형성된다.
상기 도트형 전도층(140)은 상기 제2도전형 반도체층(130)의 아래 표면에 형성된다. 상기 도트형 전도층(140)는 Ag2O로 구현될 수 있다. 상기 도트형 전도층(140)은 오존 처리된 Ag2O 도트층으로서, 일 함수(Work function)가 5.3eV 이 하(~5.3eV)가 된다. 상기 도트형 전도층(140)의 일 함수는 상기 오믹 접촉층(150)의 일 함수보다 높기 때문에, 상기 활성층(120)으로의 홀 주입 효율을 개선시켜 줄 수 있으며, 상기 홀 주입이 개선되면, 상기 활성층(120)에서의 광 추출 효율도 개선될 수 있다.
여기서, 상기 도트형 전도층(140)의 직경은 나노 크기 예컨대, 5nm 이하로서, 이러한 5nm 이하의 도트 크기는 5.3eV이하의 일 함수와 홀 주입 효율에 의해 결정될 수 있다.
상기 오믹 접촉층(150)은 오믹 특성을 갖는 씨드 금속 예컨대, ITO, IZO, AZO 등의 전도성 금속으로 구현될 수 있으며, 그 일 함수는 4.8eV 이하(~4.8eV)도이다. 상기 오믹 접촉층(150)은 소정의 패턴 예컨대, 메쉬 형태로 형성될 수 있다. 여기서, 상기 오믹 접촉층(150)은 형성하지 않을 수도 있다
상기 오믹 접촉층(150)의 아래에는 전극층(155)이 형성되며, 상기 전극층(155)은 Al, Ag, Pd, Rh, Pt 등 중에서 적어도 하나 또는 이들의 합금 등으로 형성될 수 있다.
상기 전극층(155) 아래에는 전도성 지지부재(160)가 형성될 수 있으며, 상기 전도성 지지부재(160)는 베이스 전극용 기판으로서, 구리, 금, 캐리어 웨이퍼(예; Si, Ge, GaAs, ZnO, SiC 등) 등과 같은 물질로 형성될 수 있다. 여기서, 상기 전극층(155)와 상기 전도성 지지부재(160)는 하나의 층 예컨대, 전도성 반사층으로 형성할 수 있다.
도 2는 실시 예에 따른 오믹 접촉층과 도트형 전도층에 대한 홀 주입의 다이 어 그램이다.
도 1 및 도 2를 참조하면, 상기 오믹 접촉층(150)의 일 함수(V1)는 ~4.8eV 이고, 상기 도트형 전도층(140)의 일 함수(V2)는 ~5.3eV 이므로, 상기 오믹 접촉층(150)의 홀 주입 장벽(Barrier)은 D1이고, 상기 도트형 전도층(140)의 홀 주입 장벽은 D2로서 차이 D3가 발생된다. 이때 상기 홀 주입의 장벽 차이(D1-D2= D3)는 상기 오믹 접촉층(140)에서 상기 발광 구조물(135)의 제2도전형 반도체층 밴드(B1)로의 홀 주입 효율이 개선된다. 즉, 상기 발광 구조물(135) 아래에 도트형 전도층(140)을 구비함으로써, 기존의 홀 주입 효율보다는 개선될 수 있다.
또한 HOMO(Highest Occupied Molecular Orbital) 레벨은 홀(hole)이 이동할 수 있는 경로이며, LUMO(Lowest Unoccupied Molecular Orbital)의 레벨은 전자(electron)가 이동할 수 있는 경로이며, 상기 일 함수는 전자가 진공 레벨(vacuum level)까지 나와 자유롭게 이동할 수 있을 정도의 에너지로 정의할 수 있는데, 상기 HOMO와 LUMO의 차이가 일 함수가 될 수 있다.
여기서, 상기 HOMO 레벨은 전도성 밴드이며, 전자가 결합에 참여할 수 있는 영역에서 가장 에너지가 높은 영역에 있는 분자궤도함수이다. 상기 LUMO는 Vacuum level이며, 전자가 비결합영역에서 가장 에너지가 낮은 영역에 있는 분자궤도함수이다.
도 3 내지 도 7은 제1실시 예에 따른 반도체 발광소자 제조과정을 나타낸 도면이다.
도 3을 참조하면, 기판(101) 위에는 제 1도전형 반도체층(110)이 형성되고, 상기 제 1도전형 반도체층(110) 위에는 활성층(120)이 형성되며, 상기 활성층(120) 위에는 제 2도전형 반도체층(130)이 형성된다.
상기 기판(101)은 사파이어 기판(Al203), GaN, SiC, ZnO, Si, GaP, InP, 그리고 GaAs 등으로 이루어진 군에서 선택될 수 있다. 상기 기판(101) 위에는 버퍼층 또는/및 언도프드 반도체층이 형성될 수도 있으며, 박막 성장 후 제거될 수도 있다. 상기 기판(101) 위에는 요철 패턴이 형성될 수도 있으며, 이에 대해 한정하지는 않는다.
상기 제 1도전형 반도체층(110)은 n형 반도체층으로, 상기 제 2도전형 반도체층(130)은 p형 반도체층으로 구현할 수 있으며, 상기 n형 반도체층은 GaN, InN, AlN, InGaN, AlGaN, InAlGaN, AlInN 등과 같은 화합물 반도체 중 어느 하나로 이루어질 수 있고, n형 도펀트(예; Si, Ge, Sn , Se, Te 등)가 도핑된다. 상기 p형 반도체층은 Mg와 같은 p형 도펀트가 도핑되며, GaN, InN, AlN, InGaN, AlGaN, InAlGaN, AlInN 등과 같은 화합물 반도체 중 어느 하나로 이루어질 수 있다.
상기 제1도전형 반도체층(110), 상기 활성층(120), 상기 제2도전형 반도체층(130)의 위 또는/및 아래에는 다른 반도체층이 형성될 수 있으며, 이에 대해 한정하지는 않는다. 상기 제1도전형 반도체층(110), 상기 활성층(120), 상기 제2도전형 반도체층(130)은 발광 구조물(135)로 정의될 수 있다. 또한 상기 발광 구조물(135)은 N-P 접합, P-N 접합, N-P-N 접합, P-N-P 접합 구조 중 적어도 하나를 포함할 수 있다.
상기 제2도전형 반도체층(130) 위에는 도트형 전도층(140)이 형성된다. 상기 도트형 전도층(140)은 예컨대, 상기 제2도전형 반도체층(130)의 상면에 Ag+를 스퍼터링 방식으로 증착한 후, 오존 처리기에 시료를 넣고 O2를 흘려주면서 램프(예: UV 램프)를 조사해 주면, 챔버 내에 다양한 종들(O2,O3, 산소 이온 등)이 존재된다. 이때 Ag+는 대기에선 산소와 반응을 거의 하지 않지만, 상기 종들(02,O3, 산소 이온 등)과 함께 있으면 반응을 일으켜 Ag20 형태로 존재한다. 여기서, Ag의 일 함수는 ~4.3eV로 낮고, 상기 Ag가 Ag2O로 바뀌면서 일 함수가 ~5.3eV로 증가하게 된다.
도 4를 참조하면, 상기 도트형 전도층(140) 위에는 오믹 접촉층(150)이 형성되며, 상기 오믹 접촉층(150)은 오믹 특성 및 씨드 금속으로 이용될 수 있는 층으로 적어도 한 층(패턴 형태 포함)으로 형성될 수 있다. 상기 오믹 접촉층(150)은 ITO, IZO, AZO 등의 오믹 특성의 전도성 금속이 형성될 수 있다.
상기 오믹 접촉층(150)은 상기 도트형 전도층(140) 위에 메쉬 형태로 형성될 수 있다. 여기서, 상기 오믹 접촉층(150)은 형성하지 않고, 상기 도트형 전도층(140) 위에 전극층(155)이 형성될 수 있다.
상기 오믹 접촉층(150) 위에는 전극층(155)이 형성되며, 상기 전극층(155)은 Al, Ag, Pd, Rh, Pt 등 중에서 적어도 하나 또는 이들의 합금 등으로 형성될 수 있다.
상기 오믹 접촉층(150)의 일 함수는 ~4.8eV로서, 상기 도트형 전도층(140)의 일 함수보다는 낮게 된다. 이에 따라 상기 전극층(155)으로 인가되는 홀은 상기 오 믹 접촉층(150) 및 도트형 전도층(140)을 통과하며, 이때 상기 도트형 전도층(140)에 의한 홀 주입 량은 기존 오믹 접촉층을 이용한 홀 주입량보다는 개선될 수 있다.
도 5를 참조하면, 상기 전극층(155) 위에는 전도성 지지부재(160)가 형성될 수 있으며, 상기 전도성 지지부재(160)는 베이스 전극용 기판으로서, 구리, 금, 캐리어 웨이퍼(예; Si, Ge, GaAs, ZnO, SiC 등) 등과 같은 물질로 형성될 수 있다.
도 5 및 도 6을 참조하면, 상기 기판(101)을 물리적 또는/및 화학적 제거 방법으로 제거하게 된다. 상기 기판(101)의 제거 방법은 예컨대, 레이저 리프트 오프(LLO : Laser Lift Off) 과정으로 제거하게 된다. 즉, 상기 기판(101)에 일정 영역의 파장을 가지는 레이저를 조사하는 방식(LLO : Laser Lift Off)으로 상기 기판(101)을 분리시켜 준다. 또는 상기 기판(101)과 상기 제 1도전형 반도체층(110) 사이에 다른 반도체층(예: 버퍼층)이 형성된 경우, 습식 식각 액을 이용하여 상기 버퍼층을 제거하여, 상기 기판(101)을 분리할 수도 있다.
상기 기판(101)이 제거된 상기 제 1도전형 반도체층(110)의 표면에 대해 ICP/RIE(Inductively coupled Plasma/Reactive Ion Etching) 방식으로 연마하는 공정을 수행할 수 있으며, 이에 대해 한정하지는 않는다.
도 7을 참조하면, 상기 전도성 지지부재(160)를 베이스에 위치시킨 후, 상기 제1도전형 반도체층(110)의 표면에 에칭을 통해 러프니스(115)를 형성하고, 제1전극(117)을 형성하게 된다. 이후, 메사 에칭 공정을 통해 칩과 칩 사이를 구분한 후 브레이킹 공정을 통해 개별 칩으로 분리하게 된다. 상기 러프니스를 형성하는 공 정, 메사 에칭 공정, 브레이킹 공정은 변경될 수 있으며, 이에 대해 한정하지는 않는다.
도 8 내지 도 10은 실시 예에 따른 도트형 전도층의 다른 제조과정을 나타낸 도면이다.
도 8 및 도 9를 참조하면, 제2도전형 반도체층(130)의 표면에 Ag가 혼합된 전도성 박막(140A)을 증착하게 된다. 이후, 상기 전도성 박막(140A)은 열 어닐링을 수행하면 박막은 제거되고 상기 Ag가 응집 작용(agglomeration)하여 나노 도트 형태로 남게 된다. 상기 도트 직경은 5nm 이하의 크기로 형성된다.
그리고 상기 제2도전형 반도체층(130)의 표면의 Ag 나노 도트를 열 처리하게 된다. 즉, 오존 처리기에 시료를 넣고 O2를 흘려주면서 램프를 상기 Ag 나노 도트에 조사하게 되면, 챔버 내에 다양한 종들(O2,O3, 산소 이온 등)이 발생된다. 이때 Ag+는 대기에선 산소와 반응을 거의 하지 않지만, 상기 종들(02,O3, 산소 이온 등)과 함께 있으면 반응을 일으켜 Ag20 도트의 접촉층(140)이 형성한다. 여기서, Ag의 일 함수는 ~4.3eV로 낮고, 상기 Ag가 Ag2O로 바뀌면서 일 함수가 ~5.3eV로 증가하게 된다.
도 10을 참조하면, 상기 도트 접촉층(140) 위에는 오믹접촉층(150)이 형성되며, 상기 오믹 접촉층(150)은 메쉬 형태로 형성될 수 있다. 이후의 과정은 제1실시 예를 참조하기로 한다.
도 11은 제2실시 예에 따른 반도체 발광소자의 측 단면도이다. 상기 제2실시 예를 설명함에 있어서, 상기 제1실시 예와 동일한 부분에 대해서는 동일 부호로 처리하고, 중복 설명은 생략하기로 한다.
도 11을 참조하면, 반도체 발광소자(100A)는 상기 발광 구조물(135)과 상기 전극층(155) 사이의 외측 둘레에 틀 형태 또는 폐 루프 형태의 보호층(145)이 형성된다.
상기 보호층(145)은 상기 제2도전형 반도체층(130)과 상기 전극층(155) 사이에 형성되며, 투과성, 절연 특성 또는 오믹 특성을 갖는 재질 중에서 선택적으로 형성될 수 있으며, 예컨대, SiO2, Si3N4, Al2O3, TiO2, SiOx, ITO, IZO, AZO 등 중에서 어느 하나로 형성될 수 있다. 상기 보호층(145)은 레이저 스크라이빙시 조사되는 레이저가 투과되거나, 레이저로 인해 금속 물질의 파편이 발생되지 않는 물질로 형성된다. 이에 따라 칩 분리시 발광 구조물(135)의 측벽에서의 상기 파편에 의한 층간 단락 문제를 방지할 수 있다.
상기 발광 구조물(135)의 외벽은 커팅된 홈 형태로 존재하며, 상기 보호층(145)의 외측 끝단이 소자 외벽에 노출된 구조이다. 상기 전극층(155)은 상기 오믹 접촉층(150) 및 상기 도트형 전도층(140)에 접촉되며, 상기 보호층(145)의 아래에 형성된다. 상기 보호층(145)은 상기 발광 구조물(135)과 보호층 아래의 금속(예: 155,160)과의 거리를 이격시켜 주는 역할을 한다.
도 12는 제3실시 예에 따른 반도체 발광소자를 나타낸 측 단면도이다. 상기 제3실시 예를 설명함에 있어서, 상기 제1, 제2실시 예와 동일한 부분에 대해서는 동일 부호로 처리하고, 중복 설명은 생략하기로 한다.
도 12를 참조하면, 반도체 발광소자(100)는 발광 구조물(135)의 외벽에 커팅된 홈(137)이 형성되고, 상기 발광 구조물(135)과 전극층(155) 사이의 외측 둘레에 틀 형태 또는 폐 루프 형태의 보호층(145A)이 형성된다.
상기 보호층(145A)은 절연 재질 및 투과성 재질로서, 예컨대, SiO2, Si3N4, Al2O3, TiO2, SiOx 중 어느 하나로 형성될 수 있다. 상기 보호층(145A)에는 상기 발광 구조물(135) 방향으로 띠 형태로 돌출된 분리 돌기(147)를 구비하며, 상기 분리 돌기(147)는 상기 제1도전형 반도체층(110)의 일부까지 연장되어, 상기 발광 구조물(135)을 내측 활성영역(A1)과 외측 비 활성영역(A2)으로 분리시켜 준다. 상기 발광 구조물(135)의 외측 둘레가 비 활성 영역(A2)으로 형성됨으로써, 외부에서 습기가 침투하더라도 전기적인 문제를 해결할 수 있고, 활성 영역(A1)에는 큰 영향을 주지 않게 된다.
실시 예의 설명에 있어서, 각 층(막), 영역, 패턴 또는 구조물들이 기판, 각 층(막), 영역, 패드 또는 패턴들의 "위(on)"에 또는 "아래(under)"에 형성되는 것으로 기재되는 경우에 있어, "위(on)"와 "아래(under)"는 "directly"와 "indirectly"의 의미를 모두 포함한다. 또한 각 층의 위 또는 아래에 대한 기준은 도면을 기준으로 설명한다.
이상에서 본 발명에 대하여 그 바람직한 실시 예를 중심으로 설명하였으나 이는 단지 예시일 뿐 본 발명을 한정하는 것이 아니며, 본 발명이 속하는 분야의 통상의 지식을 가진 자라면 본 발명의 본질적인 특성을 벗어나지 않는 범위에서 이 상에 예시되지 않은 여러 가지의 변형과 응용이 가능함을 알 수 있을 것이다. 예를 들어, 본 발명의 실시 예에 구체적으로 나타난 각 구성 요소는 변형하여 실시할 수 있는 것이다. 그리고 이러한 변형과 응용에 관계된 차이점들은 첨부된 청구 범위에서 규정하는 본 발명의 범위에 포함되는 것으로 해석되어야 할 것이다.
도 1은 제1실시 예에 따른 반도체 발광소자를 나타낸 측 단면도이다.
도 2는 실시 예에서 오믹 접촉층과 도트 접촉층의 홀 주입 다이어그램이다.
도 3 내지 도 7은 제1실시 예에 따른 반도체 발광소자 제조과정을 나타낸 도면이다.
도 8 내지 도 10은 실시 예에 따른 도트 접촉층의 다른 제조 과정을 나타낸 도면이다.
도 11은 제2실시 예에 따른 반도체 발광소자를 나타낸 측 단면도이다.
도 12는 제3실시 예에 따른 반도체 발광소자를 나타낸 측 단면도이다.
Claims (13)
- 제1도전형 반도체층, 활성층 및 제2도전형 반도체층을 포함하는 발광 구조물;상기 발광 구조물 아래에 서로 이격된 도트를 포함하는 도트형 전도층;상기 발광 구조물 아래에 오믹 접촉층; 및상기 오믹 접촉층의 아래에 전극층을 포함하고,상기 도트형 전도층은 상기 발광 구조물과 접촉하고,상기 오믹 접촉층은 상기 도트형 전도층을 둘러싸며, 상기 도트형 전도층의 도트가 배치되지 않는 영역에서 상기 발광 구조물과 접촉하는 반도체 발광소자.
- 제1항에 있어서,상기 도트형 전도층은 나노 크기의 Ag2O를 포함하는 반도체 발광소자.
- 제1항 또는 제2항에 있어서,상기 도트형 전도층의 도트 직경은 5nm이하인 반도체 발광소자.
- 제1항 또는 제2항에 있어서,상기 도트형 전도층의 각 도트 직경은 나노 크기인 반도체 발광소자.
- 제1항 또는 제2항에 있어서,상기 도트형 전도층은 오존 처리된 Ag2O로 형성되며, Ag2O의 일 함수는 5.3eV 이하인 반도체 발광소자.
- 제1항 또는 제2항에 있어서,상기 오믹 접촉층은 메쉬 형태로 형성되는 반도체 발광소자.
- 제1항에 있어서,상기 제1도전형 반도체층은 상기 활성층 위에 배치되며,상기 제2도전형 반도체층은 상기 활성층 아래에 배치되며,상기 오믹 접촉층은 상기 도트형 전도층과 상기 제2도전형 반도체층의 아래에 접촉되며,상기 전극층 아래에 형성된 전도성 지지부재 및 상기 제1도전형 반도체층 위에 전극을 포함하는 반도체 발광소자.
- 제1항에 있어서,상기 발광 구조물과 상기 전극층 사이의 외측 둘레에 틀 형태로 형성된 보호층을 포함하며,상기 보호층은 SiO2, Si3N4, Al2O3, TiO2, SiOx, ITO, IZO, AZO 중 적어도 하나를 포함하는 반도체 발광소자.
- 제1항에 있어서,상기 발광 구조물과 상기 전극층 사이의 외측 둘레에 틀 형태로 형성된 보호층 및, 상기 보호층으로부터 상기 제1도전형 반도체층의 일부까지 띠 형태로 돌출된 분리 돌기를 포함하며,상기 보호층은 투과성 절연재질로 형성되는 반도체 발광소자.
- 제1도전형 반도체층, 활성층 및 제2도전형 반도체층을 포함하는 발광 구조물을 형성하는 단계;상기 발광 구조물 아래에 접촉되도록 서로 이격된 도트를 포함하는 도트형 전도층을 형성하는 단계;상기 도트형 전도층 사이를 통해 상기 발광 구조물의 아래에 접촉된 오믹 접촉층을 형성하는 단계; 및상기 오믹 접촉층 아래에 전극층을 형성하는 단계를 포함하는 반도체 발광소자 제조방법.
- 제10항에 있어서, 상기 오믹 접촉층은 메쉬 형태로 형성되며 상기 도트형 전도층과 상기 발광 구조물의 아래에 접촉되며,상기 전극층 아래에 전도성 지지부재 및 상기 발광 구조물 위에 전극을 형성하는 단계를 포함하는 반도체 발광소자 제조방법.
- 제10항에 있어서,상기 도트형 전도층의 형성 단계는, 상기 발광 구조물의 제2도전형 반도체층 아래에 나노 크기의 Ag 도트를 증착하는 단계; 상기 Ag 도트를 오존 처리하여 Ag2O 도트형 전도층을 형성하는 단계를 포함하는 반도체 발광소자 제조방법.
- 제10항에 있어서,상기 도트형 전도층을 형성하는 단계는, 상기 발광 구조물의 제2도전형 반도체층 아래에 Ag가 혼합된 박막을 부착하는 단계; 상기 박막을 열 어닐링하여 나 노 크기의 Ag 도트로 형성하는 단계; 상기 Ag 도트를 오존 처리하여 Ag2O 도트형 전도층을 형성하는 단계를 포함하는 반도체 발광소자 제조방법.
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