KR100871042B1 - 반도체 상호 접속부 제조 방법 - Google Patents

반도체 상호 접속부 제조 방법 Download PDF

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Abstract

홈이 좁은 최소폭을 갖고 깊을 때에도 절연막에 제공된 홈의 모든 코너 내로 상호 접속 재료로서 순수 Cu 재료를 매립할 수 있고 배리어층으로서 Ti-풍부층을 형성할 수 있는 반도체 상호 접속부 제조 방법이 제공된다. 이 방법은 0.15㎛ 이하의 최소폭을 가지고 홈의 최소폭에 대한 홈의 깊이(깊이/최소폭)의 비가 1 이상인 하나 이상의 홈을 반도체 기판 상의 절연막에 형성하는 단계와, 10 내지 50nm의 두께로 홈의 형상을 따라 절연막의 홈에 0.5 내지 10 원자%의 Ti를 함유하는 Cu 합금 박막을 형성하는 단계와, Cu 합금 박막이 부착되어 있는 홈에 순수 Cu 박막을 형성하는 단계와, 절연막과 Cu 합금 박막 사이에 Ti가 침전되도록 350℃ 이상으로 막을 갖는 기판을 어닐링하는 단계를 포함한다.
반도체 상호 접속부, 배리어층, 절연막, 홈, Cu 합금 박막, 순수 Cu 박막

Description

반도체 상호 접속부 제조 방법{METHOD OF FABRICATING SEMICONDUCTOR INTERCONNECTIONS}
본 발명은 반도체 디바이스에 관한 것이고, 더 구체적으로는 예를 들면 초대규모 집적 회로(ULSI)로 대표되는 Si 반도체 디바이스와 같은 반도체 디바이스에서의 상호 접속부 제조 방법에 관한 것이다.
대규모 집적 회로(LSI)와 같은 반도체 디바이스의 설계 규칙은 LSI의 더 큰 패킹 밀도 및 더 고속의 신호 전송을 위한 요건을 만족하기 위해 훨씬 더 엄격해지고 있다. 상호 접속부 사이의 상호 접속 피치, 폭 및 간격과 상호 접속부를 접속하기 위한 층간 접촉 구멍[비아(via)]은 예를 들면 크기가 감소되고 있다.
반도체 디바이스의 더 큰 패킹 밀도를 위해, 다층 상호 접속 구조가 연구되고 있다. 홈의 폭에 대한 상호 접속 홈(트렌치)의 깊이의 비, 또는 구멍의 지경에 대한 상호 접속부를 접속하기 위한 층간 접촉 구멍의 깊이의 비(접촉 구멍의 깊이/폭)가 증가되고 있다.
더욱이, 상호 접속부의 저항은 상호 접속 회로의 패킹 밀도의 소형화 및 증가와 함께 증가되고, 이는 신호 전송의 지연을 초래한다. 따라서, Cu에 기초한 상 호 접속 재료(이하 Cu-계 상호 접속 재료라 칭함)가 Al에 기초한 종래의 상호 접속 재료(이하 Al-계 상호 접속 재료라 칭함)의 전기 저항보다 더 낮은 전기 저항을 가질 수 있는 상호 접속 재료로서 사용되는 Cu-계 상호 접속부의 형성이 제안되고 있다.
다마신(damascene) 상호 접속 기술이 다층 구조를 갖는 Cu-계 상호 접속부를 형성하기 위한 방법으로서 공지되어 있다[예를 들면, 일본 특허 출원 공개(JP-A) 제2001-7050호에 개시됨]. 다마신 기술에서는, 예를 들면 상호 접속 홈 또는 층간 접촉 구멍(이하 리세스라 총칭함)이 반도체 기판 상에 제공된 층간 절연막에 형성된다. 다음에, 예를 들면 순수 Cu 또는 Cu 합금과 같은 Cu-계 상호 접속 재료가 리세스의 표면에 도포되고, 이는 Cu-계 상호 접속 재료를 유동화하도록 가열되고 가압된다. Cu-계 재료는 리세스 내에 매립되어 Cu-계 상호 접속부를 형성한다. 과잉의 Cu-계 상호 접속 재료는 화학 기계적 연마(CMP)에 의해 제거된다.
Cu-계 상호 접속 재료의 사용시에, 층간 절연막이 Cu-계 상호 접속부와 직접 접촉하게 될 때, Cu는 절연막 내로 확산될 수 있고, 이는 절연막의 절연 특성을 열화시킨다. 층간 절연막 내로의 Cu의 확산을 방지하기 위해, 절연막과 Cu-계 상호 접속부 사이에 배리어층을 제공할 필요가 있다. 배리어층은 Cu-계 상호 접속부를 리세스 내로 매립하기 위해 약 500 내지 700℃의 고온에서 가열될 때에도 배리어 특성을 나타내는 것이 요구된다. 이 이유로, 배리어층은 TaN 막 또는 TiN 막과 같은 금속 니트라이드막을 사용함으로써 형성된다. 그러나, 이러한 배리어층은 금속막의 전기 저항에 비교하여 높은 전기 저항을 갖고, 이는 상호 접속부의 전기 저항을 불리하게 증가시킨다. 더욱이, 상호 접속부의 전기 저항을 감소시키도록 얇은 배리어층을 균일하게 형성하는 것이 곤란하다. 부가적으로, 최근에, 상호 접속 홈의 폭 또는 접촉 구멍의 직경이 상술한 바와 같이 점점 더 작아지고 있다. 상호 접속 홈의 깊이/폭 또는 접촉 구멍의 폭/직경은 점점 더 커지고 있다. 이는 배리어층을 형성하는 것을 더 곤란하게 한다.
따라서, 본 발명자들은 Cu-계 상호 접속부와 층간 절연막 사이에 극도로 얇은 배리어막을 균일하게 형성하기 위해 스퍼터링법에서의 증기 켄칭(vapor quenching)에 주목하였고, Ti-풍부층(Ti-rich layer)이 비평형 고용체 현상을 사용하여 극도로 얇은 배리어막으로서 형성되는 것을 제안하였다[금속화에서의 응력 유도 현상에 대한 10차 워크샵의 의사록 "Cu 합금 상호 접속부에 의한 배리어 재료의 자체 형성", p28-29(2004년) 참조]. 상술한 문헌에 개시된 바와 같은 이 기술에서, Cu에 대해 작은 용해도 한계를 갖는 Ti를 함유하는 Cu 합금이 상호 접속 홈 또는 접촉 구멍의 표면에 형성되고, 이어서 가열 및 가압되어 두 개의 상, 즉 Cu 및 Ti로 분리된다. 다음에, Ti는 Cu-계 상호 접속부와 층간 절연막 사이로 또는 Cu-계 상호 접속부의 표면으로 비정상적으로 분산되어 Ti-풍부층을 형성한다. 특히, Cu-계 상호 접속부와 층간 절연막 사이에 형성된 Ti-풍부층은 절연막 내로의 Cu의 확산을 방지하기 위한 배리어층으로서 기능한다. 절연막이 SiO2계 재료와 같은 산 화물계 재료로 제조되면, 확산된 Ti는 TiOx를 형성한다. TiOx의 두께가 소정 정도로 커질 때, Ti와 산소 사이의 반응이 정지된다. 이는 Ti-풍부층이 과도하게 두꺼워지는 것을 방지하고, 따라서 Cu-계 상호 접속부의 전기 저항의 증가를 감소시킨다.
그러나, Cu-Ti 합금은 고온에서 가열될 때에도 순수 Cu의 유동 특성과 비교할 때 열악한 유동 특성[이하 재유동성(reflowability)이라 칭함]을 갖고, 따라서 리세스의 모든 코너에 매립되는 것이 곤란하다. 최근에, 상술한 바와 같이 상호 접속 홈의 폭 또는 접촉 구멍의 직경이 점점 작아지고 있고, 상호 접속 홈 또는 접촉 구멍의 깊이가 점점 커지고 있다. 이는 Cu-Ti 합금을 리세스 내에 매립하는 것을 더 곤란하게 한다.
본 발명은 상술한 상황의 견지에서 이루어졌고, 따라서 본 발명의 목적은 리세스가 좁은 최소폭을 갖고 깊을 때에도 절연막에 제공된 리세스의 모든 코너 내로 상호 접속 재료로서 순수 Cu 재료를 매립할 수 있고 배리어층으로서 Ti-풍부층을 형성할 수 있는 반도체 상호 접속부 제조 방법을 제공하는 것이다.
본 발명자들은 리세스가 좁은 최소폭을 갖고 깊을 때에도 리세스의 모든 코너 내로 상호 접속 재료를 매립할 수 있고 절연막에 제공된 리세스의 형상을 따라 배리어층을 형성할 수 있는 방법을 연구하는데 전념하였다. 그 결과로서, 본 발명자들은 Cu-Ti 합금막이 배리어층 형성 재료로서 Ti를 함유하는 Cu 합금을 사용하여 각각의 리세스의 표면에 매우 얇게 형성되어, 리세스가 좁은 최소폭을 갖고 깊을 때에도 배리어층이 후속의 가열 프로세스에 의해 형성될 수 있다는 것을 발견하였다. 게다가, 상호 접속 재료로서 순수 Cu의 사용은 리세스가 좁은 최소폭을 갖고 깊을 때에도 리세스의 모든 코너 내로 순수 Cu를 매립할 수 있다.
상술한 문제점을 해결할 수 있는 본 발명의 태양에 따른 반도체 상호 접속부 제조 방법은, 0.15㎛ 이하의 최소폭을 가지고 홈의 최소폭에 대한 홈의 깊이(깊이/최소폭)의 비가 1 이상인 하나 이상의 홈을 반도체 기판 상의 절연막에 형성하는 단계와, 10 내지 50nm의 두께로 홈의 형상을 따라 절연막의 홈에 0.5 내지 10 원자%의 Ti를 함유하는 Cu 합금 박막을 형성하는 단계를 포함한다. 이 방법은 또한 Cu 합금 박막이 부착되어 있는 홈에 순수 Cu 박막을 형성하는 단계와, 절연막과 Cu 합금 박막 사이에 Ti가 침전되도록 350℃ 이상으로 막을 갖는 기판을 어닐링하는 단계를 포함한다. Cu 합금 박막은 예를 들어 스퍼터링에 의해 부착될 수 있다. Cu 박막이 스퍼터링에 의해 부착될 때, 순수 Cu 박막은 바람직하게는 Cu 합금 박막이 부착되어 있는 홈 내로 가압될 수 있다. 가압은 예를 들어 50MPa 이상으로 수행될 수 있다.
본 발명의 태양에 따르면, Ti를 함유하는 Cu 합금이 배리어층 형성 재료로서 사용되고, Cu-Ti 합금막이 리세스 내로 매립되도록 극도로 얇게 형성된다. 따라서, Ti를 함유하는 합금 박막이 리세스를 따라 형성될 수 있으므로, 리세스가 좁은 최소폭을 갖고 깊을 때에도 Ti-풍부층이 형성될 수 있다. 순수 Cu가 상호 접속 재료로서 사용되기 때문에, 상호 접속 재료는 리세스가 좁은 최소폭을 갖고 깊을 때 에도 절연막 내에 제공된 리세스 내로 용이하게 매립될 수 있다.
이제, 본 발명에 따른 반도체 상호 접속부 제조 방법이 개요를 도1을 사용하여 설명할 것이다. 본 발명의 반도체 상호 접속부의 형성시에, 리세스(3)는 반도체 기판(1) 상의 절연막(2)에 형성되고[도1의 (A) 참조], 이어서 Ti를 함유하는 Cu 합금 박막(4)이 예를 들면 스퍼터링에 의해 절연막(2)의 리세스(3)에 리세스의 형상을 따라 형성된다[도1의 (B) 참조]. 그 후에, 순수 Cu 박막(5)이 예를 들면 Cu 합금 박막(4)이 전해 도금에 의해 부착되어 있는 리세스에 형성되고[도1의 (C) 참조] 가열되어, 반도체 상호 접속부가 형성될 수 있다[도1의 (D) 참조]. 본 발명에서, Cu 합금 박막(4)에 함유된 Ti는 가열시에 Cu 합금 박막(4)과 절연막(2) 사이로 확산되고 집중되어 Ti-풍부층(6)을 형성한다. Ti-풍부층(6)은 절연막(2) 내로의 Cu의 확산을 방지하기 위한 배리어층으로서 기능한다.
상술한 Ti-풍부층(6)은 Ti 및 절연막(2)을 구성하는 원소를 포함하는 화합물로 형성된다. 따라서, 절연막(2)이 산화물계 절연막(예를 들면, SiO2계 절연막)일 때, Ti-풍부층(6)은 주로 TiOx로 구성된다.
반도체 상호 접속부의 형성시에 생성된 Ti-풍부층(6)의 두께는 특정하게 한정되는 것은 아니지만, 바람직하게는 배리어 특성을 보장하기 위해 1nm 이하, 더 바람직하게는 2nm 이하, 더욱 더 바람직하게는 3nm 이하이다. Ti-풍부층(6)의 두께가 과도하게 두꺼워지면, Cu-계 상호 접속부의 전기 저항이 높아진다. 이 이유 로, Ti-풍부층(6)의 두께는 바람직하게는 17nm 이하, 더 바람직하게는 16nm 이하, 더욱 더 바람직하게는 15nm 이하일 수 있다.
이 방식으로 가열시에 Ti-풍부층(6)을 형성하기 위해, 0.5 내지 10 원자%의 Ti를 함유하는 Cu 합금 박막(4)이 절연막 내의 각각의 리세스의 형상을 따른 배리어층 형성 재료로서 형성된다. 0.5 원자% 미만의 Ti 함량에서, 절연막(2)과 Cu 합금 박막(4) 사이에 집중되는 Ti의 양이 작아 극도로 얇은 Ti-풍부층(6)을 형성하고, 이는 배리어 특성을 보장하지 못한다. 더욱이, Ti의 집중량이 작을 때, Ti-풍부층(6)이 불연속적으로 형성되고, 따라서 배리어 특성의 감소를 초래한다. 따라서, Cu-Ti 합금에 함유된 Ti는 0.5 원자% 이상, 바람직하게는 1 원자% 이상이다. 반대로, Ti 함유량이 과도할 때에도, 절연막(2)과 Cu 합금 박막(4) 사이에 형성된 Ti-풍부층(6)의 두께는 소정 정도로 한정된다. 이 경우, Ti-풍부층(6)의 형성에 기여하지 않는 과잉의 Ti는 Cu 합금 박막(4)에 고용체를 형성하거나 또는 Cu 합금 박막(4)에 부착된다. 이 종류의 고용체 Ti 또는 Ti 부착물은 Cu-계 상호 접속부의 전기 저항을 향상시킬 수 있다. 따라서, Ti의 함량은 10 원자% 미만, 바람직하게는 9 원자% 미만, 더 바람직하게는 8 원자% 미만이다. Cu 합금 박막(4)에 함유된 Ti의 일부가 또한 Cu 합금 박막(4)과 순수 Cu 박막(5) 사이에 확산될 수 있지만, 상술한 Ti 함량의 범위는 Cu-계 상호 접속부의 전기 저항을 향상시키지 않는다.
리세스의 형상을 따라 Cu 합금 박막을 형성하기 위해, 상기 Cu 합금 박막(4 내지 10)의 두께를 50nm로 설정하는 것이 중요하다. 이는 배리어층 형성 재료로서 형성된 Cu 합금 박막(4)의 박형화가 졀연막에 배치된 리세스가 좁은 최소폭을 갖고 깊어질 때에도 리세스의 개구를 덮도록 Cu 합금 박막의 브리지를 형성하지 않고 리세스의 형상을 따른 구리 합금 박막(4)의 형성을 가능하게 하기 때문이다. 10nm 미만의 두께를 갖는 Cu 합금 박막에 있어서, 가열은 충분한 두께를 갖는 Ti-풍부층(6)을 제공할 수 없고, 이는 배리어 특성의 감소를 초래한다. 따라서, Cu 합금 박막(4)의 두께는 10nm 이상, 바람직하게는 15nm 이상, 더 바람직하게는 20nm 이상이다. Cu 합금 박막(4)의 두께가 50nm를 초과하면, Cu 합금 박막(4)은 소정 정도로 절연막(2)의 리세스의 형상을 따라 형성되고, Cu 합금 박막(4)의 과잉 부분이 리세스의 개구를 덮기 위한 브리지가 리세스에 공극(void)을 형성하게 하고, 이는 Cu-계 상호 접속부의 성능을 열화시킨다. 따라서, Cu 합금 박막(4)의 두께는 50nm 이하, 바람직하게는 45nm 이하, 더 바람직하게는 40nm 이하이다.
본원에 사용될 때 용어 "Cu 합금 박막(4)의 두께"는, 리세스의 내부(리세스의 측벽 또는 저부벽)를 따라 형성된 Cu 합금 박막(4)의 두께가 절연막(2)의 리세스의 형상을 노출하도록 취해진 막(4)의 섹션을 관찰함으로써 측정될 때의 막(4)의 최소 두께를 의미한다. Cu 합금 박막(4)은 리세스의 저부면에 용이하게 형성되지만, 리세스의 측벽에 형성되는 것은 곤란하다. Cu 합금 박막(4)은 리세스의 측벽에 얇게 형성되는 경향이 있다. Cu 합금 박막(4)의 두께는 예를 들면 이하의 예의 칼럼에서 설명된 방법에 의해 측정될 수 있다.
절연막(2)의 리세스의 형상을 따른 Cu 합금 박막(4)을 형성하기 위한 방법은 특정하게 한정되는 것은 아니지만, 예를 들면 스퍼터링법이 이용될 수 있다. 스퍼터링법의 사용은 리세스의 형상을 따라 극도로 얇은 Cu 합금 박막(4)을 형성할 수 있다. 스퍼터링법은 예를 들면 장기간의 저속 스터퍼링법일 수 있다.
스퍼터링법에 의해 Ti를 함유하는 Cu 합금 박막(4)을 형성하기 위해, Ti를 함유하는 Cu 합금 타겟 또는 Ti 칩이 타겟의 일 측면에 부착되어 있는 순수 Cu를 포함하는 칩온 타겟(chip-on-target)이 스퍼터링 타겟으로서 사용될 수 있고, 스퍼터링은 불활성 가스 분위기 하에서 수행될 수 있다.
스퍼터링에 사용하기 위한 불활성 가스는 예를 들면 헬륨, 네온, 아르곤, 크립톤, 제논, 라돈 등을 포함할 수 있다. 특히, 아르곤은 비교적 저가이고, 따라서 적합하게 사용될 수 있다. 다른 스퍼터링 조건(예를 들면, 최종 압력, 스퍼터링 가스 압력, 방전 출력 밀도, 기판 온도, 전극 사이의 거리 등)은 특정하게 한정되는 것은 아니지만, 통상의 범위로 조정될 수 있다.
절연막(2)의 리세스의 형상을 따라 Ti를 함유하는 Cu 합금 박막(4)을 형성한 후에, Cu 합금 박막(4)이 부착되어 있는 리세스 내에 순수 Cu 박막(5)이 상호 접속 재료로서 형성된다. 상호 접속 재료로서의 순수 Cu 박막(5)의 사용은 리세스가 좁은 최소폭을 갖고 깊을 때에도 Cu 합금 박막(4)이 부착되어 있는 리세스의 모든 코너 내에 순수 Cu를 매립할 수 있다.
Cu 합금 박막(4)이 부착되어 있는 리세스 내에 제공된 순수 Cu 박막(5)의 두께는 리세스의 깊이를 따라 변경될 수 있고, 구체적으로는 적어도 리세스의 깊이와 동일한 두께를 갖는 순수 박막(5)이 형성될 수 있다. 순수 Cu 박막(5)의 최대 두께는 예를 들면 2㎛이다. Cu 박막(5)의 두께가 극도로 커지게 될 때, 순수 Cu 박막의 강도가 높을 수 있고, 따라서 순수 Cu는 이하에 설명되는 바와 같이 심지어는 리세스에 대한 가압에 의해서도 리세스 내로 매립되는 것이 곤란할 수 있다.
상술한 순수 Cu 박막(5)을 형성하기 위한 방법은 특정하게 한정되는 것은 아니지만, 예를 들면 전해 도금, 화학 기상 증착(CVD), (아크) 이온 도금, 스퍼터링 등일 수 있다. 특히, 전해 도금의 사용은 저부측으로부터 리세스 내로 순수 Cu 박막(5)을 점진적으로 매립함으로써 순수 Cu 박막(5)으로 리세스를 충전시킬 수 있다. 이는 리세스가 좁은 최소폭을 갖고 깊을 때에도 리세스의 모든 코너에 순수 Cu를 매립할 수 있다.
한편, 순수 Cu 박막(5)이 스퍼터링법에 의해 형성될 때, 순수 Cu 박막(5)은 Cu 합금 박막(4)이 부착되어 있는 리세스 내로 가압될 수 있다. 순수 Cu 박막(4)이 스퍼터링법에 의해서만 Cu 합금 박막(4)이 부착되어 있는 리세스에 형성되도록 의도될 때, 순수 Cu 박막(5)은 리세스의 개구를 덮기 위한 브리지를 형성할 수 있고, 따라서 Cu-계 상호 접속부에 공극을 발생시킨다. 그러나, 순수 Cu는 양호한 재유동성을 갖기 때문에, 순수 Cu 박막(5)의 가압은 순수 Cu 박막(5)이 가압되어 Cu 합금 박막(4)이 형성되어 있는 리세스 내로 삽입될 수 있게 한다.
순수 Cu 박막(5)이 스퍼터링법에 의해 형성될 때, 상술한 불활성 가스 및 H2 가스로 이루어지는 혼합 가스가 순수 Cu 박막(5)의 재유동성을 향상시키기 위한 스퍼터링 가스로서 사용될 수 있다.
순수 Cu 박막(5)을 가압하는 조건은 특정하게 한정되는 것은 아니지만, 50MPa 이상, 바람직하게는 100MPa 이상, 더 바람직하게는 150MPa 이상의 압력이다. 압력은 가능한 한 높은 것이 바람직하지만, 200MPa을 초과하는 압력은 너무 높고 비실용적이며, 따라서 최대 압력은 약 200MPa, 바람직하게는 150MPa 이하이다.
순수 Cu 박막(5)은 Cu 합금 박막(4)이 부착되어 있는 리세스에 형성되고, 이어서 350℃ 이상의 온도에서 가열된다. 가열 온도가 350℃ 미만일 때, Ti가 Cu 합금 박막(4)과 절연막(2) 사이 내로 충분히 확산되지 않아, Cu-계 상호 접속부의 높은 전기 저항을 초래한다. 따라서, 가열 온도는 350℃ 이상이다. 가열 온도는 가능한 한 높은 것이 바람직하고, 바람직하게는 400℃ 이상, 더 바람직하게는 450℃ 이상, 더욱 더 바람직하게는 500℃ 이상이다. 최대 가열 온도는 약 700℃이다. 700℃를 상회하는 온도에서의 가열을 위한 장치는 비실용적일 수 있고, 가열 온도가 극도로 높으면, Cu-계 상호 접속부의 전기 저항이 커지는 경향이 있다. 이는 반도체 기판의 변형을 유발할 수도 있다. 최대 가열 온도는 바람직하게는 650℃, 더 바람직하게는 600℃이다. 가열의 분위기는 특정하게 한정되는 것은 아니지만, 예를 들면 상술한 불활성 가스 분위기가 바람직할 수도 있다.
상술한 바와 같이, 본 발명에 있어서, 순수 Cu가 절연막(2)의 리세스 내의 상호 접속 재료로서 매립된다. 리세스는 0.15㎛ 이하의 최소폭을 갖고, 최소폭에 대한 리세스의 깊이(이하, 깊이/최소폭이라 칭함)의 비는 1 이상이다. 이는, 상호 접속 홈의 최소폭 또는 층간 접촉 구멍의 최소폭(직경)이 0.15㎛를 초과할 때, 또는 깊이가 얕고 깊이/최소폭 비가 1 미만일 때, Cu-계 상호 접속부의 전기 저항을 감소시키기 위해 배리어층을 얇게 균일하게 형성할 필요가 없기 때문이다. 따라서, 본 발명은 순수 Cu가 0.15㎛ 이하의 최소폭을 가지고 깊이/최소폭 비가 1 이상 인 리세스(상호 접속 홈 및/또는 층간 접촉 구멍) 내로 상호 접속 재료로서 매립되는 경우에 적용될 수 있다.
절연막(2)의 재료는 특정하게 한정되는 것은 아니지만, 예를 들면 실리콘 산화물, 실리콘 니트라이드, BSG(보로-실리케이트 글래스), PSG(포스포-실리케이트 글래스), BPSG(보로-포스포-실리케이트 글래스), TEOS(SiOF) 등을 포함할 수 있다.
예
이제 본 발명이 본 발명의 범주를 한정하는 것은 아닌 이하의 예를 참조하여 더 상세히 설명될 것이다. 임의의 적절한 수정이 상술하고 이하에 설명되는 바와 같은 본 발명의 범주로부터 일탈하지 않고 이들 예에 이루어질 수 있고, 본 발명의 기술적 범위 내에 있다.
실험예 1
순수 Cu 박막, 또는 표1에 나타낸 Ti의 양을 함유하는 Cu 합금 박막이, 50nm의 두께를 갖도록 DC 마그네트론 스퍼터링에 의해 각 샘플의 실리콘 웨이퍼 표면에 형성된 절연막(TEOS 막: SiOF 막)에 형성된다. 다음에, 순수 Cu 박막이 700nm의 두께를 갖도록 DC 마그네트론 스퍼터링에 의해 미리 형성된 막에 형성된다.
스퍼터링은 시마즈 코포레이션(Simadzu Corporation)에 의해 제조된 스퍼터링 장치 HSM-552에서 순수 Cu 타겟 또는 칩온 타겟을 사용하여 수행된다. 사용된 칩온 타겟은 부식 위치 주위의 기부로서 기능하는 순수 Cu 타겟(100mm φ)의 표면에 접합된 3 내지 6개의 Ti 5mm-면적 칩을 포함하는 것이다. Cu 합금 박막의 조성 은 Ti 칩의 접합 위치 및 부분의 수를 변경함으로써 조정된다.
스퍼터링 조건은 이하와 같다: 133×10-6 Pa 이하(1×10-6 Torr 이하)의 최종 압력, Ar의 스퍼터링의 분위기 가스, 267×10-3 Pa(2×10-3 Torr)의 스퍼터링 가스 압력, 3.2W/cm2의 방전 출력 밀도(DC), 실온(20℃)으로 설정된 기판 온도 및 55mm의 전극 사이의 거리.
스퍼터링에 의해 형성된 Cu 합금 박막의 조성물(Ti 및 Cu)은 시마즈 코포레이션에 의해 제조된 ICP 방출 분광 광도계 ICP-8000을 사용하여 유도 결합 플라즈마(ICP) 방출 분광학에 의해 정량 평가된다.
이 막 형성 단계 후에, 샘플은 가열 및 가압 프로세스를 거친다. 가열 및 가압 프로세스에서, 각각의 샘플은 Ar 가스 분위기 하에서 150MPa의 압력에서 가압되고, 분당 20℃의 온도 증가 비율로 실온으로부터 500℃까지 가열되어, 120분 동안 500℃로 유지되고, 이어서 분당 20℃의 온도 감소 비율로 실온까지 냉각된다.
가열 및 가압 프로세스 후에 관찰 가능한 막의 부착 상태가 제공되어 있는 샘플의 섹션이 5000배 배율로 투과 전자 현미경(TEM)에 의해 관찰되었다. 관찰의 결과로서, Ti 산화물층이 절연막과 Cu 합금 박막 사이에 Ti-풍부층으로서 형성되어 있다는 것을 발견하였다. 이 Ti 산화물층은 열역학적 관점에서 TiO2 층인 것으로 고려되었다. 단지 각각의 샘플의 Ti 산화물층의 두께만이 측정되고, 측정 결과를 이하의 표1에 나타낸다.
각각의 샘플의 Ti 산화물층은 종방향에서 2000nm의 길이를 따라 관찰되고, Ti 산화물층의 파단부(결함)가 있는지 여부가 판정되고, 이에 의해 Ti 산화물층의 완전성이 평가된다. 평가 기준은 이하와 같다. 즉, Ti 산화물층이 파단되어 있지 않으면, 이 경우는 수용 가능한 것(○)으로 판정되고, Ti 산화물층의 부분이 파단되어 있으면, 이 경우는 수용 불가능한 것(×)으로 판정된다. 이 평가 결과는 이하의 표1에 나타낸다.
각각의 샘플의 절연막과 순수 Cu 박막(또는 Cu 합금 박막) 사이의 부분(계면)이 200nm의 계면의 길이를 따라 관찰되고, Cu가 절연막 내로 확산되었는지 여부가 판정된다. Cu의 확산의 판정은 절연막과 Cu 상호 접속부 사이의 부분(계면)을 TEM에 의해 관찰하고 EDS에 의해 Cu의 존재 유무를 분석함으로써 수행되었다. 평가 기준은 이하와 같다. 즉, Cu가 절연막 내에 확산되어 있지 않으면, Ti 산화물층의 배리어 특성이 양호한 것(수용 가능: ○)으로 판정되고, Cu가 절연막 내에 확산되어 있으면, Ti 산화물층의 배리어 특성이 열악한 것(수용 불가능: ×)으로 판정된다. 또한, 이 평가의 결과를 이하의 표1에 나타낸다.
표1은 스퍼터링에 의해 형성된 Cu 합금 박막에 함유된 Ti의 양이 많을수록, 가열 및 가압 프로세스에 의해 형성된 Ti 산화물층이 두껍다는 것을 명백하게 나타낸다. 특히, 0.5 원자% 이상의 Ti를 함유하는 Cu 합금 박막에 있어서, Ti 산화물층의 두께는 약 1nm 이상이다. Ti 산화물층은 절연막 내로의 Cu의 확산을 방지하기 위한 배리어층으로서 기능하는 것으로 이해된다.
[표1]
번호 Ti 함량(원자%) Ti 산화물층의 두께(nm) Ti 산화물층의 완전성 배리어 특성
1 0 - - ×
2 0.2 0.4 × ×
3 0.5 1.1 ○ ○
4 1.0 2.4 ○ ○
5 2.0 2.9 ○ ○
6 3.0 5.8 ○ ○
7 5.0 10.4 ○ ○
8 7.0 12.5 ○ ○
9 10.0 18.6 ○ ○
10 15.0 25.9 ○ ○
실험예 2
순수 Cu 박막 또는 표2에 나타낸 Ti의 양을 함유하는 Cu 합금 박막이, 50nm의 두께를 갖도록 DC 마그네트론 스퍼터링에 의해 각 샘플의 실리콘 웨이퍼 표면에 형성된 절연막(TEOS 막: SiOF 막)에 형성된다. 다음에, 순수 Cu 박막이 700nm의 두께를 갖도록 전해 도금에 의해 미리 형성된 막에 형성된다.
스퍼터링은 실험예 1과 동일한 조건 하에서 수행된다. 전해 도금은 다나까 기낀조꾸 고교 가부시끼가이샤(Tanaka Kikinzoku Kogyo K.K.)에 의해 제조된 "마이크로파브 Cu-100(Microfab Cu-100): 기초 용액(상표명)"(염소 이온, 도금 가속기, 평활제 및 광택제가 첨가되어 있는 주로 구리 설페이트 및 황산으로 이루어지는 수용액)을 도금욕으로서 사용하여 5mA/cm2의 전류 밀도를 갖는 일정 직류 전해법에 의해 수행되었다.
스퍼터링에 의해 형성된 Cu 합금 박막의 조성물(Ti 및 Cu)은 실험예 1과 동일한 방식으로 정량 평가되었다.
이 막 형성 단계 후에, 샘플은 가열 프로세스를 거친다. 가열 프로세스에서, 각각의 샘플은 Ar 가스 분위기 하에서 분당 20℃의 온도 증가 비율로 실온으로부터 500℃까지 가열되어, 120분 동안 500℃로 유지되고, 이어서 분당 20℃의 온도 감소 비율로 실온까지 냉각된다.
가열 및 가압 프로세스 후에 관찰 가능한 막의 부착 상태가 제공되어 있는 샘플의 섹션이 상술한 실험예 1과 동일한 방식으로 관찰되었다. 관찰의 결과로서, Ti 산화물층이 절연막과 Cu 합금 박막 사이에 Ti-풍부층으로서 형성되어 있다는 것을 발견하였다. 이 Ti 산화물층은 열역학적 관점에서 TiO2 층인 것으로 고려되었다. 단지 각각의 샘플의 Ti 산화물층의 두께만이 측정되고, 측정 결과를 이하의 표2에 나타낸다.
Ti-풍부층은 상술한 실험예 1과 동일한 방식으로 관찰되고, Ti 산화물층의 파단부(결함)가 있는지 여부가 판정되고, 이에 의해 Ti 산화물층의 완전성이 평가된다. 이 평가 결과는 이하의 표2에 나타낸다.
각각의 샘플의 절연막과 순수 Cu 박막(또는 Cu 합금 박막) 사이의 부분(계면)이 실험예 1과 동일한 방식으로 관찰되고, Cu가 절연막 내로 확산되었는지 여부가 판정된다. 이 평가의 결과를 이하의 표2에 나타낸다.
표2는 Ti-풍부층이 가열에 의해서만 형성되고, 스퍼터링에 의해 형성된 Cu 합금 박막에 함유된 Ti의 양이 많을수록, 가열 프로세스에 의해 형성된 Ti 산화물층이 두껍다는 것을 명백하게 나타낸다. 특히, 0.5 원자% 이상의 Ti를 함유하는 Cu 합금 박막에 있어서, Ti-풍부층의 두께는 약 1nm 이상이다. Ti-풍부층은 절연막 내로의 Cu의 확산을 방지하기 위한 배리어층으로서 기능하는 것으로 이해된다.
[표2]
번호 Ti 함량(원자%) Ti 산화물층의 두께(nm) Ti 산화물층의 완전성 배리어 특성
11 0 - - ×
12 0.2 0.3 × ×
13 0.5 1.0 ○ ○
14 1.0 2.1 ○ ○
15 2.0 2.9 ○ ○
16 3.0 4.8 ○ ○
17 5.0 8.6 ○ ○
18 7.0 10.9 ○ ○
19 10.0 14.3 ○ ○
20 15.0 19.2 ○ ○
실험예 3
7.0 원자%의 Ti를 함유하는 Cu 합금 박막이, 50nm의 두께를 갖도록 DC 마그네트론 스퍼터링에 의해 각 샘플의 실리콘 웨이퍼 표면에 형성된 절연막(TEOS 막: SiOF 막)에 형성된다. 다음에, 순수 Cu 박막이 700nm의 두께를 갖도록 DC 마그네트론 스퍼터링에 의해 미리 형성된 막에 형성된다. 스퍼터링은 실험예 1과 동일한 조건 하에서 수행된다.
이 막 형성 단계 후에, 샘플은 가열 및 가압 프로세스를 거친다. 가열 및 가압 프로세스에서, 각각의 샘플은 Ar 가스 분위기 하에서 150MPa의 압력으로 가압되고, 분당 20℃의 온도 증가 비율로 실온으로부터 이하의 표3에 나타낸 온도까지 가열되어, 120분 동안 이 온도로 유지되고, 이어서 분당 20℃의 온도 감소 비율로 실온까지 냉각된다. 이하의 표3에 나타낸 샘플 번호 21은, 샘플이 이전의 막 형성 단계 후에 가열 및 가압 프로세스를 거치지 않은 예이다.
가열 및 가압 프로세스 후에 관찰 가능한 막의 부착 상태가 제공되어 있는 샘플의 섹션이 상술한 실험예 1과 동일한 방식으로 관찰되었다. 관찰의 결과로서, 가열 및 가압 프로세스를 거친 샘플에서, Ti 산화물층이 절연막과 Cu 합금 박막 사이에 Ti-풍부층으로서 형성되어 있다는 것을 발견하였다. 이 Ti 산화물층은 열역학적 관점에서 TiO2 층인 것으로 고려되었다. 각각의 샘플의 Ti 산화물층의 두께가 측정되고, 측정 결과를 이하의 표3에 나타낸다.
Ti-풍부층은 상술한 실험예 1과 동일한 방식으로 관찰되고, Ti-풍부층의 파단부(결함)가 있는지 여부가 판정되고, 이에 의해 Ti 산화물층의 완전성이 평가된다. 이 평가 결과는 이하의 표3에 나타낸다.
각각의 샘플의 절연막과 순수 Cu 박막(또는 Cu 합금 박막) 사이의 부분(계면)이 상술한 실험예 1과 동일한 방식으로 관찰되고, Cu가 절연막 내로 확산되었는지 여부가 판정된다. 이 평가의 결과를 이하의 표3에 나타낸다. 표3은 가열 및 가압 프로세스가 Ti-풍부층을 형성한다는 것을 명백하게 나타낸다. 특히, 가열 온도를 350℃ 이상으로 설정함으로써, Ti-풍부층의 두께가 상당하게 증가될 수 있고, Ti-풍부층이 절연막 내로의 Cu의 확산을 방지하기 위한 배리어층으로서 기능하는 것으로 이해된다.
[표3]
번호 프로세스 온도(℃) Ti 산화물층의 두께(nm) Ti 산화물층의 완전성 배리어 특성
21 프로세스 없음(20℃) - - ×
22 200 0.2 × ×
23 300 0.9 × ×
24 350 3.8 ○ ○
25 400 5.4 ○ ○
26 500 12.5 ○ ○
27 600 14.3 ○ ○
28 700 15.1 ○ ○
실험예 4
실리콘 웨이퍼 표면 상에 형성된 절연막에 제공된 상호 접속 스트라이프 패턴(스트라이프 패턴)을 갖고, 이 패턴은 0.13㎛(130nm)의 폭, 0.3㎛(300nm)의 깊이 및 2.0mm의 길이를 갖는 평가 요소(TEG)가 사용되었다. 7.0 원자%의 Ti를 함유하는 Cu 합금 박막이, 50nm의 두께를 갖도록 DC 마그네트론 스퍼터링에 의해 각 TEG의 표면에 형성된다. 다음에, 순수 Cu 박막이 700nm의 두께를 갖도록 DC 마그네트론 스퍼터링에 의해 미리 형성된 막에 형성되어 상호 접속 패턴의 부분을 덮는다. 스퍼터링은 실험예 1과 동일한 조건 하에서 수행된다.
이 막 형성 단계 후에, 샘플은 가열 및 가압 프로세스를 거친다. 가열 및 가압 프로세스에서, 각각의 샘플은 Ar 가스 분위기 하에서 150MPa의 압력으로 가압되고, 분당 20℃의 온도 증가 비율로 실온으로부터 이하의 표4에 나타낸 온도까지 가열되어, 120분 동안 이 온도로 유지되고, 이어서 분당 20℃의 온도 감소 비율로 실온까지 냉각된다. 이하의 표4에 나타낸 샘플 번호 31은, 샘플이 이전의 막 형성 단계 후에 가열 및 가압 프로세스를 거치지 않은 예이다.
가열 및 가압 프로세스 후의 TEG가 상호 접속 섹션이 노출되어 있는 집속 이온 빔 장치(FIB 장치)에 의해 처리된다. 각각의 샘플의 상호 접속 섹션이 FIB 장치의 SIM 이미지에 의해 관찰되고, 상호 접속 패턴 내로의 순수 Cu의 매립 상태(매립 특성)가 체크된다.
매립 특성은 상호 접속 패턴의 섹션의 SIM 이미지를 분석하고 이하의 식 (1)에 의해 매립비를 계산함으로써 평가되었다. 3개의 상호 접속 패턴이 관찰되고, 각각의 상호 접속 패턴에 대한 매립비가 계산되었다. 모든 개별적인 매립비는 이하의 표4에 나타낸 각각의 샘플에 대한 평균 매립비를 형성하도록 평균화된다.
매립비(%)=[(상호 접속 패턴에 매립된 순수 Cu의 단면적)/(상호 접속 패턴의 단면적)]×100……(1)
표4는 가열 및 가압 프로세스가 350℃ 이상에서 수행될 때, 스퍼터링에 의해 형성된 순수 Cu 박막이 상호 접속 패턴 내에 거의 완전하게 매립될 수 있다는 것을 명백하게 나타낸다.
[표4]
번호 프로세스 온도(℃) 매립비(%)
31 프로세스 없음(20℃) 0
32 200 0
33 300 8.4
34 350 87.2
35 400 98.3
36 500 100.0
37 600 100.0
38 700 100.0
실험예 5
실리콘 웨이퍼 표면 상에 형성된 절연막(TEOS 막: SiOF 막)에 제공된 상호 접속 패턴(스트라이프 패턴)을 갖고, 이 패턴은 0.13㎛(130nm)의 폭, 0.3㎛(300nm)의 깊이 및 2.0mm의 길이를 갖는 평가 요소(TEG)가 사용되었다. 7.0 원자%의 Ti를 함유하는 Cu 합금 박막이, 50nm의 두께를 갖도록 DC 마그네트론 스퍼터링에 의해 각 TEG의 표면에 형성된다. 다음에, 순수 Cu 박막이 700nm의 두께를 갖도록 전해 도금에 의해 미리 형성된 막에 형성되어 상호 접속 패턴의 부분을 덮는다. 스퍼터링은 실험예 1과 동일한 조건 하에서 수행된다. 전해 도금은 실험예 2와 동일한 조건 하에서 수행된다.
이 막 형성 단계 후에, 샘플은 가열 프로세스를 거친다. 가열 프로세스에서, 각각의 샘플은 분당 20℃의 온도 증가 비율로 실온으로부터 이하의 표5에 나타낸 온도까지 가열되어, 120분 동안 이 온도로 유지되고, 이어서 분당 20℃의 온도 감소 비율로 실온까지 냉각된다. 이하의 표5에 나타낸 샘플 번호 41은, 샘플이 이전의 막 형성 단계 후에 가열 및 가압 프로세스를 거치지 않은 예이다.
가열 및 가압 프로세스 후의 샘플의 TEG 상의 상호 접속 홈 내로의 순수 Cu의 매립 상태(매립 특성)가 실험예 4와 동일한 방식으로 체크된다. 각각의 샘플의 매립비는 이하의 표5에 나타낸다.
표5는 전해 도금에 의해 형성된 순수 Cu 박막이 가열 프로세스를 거치지 않고 상호 접속 패턴 내로 매립될 수 있다는 것을 명백하게 나타낸다.
[표5]
번호 프로세스 온도(℃) 매립비(%)
41 프로세스 없음(20℃) 100.0
42 200 100.0
43 300 100.0
44 350 100.0
45 400 100.0
46 500 100.0
47 600 100.0
48 700 100.0
실험예 6
이하의 시편 A 및 B의 각각에서, 형성된 Cu 박막이 포토리소그래피 및 습식 에칭에 의해 패터닝되어 전기 저항의 측정을 위한 패턴을 형성하였다. 10mm의 길이의 패턴의 상호 접속 저항이 4-프로브법(four-probe method)에 의해 측정되었다. 상호 접속 저항(전기 저항)은 먼저 실온에서 측정된다. 다음, 시편은 2시간마다 Ar 분위기 하에서 상압에서 미리 정해진 온도(200℃, 300℃, 350℃, 400℃, 500℃, 600℃, 700℃)로 시편을 유지하기 위한 열처리를 거치고, 상호 접속 저항(전기 저항)이 각각의 온도에서 측정되었다.
[시편 A]
7.0 원자%의 Ti를 함유하는 Cu 합금 박막이, 50nm의 두께를 갖도록 DC 마그네트론 스퍼터링에 의해 실리콘 웨이퍼 표면에 형성된 절연막(TEOS 막: SiOF 막)에 형성된다. 다음에, 순수 Cu 박막이 700nm의 두께를 갖도록 DC 마그네트론 스퍼터링에 의해 미리 형성된 막에 형성된다. 스퍼터링은 실험예 1과 동일한 조건 하에 서 수행된다.
[시편 B]
7.0 원자%의 Ti를 함유하는 Cu 합금 박막이, 50nm의 두께를 갖도록 DC 마그네트론 스퍼터링에 의해 실리콘 웨이퍼 표면에 형성된 절연막(TEOS 막: SiOF 막)에 형성된다. 다음에, 순수 Cu 박막이 700nm의 두께를 갖도록 전해 도금에 의해 미리 형성된 막에 형성된다. 스퍼터링은 실험예 1과 동일한 조건 하에서 수행된다. 전해 도금은 실험예 2와 동일한 조건 하에서 수행된다.
상기 시편 A 및 B의 가열 온도 및 전기 저항 사이의 관계가 도2에 도시된다. 도2에서, 시편 A의 결과는 백색원으로 지시되고, 시편 B의 결과는 흑색원으로 지시된다.
도2는 가열 전의 전기 저항이 높지만, 가열 후에 전기 저항이 감소된다는 것을 명백하게 도시한다. 8개의 시편이 500℃에서 가열될 때의 최소 전기 저항을 나타낸다. 이 때, 전기 저항은 1.91μΩcm이고, 이는 LSI 상호 접속에 충분히 낮은 상호 접속 저항이다.
당 기술 분야의 숙련자들은 다양한 수정, 조합, 하위 조합 및 대안이 첨부된 청구범위 또는 등가물의 사상 및 범주 내에 있는 한 설계 요건 및 다른 요인에 따라 발생할 수 있다는 것을 이해해야 한다.
도1은 본 발명에 따른 반도체 상호 접속부 제조 방법의 개요를 설명하기 위한 다이어그램.
도2는 실험예 6에서의 가열 온도 및 전기 저항 사이의 관계를 도시하는 다이어그램.
<도면의 주요 부분에 대한 부호의 설명>
1: 반도체 기판
2: 절연막
3: 리세스
4: Cu 합금 박막
5: 순수 Cu 박막
6: Ti-풍부층

Claims (4)

  1. 반도체 상호 접속부 제조 방법이며,
    0.15㎛ 이하의 최소폭을 가지고 홈의 최소폭에 대한 홈의 깊이(깊이/최소폭)의 비가 1 이상인 하나 이상의 홈을 반도체 기판 상의 절연막에 형성하는 단계와,
    10 내지 50nm의 두께로 상기 홈의 형상을 따라 상기 절연막의 홈에 0.5 내지 10 원자%의 Ti를 함유하는 Cu 합금 박막을 형성하는 단계와,
    상기 Cu 합금 박막이 부착되어 있는 상기 홈에 순수 Cu 박막을 형성하는 단계와,
    상기 절연막과 상기 Cu 합금 박막 사이에 Ti가 침전되도록 350℃ 이상으로 상기 절연막, 상기 Cu 합금 박막 및 상기 순수 Cu 박막을 갖는 상기 반도체 기판을 어닐링하는 단계를 포함하는 반도체 상호 접속부 제조 방법.
  2. 제1항에 있어서, 상기 Cu 합금 박막은 스퍼터링에 의해 부착되는 반도체 상호 접속부 제조 방법.
  3. 제1항에 있어서, 상기 순수 Cu 박막은 스퍼터링에 의해 부착되고, 이어서 Cu 합금 박막이 부착되어 있는 상기 홈 내로 가압되는 반도체 상호 접속부 제조 방법.
  4. 제3항에 있어서, 상기 가압은 50MPa 이상에서 수행되는 반도체 상호 접속부 제조 방법.
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