KR102520743B1 - 전체 클래드 라인들을 가지는 상호접속들 - Google Patents
전체 클래드 라인들을 가지는 상호접속들 Download PDFInfo
- Publication number
- KR102520743B1 KR102520743B1 KR1020167003142A KR20167003142A KR102520743B1 KR 102520743 B1 KR102520743 B1 KR 102520743B1 KR 1020167003142 A KR1020167003142 A KR 1020167003142A KR 20167003142 A KR20167003142 A KR 20167003142A KR 102520743 B1 KR102520743 B1 KR 102520743B1
- Authority
- KR
- South Korea
- Prior art keywords
- layer
- adhesive
- diffusion barrier
- interconnect
- dielectric
- Prior art date
Links
Images
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
- H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
- H01L21/76841—Barrier, adhesion or liner layers
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
- H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
- H01L21/7682—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing the dielectric comprising air gaps
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
- H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
- H01L21/76841—Barrier, adhesion or liner layers
- H01L21/76843—Barrier, adhesion or liner layers formed in openings in a dielectric
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
- H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
- H01L21/76841—Barrier, adhesion or liner layers
- H01L21/76843—Barrier, adhesion or liner layers formed in openings in a dielectric
- H01L21/76849—Barrier, adhesion or liner layers formed in openings in a dielectric the layer being positioned on top of the main fill metal
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
- H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
- H01L21/76877—Filling of holes, grooves or trenches, e.g. vias, with conductive material
- H01L21/76882—Reflowing or applying of pressure to better fill the contact hole
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
- H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
- H01L21/76877—Filling of holes, grooves or trenches, e.g. vias, with conductive material
- H01L21/76883—Post-treatment or after-treatment of the conductive material
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
- H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
- H01L23/5222—Capacitive arrangements or effects of, or between wiring layers
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
- H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
- H01L23/532—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body characterised by the materials
- H01L23/53204—Conductive materials
- H01L23/53209—Conductive materials based on metals, e.g. alloys, metal silicides
- H01L23/53228—Conductive materials based on metals, e.g. alloys, metal silicides the principal metal being copper
- H01L23/53238—Additional layers associated with copper layers, e.g. adhesion, barrier, cladding layers
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
- H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
- H01L23/532—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body characterised by the materials
- H01L23/5329—Insulating materials
- H01L23/53295—Stacked insulating layers
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
- H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
- H01L23/528—Geometry or layout of the interconnection structure
- H01L23/5283—Cross-sectional geometry
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/0001—Technical content checked by a classifier
- H01L2924/0002—Not covered by any one of groups H01L24/00, H01L24/00 and H01L2224/00
Landscapes
- Engineering & Computer Science (AREA)
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Manufacturing & Machinery (AREA)
- Geometry (AREA)
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
Abstract
전체 클래드 상호접속을 포함하는 금속화층 및 전체 클래드 상호접속을 형성하는 방법이 개시된다. 유전체층 내에 개구가 형성되고, 유전체층은 표면을 가지며, 개구는 벽들 및 바닥을 포함한다. 확산 장벽층 및 접착층이 유전체층 상에 퇴적된다. 상호접속 물질은 유전체층 상에 퇴적되고 개구 내로 리플로우되어 상호접속을 형성한다. 접착 캡핑층 및 확산 장벽 캡핑층은 상호접속 위에 퇴적된다. 상호접속은 접착층 및 접착 캡핑층에 의해 둘러싸이고, 접착층 및 접착 캡핑층은 확산 장벽층 및 확산 캡핑층에 의해 둘러싸인다.
Description
본 개시내용은 전체 클래드 라인들(fully clad lines)을 가지는 상호접속들(interconnects)에 관한 것이며, 특정 실시예들에서, 전체 클래드 전도 라인들을 포함하는 구리 상호접속들에 관한 것이다.
집적 회로 피쳐들이 크기가 작아지고 밀도가 증가함에 따라, 관측된 저항에 영향을 미치는 비저항(resistivity)과 같은 물질 특징들은 상대적으로 더 두드러지는 영향들을 보인다. 추가로, 집적 회로들의 신뢰성은 피쳐 크기가 감소하고 밀도가 증가함에 따라 증가하는 스트레스들의 수에 의해 영향을 받는다. 이러한 스트레스들은 전기적, 열적, 기계적 및 환경적 스트레스를 포함한다. 일렉트로마이그레이션(electromigration)은, 피쳐 크기가, 특히 50 nm 미만으로 감소하고 전력 밀도가 증가함에 따라, 반도체 신뢰성을 감소시키고, 상호접속 불량을 초래하며, 상대적으로 더 두드러지게 되는 현상의 예이다. 일렉트로마이그레이션은 전도체 내의 이온들의 이동으로 인한 물질의 전송으로서 이해된다. 일렉트로마이그레이션은 상호접속 내의 힐록(hillock)들 또는 공동들의 형성을 초래하고, 결국 그것의 불량을 초래한다.
일렉트로마이그레이션, 및 다른 스트레스 유도형 불량들을 감소시키기 위해, 내화성 금속들은 상호접속 제조 시에 사용된다. 그러나, 내화성 금속들은 증가한 비저항, 및 따라서, 증가한 저항 및 저항성-커패시턴스(resistive-capacitance)(RC) 지연을 보인다. 일렉트로마이그레이션, 및 다른 스트레스 유도성 불량들을 더 감소시키기 위해, 확산 장벽들은 상호접속들을 포함하는 층간 유전체들 내의 개구들의 측벽 및 바닥 벽 상에 퇴적된다. 확산 장벽들은 상호접속 라인의 단면 면적의 작은 부분을 통상적으로 점유하는 것으로 이해된다. 주어진 유전체층의 표면에서 노출된 상호접속의 일부분은 실리콘 질화물과 같은 절연체로 코팅된다. 그러나, 절연성 캡핑층의 사용은 용량성 커플링을 증가시킴으로써 라인 성능에 악영향을 줄 수 있다.
따라서, 피쳐 크기들이 계속 감소함에 따라, 일부 경우들에서, 일렉트로마이그레이션 및 열기계적 불량들을 초래하는 것과 같은 다양한 스트레스들에 대한 상호접속 RC 및 저항 모두가 강조된 상호접속들의 설계에서의 개선에 대한 여지가 남아 있다.
이 개시내용의 전술된 그리고 다른 피쳐들, 및 이들을 달성하는 방식은 첨부도면들과 함께 취해진 본원에 기술된 실시예들의 후속하는 기재를 참조함으로써 더욱 명백해지고 더 잘 이해될 수 있다.
도 1a는 층간 유전체 내의 전체 클래드 상호접속 라인들의 실시예의 최상부 뷰를 예시한다.
도 1b는 라인 1b-1b에서 취해진 도 1a의 단면을 예시한다.
도 2a는 층간 유전체 내의 전체 클래드 상호접속 라인들의 실시예의 최상부 뷰를 예시한다.
도 2b는 라인 2b-2b에서 취해진 도 2a의 단면을 예시한다.
도 3은, 각각의 장벽층이 접착층 및 확산층을 포함하는, 상호접속 개구의 바닥에 있는 이중 장벽층을 포함하는, 전체 클래드 상호접속 라인들의 또다른 실시예의 단면을 예시한다.
도 4는 전체 클래드 상호접속들을 형성하는 방법의 실시예를 예시한다.
도 5a는 패터닝된 개구 층간 유전체의 실시예의 단면을 예시한다.
도 5b는 퇴적된 확산 장벽의 층을 포함하는 도 5a의 패터닝된 층간 유전체의 단면을 예시한다.
도 5c는 확산 장벽층 상에 퇴적된 접착층을 포함하는 도 5b의 층간 유전체의 단면을 예시한다.
도 5d는 층간 유전체 상에 퇴적되어 개구들 내로 리플로우된 상호접속 물질을 포함하는 도 5c의 층간 유전체의 단면을 예시한다.
도 5e는 상호접속 및 유전체 위에 퇴적된 접착 캡핑층을 포함하는 도 5d의 층간 유전체의 단면을 예시한다.
도 5f는 접착 캡핑층 위에 퇴적된 확산 장벽 캡핑층을 포함하는 도 5e의 층간 유전체의 단면을 예시한다.
도 5g는 평탄화(planarization) 이후 도 5f의 층간 유전체의 단면을 예시한다.
도 5h는 유전체 기판 위에 형성된 희생 유전체층의 단면을 예시한다.
도 5i는 상호접속들 사이의 에어 갭들을 포함하는 유전체 위에 형성된 상호접속들의 실시예의 단면을 예시한다.
도 6은 층간 유전체 내에 형성된 복수의 상호접속들의 단면의 투과 전자 현미경 이미지를 예시한다.
도 7은 층간 유전체 내에 형성된 2개의 상호접속의 실시예의 단면의 투과 전자 현미경 이미지를 예시한다.
도 8은 포인트들 (A)에 의해 표현된 탄탈륨 장벽층들 및 에칭 스톱 캡핑층을 포함한 개구들에서 구리의 전자도금에 의해 생성된 상호접속들의 일렉트로마이그레이션 테스트; 및 포인트들 (B) 및 (C)에 의해 표현된, 탄탈륨 질화물 장벽층 및 Ta 접착층 및 탄탈륨 접착층과 탄탈륨 질화물 장벽층의 캡핑층들을 포함하는 개구들에서의 구리의 퇴적 및 리플로우의 비교 결과들을 예시한다.
도 9는 포인트들 (A)에 의해 표현된, 탄탈륨 장벽층들 및 에칭 스톱 캡핑층을 포함하는 개구들 내의 구리의 전자 도금; 및 포인트들 (B) 및 (C)에 의해 표현된, 탄탈륨 질화물 장벽층 및 탄탈륨 접착층 및 탄탈륨 접착층과 탄탈륨 질화물 장벽층의 캡핑층들을 포함하는 개구들 내의 구리의 퇴적 및 리플로우에 의해 생성된 비아 및 금속 상호접속들의 쇼트 체인(short chain)에 대한 누적 확률 대 저항을 예시한다.
도 10은 주변 대기 환경에서 50시간 동안 300℃의 일렉트로마이그레이션 베이크 테스트 이후 2개의 구리층을 포함하는 웨이퍼의 단면의 투과 전자 현미경 이미지를 예시한다.
도 11은 주변 대기 환경에서 50시간 동안 300℃의 일렉트로마이그레이션 베이크 테스트 이후 2개의 구리층을 포함하는 웨이퍼의 단면의 투과 전자 현미경 이미지를 예시한다.
도 1a는 층간 유전체 내의 전체 클래드 상호접속 라인들의 실시예의 최상부 뷰를 예시한다.
도 1b는 라인 1b-1b에서 취해진 도 1a의 단면을 예시한다.
도 2a는 층간 유전체 내의 전체 클래드 상호접속 라인들의 실시예의 최상부 뷰를 예시한다.
도 2b는 라인 2b-2b에서 취해진 도 2a의 단면을 예시한다.
도 3은, 각각의 장벽층이 접착층 및 확산층을 포함하는, 상호접속 개구의 바닥에 있는 이중 장벽층을 포함하는, 전체 클래드 상호접속 라인들의 또다른 실시예의 단면을 예시한다.
도 4는 전체 클래드 상호접속들을 형성하는 방법의 실시예를 예시한다.
도 5a는 패터닝된 개구 층간 유전체의 실시예의 단면을 예시한다.
도 5b는 퇴적된 확산 장벽의 층을 포함하는 도 5a의 패터닝된 층간 유전체의 단면을 예시한다.
도 5c는 확산 장벽층 상에 퇴적된 접착층을 포함하는 도 5b의 층간 유전체의 단면을 예시한다.
도 5d는 층간 유전체 상에 퇴적되어 개구들 내로 리플로우된 상호접속 물질을 포함하는 도 5c의 층간 유전체의 단면을 예시한다.
도 5e는 상호접속 및 유전체 위에 퇴적된 접착 캡핑층을 포함하는 도 5d의 층간 유전체의 단면을 예시한다.
도 5f는 접착 캡핑층 위에 퇴적된 확산 장벽 캡핑층을 포함하는 도 5e의 층간 유전체의 단면을 예시한다.
도 5g는 평탄화(planarization) 이후 도 5f의 층간 유전체의 단면을 예시한다.
도 5h는 유전체 기판 위에 형성된 희생 유전체층의 단면을 예시한다.
도 5i는 상호접속들 사이의 에어 갭들을 포함하는 유전체 위에 형성된 상호접속들의 실시예의 단면을 예시한다.
도 6은 층간 유전체 내에 형성된 복수의 상호접속들의 단면의 투과 전자 현미경 이미지를 예시한다.
도 7은 층간 유전체 내에 형성된 2개의 상호접속의 실시예의 단면의 투과 전자 현미경 이미지를 예시한다.
도 8은 포인트들 (A)에 의해 표현된 탄탈륨 장벽층들 및 에칭 스톱 캡핑층을 포함한 개구들에서 구리의 전자도금에 의해 생성된 상호접속들의 일렉트로마이그레이션 테스트; 및 포인트들 (B) 및 (C)에 의해 표현된, 탄탈륨 질화물 장벽층 및 Ta 접착층 및 탄탈륨 접착층과 탄탈륨 질화물 장벽층의 캡핑층들을 포함하는 개구들에서의 구리의 퇴적 및 리플로우의 비교 결과들을 예시한다.
도 9는 포인트들 (A)에 의해 표현된, 탄탈륨 장벽층들 및 에칭 스톱 캡핑층을 포함하는 개구들 내의 구리의 전자 도금; 및 포인트들 (B) 및 (C)에 의해 표현된, 탄탈륨 질화물 장벽층 및 탄탈륨 접착층 및 탄탈륨 접착층과 탄탈륨 질화물 장벽층의 캡핑층들을 포함하는 개구들 내의 구리의 퇴적 및 리플로우에 의해 생성된 비아 및 금속 상호접속들의 쇼트 체인(short chain)에 대한 누적 확률 대 저항을 예시한다.
도 10은 주변 대기 환경에서 50시간 동안 300℃의 일렉트로마이그레이션 베이크 테스트 이후 2개의 구리층을 포함하는 웨이퍼의 단면의 투과 전자 현미경 이미지를 예시한다.
도 11은 주변 대기 환경에서 50시간 동안 300℃의 일렉트로마이그레이션 베이크 테스트 이후 2개의 구리층을 포함하는 웨이퍼의 단면의 투과 전자 현미경 이미지를 예시한다.
본 개시내용은 전체 클래드 라인들을 가지는 상호접속들에 관한 것이며, 특정 실시예들에서는 전체 클래드 전도 라인들을 포함하는 구리 상호접속들에 관한 것이다. 위에서 주지된 바와 같이, 집적 회로 피쳐들이 크기가 작아지고 밀도가 증가함에 따라, 관측된 저항에 영향을 주는 비저항과 같은 물질 특징들은 상대적으로 더 두드러진 영향들을 보인다. 추가로, 집적 회로들의 신뢰성은 피쳐 크기가 작아지고 밀도가 증가함에 따라 증가하는 스트레스들의 수에 의해 영향을 받는다. 이러한 스트레스들은 전기적, 열적, 기계적 및 환경적 스트레스를 포함한다. 일렉트로마이그레이션은, 피쳐 크기가, 특히 50 nm 미만의 디멘젼으로 감소하고, 전력 밀도가 증가함에 따라, 반도체 신뢰성을 감소시키고, 상호접속 불량을 초래하고, 상대적으로 더욱 두드러지게 되는 현상의 예이다. 일렉트로마이그레이션은 전도체 내의 이온의 이동으로 인한 물질의 전송으로서 이해된다. 일렉트로마이그레이션은 상호접속들에서 힐록들 또는 공동들의 형성을 초래하고, 결국 불량을 초래할 수 있다.
일렉트로마이그레이션, 및 다른 스트레스 유도형 불량들을 감소시키기 위해, 내화성 금속들 또는 도핑된 구리가 상호접속 제조에서 전도체들 또는 라인들로서 사용된다. 그러나, 내화성 금속들은 증가한 비저항, 및 따라서 증가한 저항을 보이고, 저항성-커패시턴스 지연을 증가시킨다. 일렉트로마이그레이션, 및 다른 스트레스 유도성 불량들을 추가로 감소시키기 위해, 확산 장벽들이 상호접속들을 포함하는 층간 유전체들 내의 개구들의 측벽 및 바닥 벽 상에 퇴적된다. 확산 장벽들은 상호접속 라인의 단면 면적의 작은 부분을 통상적으로 점유하는 것으로 이해된다. 주어진 유전체층의 표면에 노출된 상호접속의 일부분은 밀폐 에칭 스톱(hermetic etch stop)으로 공통적으로 코팅된다. 밀폐 에칭 스톱들은 실리콘 질화물, 실리콘 탄화물 필름들 또는 수소첨가 실리콘 탄화물 필름들과 같은, 상대적으로 높은 유전 상수를 가지는 절연체들을 일반적으로 포함한다. 그러나, 이러한 배열은 커패시턴스와 같은 라인 특징들에 악영향을 줄 수 있다. 일렉트로마이그레이션의 결함들을 다루려는 시도에 있어서, 본 개시내용은 상호접속들에 관한 것이며, 특히, 전체 클래드 라인들을 포함하는 구리 상호접속들 및 이러한 상호접속들을 형성하는 방법에 관한 것이다.
실시예들에서, 상호접속들은 집적 회로와 연관된 다양한 컴포넌트들을 접속시키기 위해 사용된다. 컴포넌트들은, 예를 들어, 트랜지스터, 다이오드, 전원, 저항기, 커패시터, 인덕터, 센서, 트랜시버, 수신기, 안테나 등을 포함한다. 집적 회로와 연관된 컴포넌트들은 집적 회로 상에 실장된 컴포넌트들, 또는 집적 회로에 접속된 컴포넌트들을 포함한다. 집적 회로는 아날로그 또는 디지털이며, 집적 회로와 연관된 컴포넌트들에 따라, 마이크로프로세서, 광전자공학, 논리 블록, 오디오 증폭기 등과 같은 다수의 응용예들에서 사용될 수 있다. 집적 회로는 컴퓨터에서 하나 이상의 관련 기능들을 실행하기 위한 칩셋의 일부로서 사용될 수 있다.
도 1a 및 1b는 각자, 유전체층(106) 내의 개구(104)에 형성된 전체 클래드 상호접속 라인들(102)을 포함하는 금속화층의 실시예의, 최상부 뷰 및 단면 뷰를 예시한다. 전체 클래드 상호접속 라인들은 상호접속(102)의 모든 측면들(112) 상의 확산 장벽(108)을 포함하고, 따라서, 상호접속(102)은 확산 장벽(108)에 의해 둘러싸인다. 도 2a 및 2b는 각자, 또다른 실시예의 최상부 뷰 및 단면 뷰를 예시하고, 전체 클래드 상호접속들(102) 사이에 에어 갭(110)이 존재한다. 다시, 상호접속 라인들(102)은 상호접속 라인(102)의 모든 측면들(112) 상의 확산 장벽(108)에 의해 둘러싸인다. 유전체층(106)은 상호접속 라인들(102)을 지원한다.
실시예들에서, 유전체층(106)은 층간 유전체이다. 층간 유전체의 둘 이상의 층들은 적층되어 집적 회로를 형성할 수 있다. 본원에 추가로 논의되는 일부 실시예에서, 유전체층은 유전체 기판 위에 퇴적된 하나 이상의 희생층들을 포함한다. 유전체층은, 절연체이지만 전기장의 인가 시에 분극되는 물질인 것으로 이해되는, 유전체 물질을 포함한다. 실시예들에서, 유전체는 낮은-k 유전체, 즉, 3.9보다 더 낮은 유전 상수, 즉, 1.7, 1.9, 2.1, 2.8, 2.7 등과 같이 1.5 내지 3.8까지의 모든 값들 및 범위들을 포함하는 실리콘 이산화물의 유전 상수를 가지는 물질을 포함한다. 유전체 물질이 선택될 수 있는 비-제한적인 예들은 불소-도핑된 실리콘 이산화물, 탄소 도핑된 산화물(즉, 탄소-도핑된 실리콘 이산화물), 유기 규산 유리(organo silicate glass), 실리콘 산화탄화물(silicon oxycarbide), 수소첨가된 실리콘 산화탄화물(hydrogenated silicon oxycarbide), 다공성 실리콘 이산화물, 및 폴리이미드, 폴리테트라플루오로에틸렌(polytetrafluoroethylene), 폴리노르보르넨(polynorbornenes), 벤조시클로부텐(benzocyclobutene), 수산화 실세퀴옥산(hydrogen silsequioxane) 및 메틸실세스퀴옥산(methylsilsesquioxane)과 같은 유기 폴리머 유전체를 포함한다. 유전체층은 100 nm 내지 300 nm, 100 nm 내지 200 nm 등과 같이 그 내부의 모든 값들 및 범위들을 포함하는, 50 nm 내지 300 nm의 범위 내의 두께를 가질 수 있다.
예시된 바와 같이, 상호접속들(102)은 단면이 직사각형이다. 그러나, 다양한 실시예들에서, 직사각형, 장타원형, 타원형 또는 이들의 변형들과 같은 다른 기하학형상들이 가정될 수 있다. 상호접속들은 1.0 μΩ·cm 내지 4.0 μΩ·cm의 범위 내와 같이, 4.0 μΩ·cm 미만의 비저항(ρ)을 가지는 물질로 형성된다. 예를 들어, 상호접속들은 구리를 포함하거나, 구리로 구성되거나, 본질적으로 구리로 구성된다. 예시된 바와 같이, 상호접속들은, 임의의 추가적인 장벽층들을 배제하고, 길이(L)(도 1a 참조), 폭(W) 및 높이(H)를 가지며, 실시예들에서, 길이는 상호접속의 가장 큰 디멘젼을 보인다. 실시예들에서, 상호접속들은, 그 내의 모든 값들 및 범위들을 포함하는 수십분의 1 마이크론 내지 수 마이크론의 범위 내의 길이(L), 그 내의 모든 값들 및 범위들을 포함하는 0.020㎛ 내지 0.100㎛의 범위 내의 폭(W), 및 그 내의 모든 값들 및 범위들을 포함하는 0.5 내지 2.0의 종횡비들(H/W)을 제공하는 범위 내의 높이(H)를 가진다.
또한, 도 1b에 예시된 바와 같이, 상호접속들(102)의 상부 표면(122)은 유전체층(106)의 표면(120) 아래에 리세스된다. 상호접속들(102)은, 실시예에서, 5% 내지 10% 등과 같이 그 내의 모든 값들 및 범위들을 포함하는, 상호접속의 높이의 1% 내지 20%의 범위 내에 있는 거리(D)만큼 리세스된다. 예를 들어, 상호접속은 유전체층(106)의 표면으로부터, 5 nm 내지 10 nm와 같이 그 내의 모든 값들 및 범위들을 포함하는, 1 nm 내지 20 nm의 범위 내의 거리(D)만큼 리세스된다. 이는 상호접속들(102)의 상부 표면(122)과 유전체 표면(120) 사이의 홈(recess)(138)(하기에 추가로 기술된 도 5d 참조)을 정의한다.
위에서 주지된 바와 같이, 상호접속들(102)은 접착층(114) 및 확산 장벽층(116)을 포함하는 장벽층(108)을 가지는 전체 클래드이며, 접착 캡핑층(115) 및 확산 장벽 캡핑층(117)으로 캡핑된다. 전체 클래드는 유전체(106)에 의해 둘러싸이거나 경계 지어지지 않는 표면들(상부 표면(122))을 포함한, 상호접속들(102)의 상부 표면(122), 반대측 표면들(112a, 112b) 및 바닥 표면들(112c)을 포함하는, 표면들(112) 모두를 장벽층(108)이 완전히 둘러싸는 것으로서 이해된다. 비아들이 존재할 때, 클래딩은 비아들과 라인들 모두를 함께 캡슐화한다. 실시예들에서, 확산 장벽층(116)은 유전체층(106) 상에 퇴적되고, 접착층은 개구(104)의 측벽들(134) 및 바닥(132) 상에 배치되고, 접착층(114)은 확산 장벽층(116) 상에 배치된다. 또한, 접착 캡핑층(115)은 상호접속(102) 위에 배치되고, 확산 장벽 캡핑층은 접착 캡핑층(115) 위에 배치된다. 상호접속(102)은 접착층(114) 및 접착 캡핑층(115)에 의해 둘러싸이며, 이는 차례로, 각자 확산 장벽층(116) 및 확산 장벽 캡핑층(117)에 의해 둘러싸인다.
실시예들에서, 접착층들(114, 115)은 전도성 금속, 예를 들어, 구리를 습윤시키는 물질들로 구성되어, 이들에 대한 양호한 접착을 충분히 제공한다. 접착층들에 대해 선택된 물질은 5.0 μΩ·cm 내지 100.0μΩ·cm의 범위 내에서와 같이, 상호접속의 비저항보다 더 높은 비저항을 보인다. 접착층들은, 예를 들어, 탄탈륨, 티타늄, 루테늄, 또는 코발트를 포함하고, 특정 실시예들에서 본질적으로 탄탈륨으로 구성된다. 실시예들에서, 접착층들(114, 115) 각각은, 그 내부의 모든 값들 및 범위들을 포함하는, 1 nm 내지 10 nm의 범위 내의 두께를 가진다.
그러나, 접착층들이 산화를 거칠 수 있음에 따라, 확산 장벽층(116)은 접착층(114)과 유전체(106) 사이에 제공된다. 추가로, 확산 장벽 캡핑층(117)은 접착 캡핑층(115) 위에 형성되어, 접착 캡핑층(115)을 캡핑시킨다. 확산 장벽층들(116, 117)은, 예를 들어, 탄탈륨 질화물 또는 티타늄 질화물을 포함하고, 특정 실시예들에서, 탄탈륨 질화물을 포함하고, 탄탈륨 질화물로 구성되거나, 또는 본질적으로 탄탈륨 질화물로 구성된다. 실시예들에서, 확산 장벽층들(116, 117) 각각은, 그 내의 모든 값들 및 범위들을 포함한, 1 nm 내지 10 nm의 범위 내의 두께를 가진다. 실시예들에서, 다수의 접착층들 및 확산 장벽층들은 상호접속들(102)의 표면(112) 주위의 하나 이상의 위치들에 제공된다. 예를 들어, 개구(104)의 최하부(132)에서, 접착 및 확산 장벽 물질들의 둘 이상의 교번하는 층들이 제공된다. 도 3의 단면은 2개의 접착층들(114a, 114b) 및 2개의 확산 장벽층들(116a, 116b)이 제공되는 것을 예시한다.
전술된 금속화층 내의 전체 클래드 상호접속들을 형성하는 방법의 실시예가 도 4에 예시된다. 도 5a 내지 5i는 전체 클래드 상호접속들을 형성하는 방법이 진행할 때의 금속화층의 구성을 예시한다. 이 실시예에서, 방법(400)은 상호접속들이 형성될 유전체층 표면 내의 개구들의 수를 정의하기 위해 유전체층을 패터닝하는 것으로 시작한다.
실시예에서, 패터닝은 유전체층 위에 포토레지스트를 퇴적시키는 것을 포함한다. 포토레지스트는 양의 또는 음의 레지스트이며, 예를 들어, 폴리(메틸 메타크릴레이트), 폴리(메틸 글루타르이미드), DNQ/노볼락, 또는 SU-8(에폭시 기반 음의 레지스트)를 포함할 수 있다. 포토레지스트는 예를 들어, 스핀-코팅과 같은 주조 프로세스에 의해 퇴적된다. 스핀 코팅은 그 내의 모든 값들 및 범위들을 포함한, 1초 내지 10초의 범위 내의 기간 동안, 그 내의 모든 값들 및 범위들을 포함한 1 내지 10,000 rpm에서 수행된다.
포토레지스트는 이후 광학 포토리소그래피, 액침(immersion) 포토리소그래피, 딥 UV 리소그래피, 극 UV 리소그래피와 같은 포토리소그래피, 또는 다른 기법들을 사용하여 포토레지스트 상에 원하는 패턴의 이미지를 포토레지스트 상에 광학적으로 투사시킴으로써 패터닝되며, 투사된 광의 파장은, 157 nm, 193 nm, 248 nm 등과 같이, 157 nm 내지 436 nm 까지의 모든 값들 및 범위들을 포함한, 436 nm까지일 수 있다. 0.1 N 내지 0.3 N의 범위 내의 농도에서의 테트라메틸암모늄 수산화물 TMAH와 같은 현상액(계면활성제가 있는 또는 없는)은, 예컨대 스핀-코팅에 의해 포토레지스트에 도포되고, 포토레지스트의 일부분들이 제거되어 원하는 패턴에 상관된 기반 유전체층의 영역들을 노출시킨다.
실시예들에서, 유전체의 베이킹은 위의 단계들 중 임의의 것의 이전 또는 이후에 발생할 수 있다. 예를 들어, 유전체층은 프리베이킹되어(prebake) 표면 물을 제거할 수 있다. 예들에서, 프리베이킹은 그 내의 모든 값들 및 범위들을 포함하는 30 내지 60분의 시간 동안, 그 내의 모든 값들 및 범위들을 포함하는 200℃ 내지 400℃의 범위 내의 온도에서 수행된다. 포토레지스트의 도포 이후, 사후 도포 베이크가 발생할 수 있고, 포토레지스트 내의 용매의 적어도 일부분이 탈락된다. 사후 도포 베이크는, 예를 들어, 그 내의 모든 값들 및 범위들을 포함하는 60초 내지 240초의 범위 내의 기간 동안, 그 내의 모든 값들 및 범위들을 포함하는 70℃ 내지 140℃의 범위 내의 온도들에서 수행된다. 패터닝 이후, 레지스트는 그 내의 모든 값들 및 범위들을 포함하는 1분 내지 10분의 기간 동안, 그 내의 모든 값들 및 범위들을 포함하는 100℃ 내지 300℃ 내의 온도에서 하드 베이킹될 수 있다(hard bake).
유전체층의 노출된 부분들은 이후 화학적으로 에칭되고, 표면의 노출된 부분들은 원하는 깊이가 달성될 때까지 제거되어, 유전체층 내에 개구들을 형성한다. 나머지 포토레지스트는 에쉬와 같은 프로세스를 통해 선택적으로 제거되며, 포토레지스트는 산소 또는 불소에 노출되며, 이는 포토레지스트와 결합하여 애시(ash)를 형성한다. 도 5a는 유전체(106)의 표면(120)에 형성된 하나 이상의 개구들(104)을 포함하는 패터닝된 층간 유전체(106)의 실시예를 예시한다. 유전체는 물리적으로 그리고 전기적으로 개구들을 적어도 부분적으로 격리시킨다.
다시 도 4를 참조하면, 유전체층을 패터닝한 이후, 확산 장벽이 유전체(404) 위에 퇴적된다. 실시예들에서, 확산 장벽의 퇴적은 등각 코팅 프로세스를 사용하여 수행되며, 확산 장벽은, 유전체층 내에 형성된 임의의 개구의 측벽들 및 바닥 상을 포함하여, 유전체층의 임의의 노출된 표면 상에 퇴적된다. 따라서, 등각 코팅은, 예를 들어, 단지 수평 표면들에만이 아니라, 유전체층의 노출된 표면들에 도포된 코팅으로서 이해될 수 있다. 실시예들에서, 코팅은 10% 이하, 15% 이하, 20% 이하, 25% 이하 등과 같이, 1% 내지 35%의 모든 값들 및 범위들을 포함하는, 35% 미만의 두께 내에서 변형을 보인다. 등각 코팅 프로세스는 화학적 기상 증착 또는 원자층 증착과 같은 프로세스로부터 선택된다. 사용될 수 있는 다른 프로세스들은 마그네트론 스퍼터링, 기상 증착, 또는 e-빔 증착과 같은 물리적 기상 증착을 포함할 수 있다.
화학적 기상 증착에서, 예를 들어, 하나 이상의 반응성 기체들이, 그 내의 모든 값들 및 범위들을 포함하는 5 sccm 내지 500 sccm의 유량(flow rate)으로 층간 유전체를 포함하는 챔버에 제공된다. 예들에서, 반응성 기체는 다음: 펜타키스(디메틸아미노)탄탈륨, 트리스(디에틸아미도)(테르트-부틸이미도)탄탈륨(V), 트리스(에틸메틸아미도)(테르트-부틸이미도)탄탈륨(V), 또는 1:1 화학량론비로 제공되는 티타늄 테트라클로라이드 및 암모니아 중 하나 이상으로부터 선택된다. 반응성 기체는, 예를 들어, 아르곤을 포함할 수 있는 불활성 기체와 같은, 캐리어 기체가 제공될 수 있다.
실시예들에서, 챔버는 그 내의 모든 값들 및 범위들을 포함하는 1 밀리토르 내지 100 밀리토르의 범위 내의 압력, 및 그 내의 모든 값들 및 범위들을 포함하는 100℃ 내지 500℃의 범위 내의 온도로 유지된다. 프로세스는, 실시예들에서, 플라즈마 보조형일 수 있고, 여기서, 전극들이 프로세스 챔버 내에 제공되며, 기체들을 이온화하기 위해 사용된다. 또는 플라즈마는 챔버 밖에 형성되고, 이후 챔버 내에 공급된다. 챔버에서, 금속 층은 기체의 반응으로 인해 유전체의 표면 상에 퇴적된다.
물리적 기상 증착에서, 워크피스(유전체)가 프로세스 챔버에 배치된다. 질소와 같은 반응성 기체는 40 sccm 내지 50 sccm 또는 45 sccm과 같이 그 내의 모든 값들 및 범위들을 포함하는, 10 sccm 내지 100 sccm의 범위 내의 유량으로 프로세스 챔버에 공급된다. 아르곤과 같은 불활성 기체가 역시 프로세스 챔버 내로 선택적으로 공급된다. 반응성 기체를 공급하기 이전에, 프로세스 챔버의 기본 압력은 10-8 토르의 범위 내에 있으며, 1 밀리토르 내지 10 밀리토르, 또는 2.5 밀리토르의 범위 내에서와 같이, 스퍼터링 동안 10-7 내지 10-1 토르의 범위 내의 압력에서 유지된다. 프로세스 챔버는, 10℃ 내지 20℃ 또는 17℃의 범위 내에서와 같이, 그 내의 모든 값들 및 범위들을 포함하는 10℃ 내지 100℃의 범위 내의 온도로 유지된다.
금속 타겟은 프로세스 챔버 내에 위치되고, 티타늄 또는 탄탈륨과 같은 금속으로 형성된다. 금속 타겟은 그 내의 모든 값들 및 범위들을 포함하는, -50V 내지 -1000V의 범위 내에 지정된(rated) DC 소스들에 의해 바이어싱된다. 워크피스, 또는 워크테이블은 또한, -70 내지 -80V와 같이 그 내의 모든 값들 및 범위들을 포함하는 -50V 내지 -100V의 범위 내에 지정된 AC 소스에 의해 바이어싱될 수 있다.
퇴적 동안, 플라즈마가 형성되어, 타겟에 근접하게 또는 타겟 뒤에 위치된 자석들로 인해 타겟 주위에 국한된다(localize). 플라즈마는 타겟에 집중하여(bombard), 이후 워크피스 상에 증착되는 증기로서 금속 원자들을 스퍼터링시킨다. 프로세스는 1초 내지 100초의 범위 내의 기간 동안 계속된다.
도 5b는 층간 유전체(106)의 표면들(120) 위에, 뿐만 아니라 개구들(104)의 벽들(134) 및 바닥(132) 상에, 확산 장벽 물질의 등각 코팅(116)을 포함하는 층간 유전체(106)의 실시예를 예시한다.
확산 장벽층의 퇴적 이후, 도 4에 보여지는 바와 같이 접착층이 퇴적된다(406). 실시예들에서, 접착층은 위의 등각 코팅 프로세스들 중 임의의 프로세스를 사용하여 퇴적된다. 다시, 접착층은 개구들의 측벽들 및 바닥 위를 포함한, 확산 장벽층의 임의의 노출된 표면 상에 퇴적된다. 예들에서, 반응성 기체는 1:1 화학량론 비로 수소와 함께 전달되는 탄탈륨(V)클로라이드, 즉, 비스(테르트-부틸사이클로펜타디에닐)티타늄(IV) 디클로라이드로부터 선택된다. 다시, 반응성 기체는, 아르곤과 같은 불활성 기체와 함께 전달될 수 있다. 접착층의 물리적 기상 증착은, 몇몇을 예외로 하고, 접착 장벽층에 대해 전술된 바와 같이 진행된다. 예를 들어, 확산 장벽층의 퇴적 동안, 질소 기체와 같은 반응성 기체가 프로세스 챔버 내에 공급되지 않는다. 그렇지 않은 경우, 프로세스는 유사하게 유지된다.
도 5c는 확산 장벽(116) 위에 접착 장벽(114)의 추가를 예시하며, 접착 장벽은 유전체의 표면들(120), 개구(104)의 벽들(134) 및 바닥(132) 위에 퇴적된다.
다시 도 4를 참조하면, 상호접속 물질이 화학적 기상 증착 또는 물리적 기상 증착과 같은 기상 증착 방법(408)을 사용하여 이후 퇴적될 수 있다. 상호접속 물질은 유전체의 다양한 표면들 위에 퇴적된다. 충분한 상호접속 물질이 개구들을 부분적으로만 채우도록 도포되어, 유전체의 표면과 상호접속들의 표면 사이의 홈을 남긴다.
라인들을 다시 퇴적시키기 위한 물리적 기상 증착 프로세스들은, 예를 들어, 마그네트론 스퍼터링, 기상 증착 또는 e-빔 증착을 포함한다. 물리적 기상 증착의 예는 아르곤과 같은 불활성 기체를, 그 내의 모든 값들 및 범위들을 포함하는 5 sccm 내지 100 sccm의 범위 내의 유량으로, 그 내의 모든 값들 및 범위들을 포함하는 1x10-1 토르 내지 10-7 토르의 범위 내의 압력으로 유지되는 프로세스 챔버 내로 공급하는 것을 포함한다. 프로세스 챔버는 워크피스, 즉 유전체, 및 구리 또는 알루미늄으로 형성된, 타겟이라고 명명된 금속 소스를 포함한다. 금속 소스는 그 내의 모든 값들 및 범위들을 포함하는, 0.1 kW 내지 50 kW의 범위 내에 지정된 DC 소스에 의해 바이어싱된다. 워크피스, 또는 워크피스가 위치된 워크테이블은 또한 그 내의 모든 값들 및 범위들을 포함하는 0.1 kW 내지 1.5 kW의 범위 내에 지정된 AC 소스에 의해 바이어싱될 수 있다. 플라즈마가 형성되어, 타겟 근처에 또는 타겟 뒤에 위치된 자석들로 인해 타겟 주위에 국한된다. 플라즈마는 타겟에 집중하여, 이후 워크피스 상에 증착되는 증기로서 금속 원자들을 스퍼터링시킨다. 프로세스는 1초 내지 100 초의 범위 내의 기간 동안 계속되어 상호접속 물질의 층의 성장을 허용한다.
실시예들에서, 500 옹스트롬과 같이 400 옹스트롬 내지 600 옹스트롬의 범위 내의 라인 물질(예컨대 구리)의 시드층이 전술된 물리적 기상 증착 프로세스에 의해 형성된다. 이는 구리의 전자도금에 선행하며, 여기서 층간 유전체가 황산 구리 용액 및 황산에 배치된다. 50mA/cm2와 같이 25 mA/cm2 내지 75 mA/cm2의 범위 내의 전류 밀도가 60초와 같이 30초 내지 120초의 기간 동안 인가되었다.
대안적인 실시예들에서, 화학적 기상 증착이 수행되어 전술된 프로세스들에 의해 상호접속들을 형성할 수 있다. 반응성 기체는, 예를 들어, Cu(II)비스-헥사플루오로아세틸아세토네이트, 1,5-사이클로올타디엔-Cu(I)-헥사플루오로아세틸아세토네이트로부터 선택된다.
상호접속 물질이 유전체 상에 퇴적되면, 상호접속 물질은 이후 리플로우되어(410) 상호접속 물질이 개구들(104) 내로 흘러들어가게 한다. 상호접속 물질을 리플로우시키기 위해, 상호접속 물질은 방사선, 용광로, 램프, 마이크로파, 또는 뜨거운 기체에 의해 가해진, 그 내의 모든 값들 및 범위들을 포함하는 200℃ 내지 1100℃의 범위 내의 상승한 온도들을 거치거나 상승한 온도들에 노출된다. 상호접속 물질은 그 내의 모든 값들 및 범위들을 포함하는, 1분 내지 10분의 범위 내의 기간 동안 리플로우될 수 있다. 도 5d는 리플로우 이후 상호접속 물질의 실시예를 예시한다. 예시된 바와 같이, 상호접속(102)을 형성하는 물질은 유전체층(106)에 형성된 개구들(104)을 부분적으로 채운다. 전술된 바와 같이, 상호접속의 상부 표면(122)은 1 nm 내지 5 nm와 같이 그 내의 모든 값들 및 범위들을 포함하는 1 nm 내지 20 nm의 범위 내의 깊이에서 유전체(106)의 상부 표면들(120)로부터 리세스된다. 이는 상호접속(102)의 상부 표면(122) 위의 개구(104) 내의 홈(138)을 정의한다.
다시 도 4를 참조하면, 상호접속 물질의 퇴적 및 리플로우 이후, 접착 물질의 캡핑층이 유전체 및 상호접속 위에 퇴적된다(412). 실시예들에서, 전술된 등각 코팅 방법들과 같은 기상 증착 방법이 사용되거나, 또는 물리적 기상 증착 방법들이 사용된다. 화학적 기상 증착을 사용할 시에, 반응성 기체들 및 퇴적 조건들은, 실시예들에서, 단계(406)에서 접착층(114)의 퇴적에 관련하여 전술된 반응성 기체들 및 퇴적 조건들과 동일하다. 도 5e는 상호접속(102) 및 유전체(106) 위에 배치된 접착 캡핑층(115)을 예시한다. 접착 캡핑층(115)은 홈(138) 내에 위치된다. 이 단계는 확산 장벽으로 캡핑하기 이전에 접착층과 유전체의 높이를 감소시켜서 확산 장벽이 접착층(114, 115)을 더 완전히 캡슐화할 수 있게 하기 위해 화학 기계적 평탄화(chemical mechanical planarization)에 선행할 수 있다.
확산 장벽의 캡핑층은 이후 도 4에 예시된 바와 같이 접착 캡핑층 위에 퇴적된다(414). 다시, 실시예들에서, 확산 장벽을 퇴적시키기 위해, 전술된 등각 코팅 방법들, 또는 물리적 기상 증착 방법들과 같은 기상 증착 방법들이 사용될 수 있다. 화학적 기상 증착을 사용할 시에, 반응성 기체들 및 퇴적 조건들은, 실시예들에서, 단계(404)에 기술된 확산 장벽층(116)의 퇴적과 관련하여 전술된 반응성 기체들 및 퇴적 조건들과 동일하다. 도 5f는 접착 캡핑층(115), 상호접속들(102), 및 유전체(106) 위에 퇴적된 확산 장벽 캡핑층(117)을 예시한다. 확산 장벽 캡핑층(117)은 홈(138) 내에 위치된다. 따라서, 상호접속들(102) 위에 위치된 캡핑층들(115, 117)의 일부(130)는 층간 유전체 표면(120)과 같은 수준을 유지하거나 또는 층간 유전체 표면(120)으로부터 리세스된다.
도 4를 다시 참조하면, 캡핑(414) 이후, 평탄화를 수행하여(416) 개구들(104) 사이에 유전체 물질의 표면들(120)을 노출시킨다. 평탄화는 습식 또는 건식 평탄화 프로세스들을 사용하여 수행된다. 일 실시예에서, 평탄화는 화학 기계적 평탄화를 사용하여 수행되는데, 이는 표면 폴리싱(polishing), 연마재 및 슬러리(slurry)를 이용하여 오버버든(overburden)을 제거하고 유전체층 및 상호접속들의 표면을 평탄화하는 프로세스로서 이해될 수 있다. 유전체층의 표면에 대한 상호접속 및 캡핑층들의 리세스(recess)로 인해, 캡핑층들은 평탄화 동안 보호된다.
도 5g는 유전체층(106)의 개구들(104) 내에 형성된 전체 클래드 상호접속들(102)을 포함하는 결과적인 금속화층을 예시한다. 상호접속들(102)은 접착층(114) 및 접착 캡핑층(115)에 의해 둘러싸인다. 그리고, 접착층 및 접착 캡핑층은 확산 장벽층(116) 및 확산 캡핑층(117)에 의해 둘러싸인다. 또한, 상호접속들(102)은 접착층(114)과 확산 장벽층(116)의 측벽들(144a, 144b) 내에 리세스되고, 접착 캡핑층(114)은 또한 접착층(114)과 확산 장벽층(116)의 측벽들(144a, 144b) 내에 리세스된다. 실시예들에서, 확산 장벽층은 또한 접착층(114)과 확산 장벽층(116)의 측벽들(144a, 144b) 내에 리세스된다.
선택적으로, 도 4를 다시 참조하면, 전체 클래드 상호접속들의 어느 한 측면 상의 유전체 물질을 제거하여, 상호접속들 사이의 에어 갭을 형성하기 위한 추가적인 프로세스가 수행된다(418). 에어 갭들을 형성하는 실시예들에서, 유전체 및 상호접속들의 표면은 전술된 바와 같은 포토리소그래피를 사용하여 패터닝되어, 상호접속들을 마스킹하고 유전체층 내에 개구들을 형성하며, 전체 클래드 상호접속의 어느 한 측 상의 유전체 물질을 제거한다.
또다른 실시예에서, 희생 유전체층이 유전체 기판 위에 퇴적된다. 도 5h는 유전체 기판(152) 위의 희생 유전체(150)의 배열을 예시한다. 유전체 기판은 전술된 유전체 물질들로 형성된다. 실시예들에서, 희생층은 탄소 도핑된 실리콘, 실리콘 이산화물, 실리콘 산화질화물, 또는 실리콘 산화불화물, 또는 다공성 실리콘 이산화물과 같은 물질을 포함하는 실리콘으로 형성된다.
희생층은 도 4에 예시된 프로세스에 따라 상호접속들이 형성되는 개구들을 형성하도록 패터닝된다. 상호접속들을 형성하고 상호접속들을 캡핑한 이후, 상호접속들 중 어느 한 측면에 위치된 희생 유전체는 12 내지 14의 범위 내의 pH에서 하이포아염소산칼륨 이온과 같은 하이포아염소산염 이온들을 포함하는 테트라 메틸암모늄 수산화물(TMAH) 기반 용액과 같은 유기 수소 용액을 사용하여 제거된다(418). TMAH는 그 내의 모든 값들 및 범위들을 포함하는 부피로 5% 내지 10%와 같이, 그 내의 모든 값들 및 범위들을 포함하는 부피로 1% 내지 10% 범위 내의 농도로 존재하고, 하이포아염소산염 이온들은 그 내의 모든 값들 및 범위들을 포함하는 부피로 5% 내지 15%의 범위 내의 농도로 존재한다. 용액의 나머지는 물이다.
도 5i는 나머지 유전체 물질(146, 148)에 의해 지지되는 결과적인 전체 클래드 상호접속(102)을 예시한다. 또다른 방식으로 언급하자면, 상호접속(102)은 접착층(114), 확산층(116)뿐만 아니라 접착 캡핑층(115)으로 형성된 장벽층(108), 및 확산 장벽 캡핑층(117)으로 완전히 둘러싸인다. 인접한 상호접속들(102) 사이에 에어 갭들(110)이 존재하고, 유전체 물질(146, 148)의 층은 상호접속들(102) 아래에 유지된다.
다른 실시예들에서, 희생층은 폴리프로필렌 산화물, 폴리옥시메틸렌, 폴리카프롤락톤, 폴리카보네이트, 폴리사미드 이미드, 폴리아미드-6,6, 폴리프탈아미드, 폴리부틸렌 테레프탈레이트, 폴리에틸렌 테레프탈레이트, 폴리스티렌, 신디오-택틱 폴리스티렌, 폴리페닐렌 설파이드, 폴리에테르 술폰, 폴리노르보르넨, 폴리(p-크리릴렌) 폴리머 유전체, 폴리(아릴 에테르) 기반 폴리머 유전체, 불화 폴리머, 폴리하이드록스티렌 폴리머와 같은, 폴리머 물질로 형성된다. 상호접속들을 형성한 이후, 희생층은, 희생 물질을 액상 또는 기상 형태의 불산과 같은 에천트에 노출시킴으로써 화학적 처리로, 또는 열적 및 화학적 기법들의 조합으로 제거될 수 있다. 추가적인 실시예들에서, 희생층은 전자빔 또는 희생층의 광으로의 노출을 이용하여 분해될 수 있다.
"최상부", "바닥", "상부", "측면들" 등에 대한 참조는 본원에서의 기재의 이해의 용이함을 위해 도입되며, 특정 배향들로 제한하는 것으로서 간주되지 않아야 한다.
예들
예 1
전술된 방법들에 따라 샘플들이 준비된다. 구체적으로, 낮은-k 탄소 도핑된 산화물(CDO) 층간 유전체는 120nm의 평균 깊이 및 30 nm의 평균 폭을 가지는 층간 유전체 내에 개구들을 생성하기 위해 포토리소그래피를 사용하여 테스트 패턴으로 패터닝되었다. 탄탈륨 질화물 확산 장벽이 이후 물리적 기상 증착을 사용하여 층간 유전체 상에 퇴적되었다. N2의 반응성 기체가 45 sccm의 유량으로 층간 유전체를 하우징하는 프로세스 챔버에 공급되었다. 탄탈륨 타겟이 챔버 내에 배치된다. 퇴적 동안, 프로세스 챔버는 2.5 밀리토르의 압력 및 17℃의 온도로 유지되었다. 웨이퍼는 -70V 내지 -80V의 범위 내에서 바이어싱된다. 1-2 nm의 두께를 가지는 탄탈륨 질화물 확산 장벽이 퇴적되었다. 확산 장벽을 퇴적시킨 이후, 탄탈륨 접착층이 전술된 스퍼터링 기법을 사용하여 퇴적되었다. 필름은 -70V 내지 -80V의 범위 내에서 웨이퍼 바이어스를 사용하는 비-반응성 아르곤(Ar) 스퍼터링에 의해 100℃에서 퇴적되었다. 진공 챔버의 기본 압력은 10-8 토르였다. 1-2 nm의 두께를 가지는 탄탈륨 접착층의 등각 코팅이 형성되었다.
이후 구리 상호접속 물질이 물리적 기상 증착 및 전자 도금을 사용하여 퇴적되었다. 구리 타겟은 Ar 기체와 결합하여 사용되었다. 퇴적 동안, 층간 유전체를 하우징하는 프로세스 챔버는 0.5 밀리토르의 압력에서 유지되었고, Ar 기체가 4 sccm의 피드 속도로 공급되었다. 500 옹스트롬의 두께를 가지는 구리의 코팅이 형성되었다. 시드(seeding) 이후, 상호접속이 유전체 상으로 구리를 전자 도금시킴으로써 형성되었다. 유전체는 황산 구리 용액 및 황산에 배치된다. 50 mA/cm2의 전류 밀도가 인가되었다. 추가적인 구리가 퇴적되었다. 구리는 이후 1분 내지 2분 동안 350℃의 온도에서 리플로우되었고, 구리는 층간 유전체의 개구들 내로 흘러들어갔다. 구리 상호접속의 상부 표면은 층간 유전체의 상부 표면으로부터 5 nm 내지 10 nm 사이로 리세스되었다.
이후, 2-3nm 두께의 탄탈륨의 캡핑층 및 2-3nm 두께의 탄탈륨 질화물의 캡핑층이 전술된 물리적 기상 증착 프로세스들을 사용하여 도포되었다. 오버버든은 층간 유전체의 표면을 노출시키기 위해 화학 기계적 평탄화를 사용하여 평탄화되었다. 상호접속의 리세스로 인해, 캡핑층들이 평탄화 프로세스 동안 보호되었다.
비교 예
구리 상호접속들이 동일한 테스트 패턴에 따라 다마신(damascene) 프로세스를 사용하여 생성되었다. 층간 유전체는 전술된 동일한 프로세스를 사용하여 패터닝되었다. 탄탈륨의 확산 장벽이 패터닝된 개구들에서 물리적 기상 증착을 사용하여 퇴적되었다. 이후, 구리는 전자도금을 사용하여 유전체층에 도포되었다. 먼저, 시드(seed) 층이 물리적 기상 증착을 사용하여 퇴적되었으며, 여기서 구리 타겟이 사용된다. 아르곤 기체는 4 sccm의 속도로 층간 유전체를 고정시키는 프로세스 챔버 내에 공급되었으며, 프로세스 챔버는 0.5 밀리토르의 압력으로 유지되었다. 500 옹스트롬 두께의 구리층이 퇴적되었다.
시드 이후, 상호접속이 유전체층 상으로의 구리의 전자 도금에 의해 형성되었다. 층간 유전체는 황산구리와 황산의 용액 내에 배치된다. 50 mA/cm2의 전류 밀도가 60초의 기간 동안 인가되었다. 패터닝된 개구들은 구리 및 유전체 위에 형성된 오버버든으로 채워졌다. 오버버든은 이후 화학 기계적 평탄화를 사용하여 제거되어 상호접속의 상부 표면을 층간 유전체의 상부 표면과 같은 수준이 되게 하였다.
이후, SiC:H의 에칭 스톱이 플라즈마 보조형 화학적 기상 증착을 사용하여 구리 상호접속 및 유전체층 위에 퇴적되어 밀폐 장벽을 생성하였다. 반응성 기체는 트리메틸실란(TMS)이었는데, 이는 50 sccm의 속도로 프로세스 챔버에 공급되었다. 프로세스 챔버는 퇴적 프로세스 동안 200 밀리토르의 압력 및 350℃의 온도에서 유지되었다.
테스트
예 1 및 비교 예에 의해 형성된 상호접속들은 일렉트로마이그레이션 테스트되었다. 먼저, 상호접속들은 주변의 산소 포함 대기에서 50 시간동안 300℃ 베이크 테스트를 거쳤다. 베이크 테스트 이후, TEM 이미지들은 도 6 및 7에서 보여지는 바와 같이 예 1의 프로세스를 따라 유전체층(106)에 형성된 상호접속들(102)에 대해 찍혔다. 도 7은 하단 좌측 코너에서의 20 nm 스케일을 예시한다. 이미지들은 50k X 내지 500k X의 배율, 5 kV의 가속 전압 및 0.1mm 내지 1.0 mm의 작업 거리에서 촬영되었다.
일렉트로마이그레이션 테스트들이 수행되었으며, 여기서 35㎂의 전류가 상호접속들에 인가되었다. 상호접속들의 길이당 커패시턴스는 길이당 저항에 비교하여 측정되었다. 이러한 테스트의 결과들은 도 8에 예시되며, 포인트들 A는 에칭 스톱을 포함한 다마신 프로세스를 사용하여 생성된 구리 상호접속들의 측정들이고, 포인트들 B 및 C는 전체 클래드 라인들을 이용하여 본원에 기술된 방법들을 사용하여 생성된 구리 상호접속들의 측정들이다. 데이터는 다음 층 에칭 스톱이 없는 전체 클래드 라인들이 에칭 스톱 층을 포함하는 다마신 프로세스를 사용하여 생성된 라인들에 비해 개선된 커패시턴스를 보임을 예시한다.
추가로, 비아 체인의 누적 불량 분포는 구리 상호접속들에 대해 측정되었으며, 도 9에 도식화되어 있다. 에칭 스톱을 포함한 다마신 프로세스를 사용하여 생성된 상호접속 라인들은 포인트 A에 의해 표현되며, 본원에 기술된 방법들에 따라 생성된 전체 클래드 상호접속들은 포인트들 B 및 C에 의해 표현된다. 이는 라인들의 강건함(health)을 예시한다. 저항의 증가는 전체 클래드 라인들 상의 비아 랜딩들의 바닥에서 이중 탄탈륨/탄탈륨 질화물층과 일치한다.
예 2
다수의 상호접속층들을 가지는 웨이퍼들이 전체 클래드 상호접속들 및 다마신 프로세스를 포함하는 본원에 기술된 프로세스를 사용하여 2개의 구리층들을 포함하도록 생성되었다. 추가 층은 층간 유전체의 제1 층 위에 층간 유전체의 제2 층을 퇴적시키고, 전술된 상호접속 형성 프로세스들을 반복함으로써 생성되었다.
도 10은 구리 상호접속들 위에 퇴적된 SiC 에칭 스톱 층을 포함하는 다마신 구리 상호접속들의 단면의 TEM 이미지들을 예시한다. 상부 이미지는 100kX의 배율, 5.0 kV의 가속 전압, 및 1mm의 작업 거리에서 촬영되었다. 하부 이미지는 150kX의 배율, 5.0 kV의 가속 전압, 및 0.5mm의 작업 거리에서 촬영되었다. 상단 우측 상의 이미지는 500 nm 스케일로 예시되고, 하단 우측 상의 이미지는 300 nm의 스케일로 예시된다. 주변 대기에서 300℃에서 수행된 50시간의 일렉트로마이그레이션 베이크 테스트 이후 상호접속 구조에 불량들이 존재하지 않았다.
도 11은 본원에 기술된 방법들에 따라 생성된 전체 클래드 라인들을 포함한 다마신 구리 상호접속들의 단면의 TEM 이미지들을 예시한다. 상부 이미지는 70kX의 배율, 5.0 kV의 가속 전압, 및 1mm의 작업 거리에서 촬영되었다. 하부 이미지는 150kX의 배율, 5.0 kV의 가속 전압, 및 0.5mm의 작업 거리에서 촬영되었다. 상단 우측 상의 이미지는 500 nm 스케일로 예시되고, 하단 우측 상의 이미지는 300 nm의 스케일로 예시된다. 주변 대기에서 300℃에서 수행된 50시간의 일렉트로마이그레이션 베이크 테스트 이후 상호접속 구조에 불량들이 존재하지 않았다.
따라서, 구리 리플로우 및 전체 클래드 라인들을 사용하여 본원에 제공된 방법들에 따라 생성된 샘플들은 커패시턴스의 개선을 보이고, 에칭 스톱 층을 사용하는 전통적인 다마신 프로세스를 사용하여 생성된 것과 동일한 테스트 조건들 하에서 불량들을 보이지 않았다.
따라서, 본 개시내용의 양상은 전체 클래드 상호접속을 형성하는 방법에 관한 것이다. 방법은 유전체층 내에 개구를 형성하는 것을 포함하고, 유전체층은 표면을 가지고, 개구는 벽들 및 바닥을 포함한다. 방법은 또한, 유전체층 표면, 벽들 및 바닥 상에 확산 장벽층을 퇴적시키는 것, 확산 장벽층 상에 접착층을 퇴적시키는 것, 접착층 상에 상호접속 물질을 퇴적시키는 것, 및 상호접속 물질을 개구 내에 리플로우시켜서 개구 내에 상호접속을 형성하는 것을 포함하고, 상호접속은 유전체층 표면 아래에 리세스된다. 방법은 상호접속 위에 접착 캡핑층을 퇴적시키는 것, 및 접착 캡핑층 위에 확산 장벽 캡핑층을 퇴적시키는 것을 더 포함하고, 상호접속은 접착층 및 접착 캡핑층에 의해 둘러싸이고, 접착층 및 접착 캡핑층은 확산 장벽층 및 확산 장벽 캡핑층에 의해 둘러싸인다.
위의 실시예에서, 접착 캡핑층은 유전체층 표면으로부터 리세스된다. 추가로, 확산 장벽 캡핑층은 유전체 표면과 같은 수준을 이루거나, 또는 확산 장벽 캡핑층은 유전체 표면으로부터 리세스된다.
위의 실시예들 중 임의의 것에서, 방법은 유전체층 위에 다음 층들: 확산 장벽층, 접착층, 접착 캡핑층, 및 확산 장벽 캡핑층 중 하나 이상의 층의 오버버든을 형성하는 것을 더 포함한다. 오버버든은 평탄화되어 유전체층 표면을 노출시킨다.
또한 위의 실시예들 중 임의의 실시예에서, 접착 캡핑층이 금속을 포함한 타겟을 사용하는 물리적 기상 증착에 의해 형성되며, 물리적 기상 증착은 그 내에 유전체층 및 타겟을 포함하는 프로세스 챔버에서 수행된다. 위 사항 중 특정 실시예들에서, 물리적 기상 증착은 10 sccm 내지 100 sccm의 범위 내의 유량으로 불활성 기체를 프로세스 챔버에 공급하는 것, 타겟으로부터 금속을 스퍼터링하는 것 및 접착 캡핑층을 퇴적시키는 것을 포함하고, 프로세스 챔버는 퇴적 동안 1x10-8 토르 내지 1x10-1 토르의 압력에서 그리고 10℃ 내지 100℃의 범위 내의 온도에서 유지된다.
위의 실시예들 중 임의의 실시예에서, 확산 장벽층은 금속을 포함한 타겟 및 반응성 기체를 사용하는 물리적 기상 증착에 의해 수행되며, 물리적 기상 증착은 그 내부에 유전체층 및 타겟을 포함하는 프로세스 챔버에서 수행된다. 위 사항 중 특정 실시예들에서, 물리적 기상 증착은 10 sccm 내지 100 sccm의 범위 내의 유량으로 반응성 기체를 프로세스 챔버에 공급하는 것, 타겟으로부터 금속을 스퍼터링하는 것, 및 확산 장벽층을 퇴적시키는 것을 포함하고, 프로세스 챔버는 퇴적 동안 1x10-8 토르 내지 1x10-1 토르의 압력에서 그리고 10℃ 내지 100℃의 범위 내의 온도에서 유지된다. 예를 들어, 반응성 기체는 N2이며, 유량은 40 sccm 내지 50 sccm이며, 압력은 1 밀리토르 내지 10 밀리토르의 범위 내에 있고, 온도는 10℃ 내지 20℃의 범위 내에 있다.
위의 실시예들 중 임의의 실시예에서, 접착 캡핑층은 탄탈륨을 포함하며, 1 nm 내지 10 nm의 두께로 퇴적된다. 추가로, 위의 실시예들 중 임의의 실시예에서, 확산 장벽층은 탄탈륨 질화물을 포함하고, 1 nm 내지 10 nm의 범위 내의 두께로 퇴적된다. 또한, 위의 실시예들 중 임의의 실시예에서, 상호접속 물질은 구리이고, 예들에서, 1 내지 5분의 범위 내의 기간 동안 200℃ 내지 1100℃의 범위 내의 온도에 구리를 노출시킴으로써, 구리가 리플로우된다.
위의 실시예들 중 임의의 실시예에서, 방법은 유전체층 내에 복수의 개구들을 형성하고 복수의 상호접속들을 형성하는 것 ― 상호접속들 각각은 복수의 개구들 중 하나 내에 형성됨 ― , 및 상호접속들 사이에 위치된 유전체층의 일부를 제거하여 상호접속들 사이의 에어 갭을 생성하는 것을 더 포함한다. 이러한 실시예들에서, 유전체층은, 예를 들어, 유전체 기판 위에 희생 유전체층을 퇴적시키고; 희생 유전체층 내에 개구들을 형성함으로써 형성되며, 상호접속들 사이에 위치된 희생 유전체층이 제거되어 에어 갭을 형성한다.
본 개시내용의 또다른 양상은 상호접속을 포함하는 금속화층에 관한 것이다. 임의의 실시예에서, 금속화층은 전술된 방법들에 따라 형성된다. 금속화층은 유전체층에 의해 지지되는 상호접속을 포함하며, 상호접속은 바닥 표면, 상부 표면 및 반대측 표면들을 포함하는 표면을 포함한다. 금속화층은 또한 상호접속 표면을 둘러싸는 장벽층을 포함하며, 장벽층은 반대측 표면들 및 상호접속과 유전체층 사이의 바닥 표면 주위에 배치된 접착층을 포함한다. 장벽층은 또한 접착층과 유전체층 사이에 배치된 확산 장벽층을 포함한다. 추가로, 장벽층은 상부 표면 위에 배치된 접착 캡핑층, 및 접착 캡핑층 위에 배치된 확산 장벽 캡핑층을 포함하고, 접착층 및 확산 장벽층은 측벽들 및 상호접속을 형성하고, 접착 캡핑층은 측벽들 내에 리세스된다.
위의 실시예들 중 임의의 실시예에서, 상호접속은 유전체층 내의 개구에 배치되며, 유전체층은 표면을 가지고, 상호접속의 상부 표면은 유전체층의 표면 아래에 리세스된다. 추가로, 위의 실시예들 중 임의의 실시예에서, 복수의 상호접속들이 존재하며, 상호접속들 사이에 에어 갭들이 존재한다.
추가로, 위의 실시예들 중 임의의 실시예에서, 접착층 및 접착 캡핑층은 탄탈륨으로 형성된다. 위의 실시예들 중 임의의 것에서, 확산 장벽층 및 확산 장벽 캡핑층은 탄탈륨 질화물로 형성된다. 위의 실시예들 중 임의의 실시예에서, 상호접속은 구리로 형성된다.
위의 실시예들 중 임의의 실시예에서, 금속화층이 집적 회로에 존재한다.
또한, 본 개시내용의 추가적인 양상은 집적 회로에 관한 것이다. 집적 회로는 집적 회로와 연관된 하나 이상의 컴포넌트들에 접속된 복수의 상호접속들을 포함하고, 상호접속들은 하나 이상의 유전체층들에 의해 지지되며, 각각의 상호접속은 바닥 표면, 상부 표면 및 반대측 표면들을 포함하는 표면을 포함한다. 집적 회로는 또한 상호접속 표면을 둘러싸는 장벽층을 포함하고, 장벽층은 반대측 표면들 및 상호접속과 유전체층 사이의 바닥 표면 주위에 배치된 접착층, 접착층과 유전체층 사이에 배치된 확산 장벽층, 상부 표면 위에 배치된 접착 캡핑층, 및 접착 캡핑층 위에 배치된 확산 장벽 캡핑층을 포함하고, 접착층 및 확산 장벽층은 측벽들을 형성하고, 상호접속 및 접착 캡핑층은 측벽들 내에 리세스된다.
위의 실시예들 중 임의의 실시예에서, 상호접속들 각각은 표면을 가지는 유전체층 내의 개구에 배치되고, 상호접속의 상부 표면은 유전체층의 표면으로부터 리세스된다. 특정 실시예들에서, 에어 갭들이 상호접속들 사이에 존재한다.
위의 실시예들 중 임의의 실시예에서, 접착층 및 접착 캡핑층은 탄탈륨으로 형성된다. 위의 실시예들 중 임의의 실시예에서, 확산 장벽층 및 확산 장벽 캡핑층은 탄탈륨 질화물로 형성된다. 위의 실시예들 중 임의의 실시예에서, 상호접속은 구리로 형성된다. 또한, 위의 실시예들 중 임의의 실시예에서, 상호접속은 리플로우 프로세스를 거친다.
몇몇 방법들 및 실시예들의 이전 기재는 예시의 목적으로 제시되었다. 그것은 완전한 것으로, 또는 청구항들을 개시된 정확한 단계들 및/또는 형태들로 제한하도록 의도되지 않으며, 명백하게, 위의 교시의 견지에서 많은 수정들 및 변형들이 가능하다. 발명의 범위가 본원에 첨부된 청구항에 의해 정의된다는 점이 의도된다.
Claims (25)
- 전체 클래드 상호접속(fully clad interconnect)을 형성하는 방법으로서,
유전체층 내에 개구를 형성하는 단계 ― 상기 유전체층은 표면을 갖고 상기 개구는 벽들 및 바닥(bottom)을 포함함 ― ; 및
상기 유전체층 표면, 상기 벽들 및 상기 바닥 상에 확산 장벽층을 퇴적시키는 단계;
상기 확산 장벽층 상에 접착층을 퇴적시키는 단계;
상기 접착층 상에 상호접속 물질을 퇴적시키는 단계;
상기 상호접속 물질을 상기 개구 내로 리플로우(reflow)시켜서 상기 개구 내에 상호접속(interconnect)을 형성하는 단계 ― 상기 상호접속은 상기 유전체층 표면 아래에 리세스(recess)됨 ― ;
상기 상호접속 위에 접착 캡핑층(adhesion capping layer)을 퇴적시키는 단계;
상기 접착 캡핑층 위에 확산 장벽 캡핑층을 퇴적시키는 단계; 및
상기 유전체층을 일부 제거하여 상기 상호접속과 이웃하는 상호접속 사이에 에어 갭을 형성하는 단계 - 상기 유전체층은 상기 상호접속과 상기 이웃하는 상호접속 아래에 유지됨 -
를 포함하고,
상기 상호접속은 상기 접착층 및 상기 접착 캡핑층에 의해 둘러싸이고, 상기 접착층 및 상기 접착 캡핑층은 상기 확산 장벽층 및 상기 확산 장벽 캡핑층에 의해 둘러싸이고, 상기 확산 장벽층을 퇴적시키는 단계 및 상기 접착층을 퇴적시키는 단계는 상기 바닥에서 상기 접착층과 상기 확산 장벽층이 교번하는 둘 이상의 층을 퇴적시키는 단계를 포함하는, 방법. - 제1항에 있어서,
상기 접착 캡핑층은 상기 유전체층 표면으로부터 리세스되는 방법. - 제1항에 있어서,
상기 확산 장벽 캡핑층은 상기 유전체층 표면과 같은 수준을 이루는(level) 방법. - 제1항에 있어서,
상기 확산 장벽 캡핑층은 상기 유전체층 표면으로부터 리세스되는 방법. - 제1항에 있어서,
상기 유전체층 위에 상기 확산 장벽층, 상기 접착층, 상기 접착 캡핑층, 및 상기 확산 장벽 캡핑층 중 하나 이상의 층의 오버버든(overburden)을 형성하는 단계; 및 상기 오버버든을 평탄화(planarizing)하여 상기 유전체층 표면을 노출시키는 단계를 더 포함하는 방법. - 제1항에 있어서,
상기 접착 캡핑층은 금속을 포함하는 타겟을 사용하는 물리적 기상 증착(physical vapor deposition)에 의해 형성되고, 상기 물리적 기상 증착은 그 내부에 상기 유전체층 및 상기 타겟을 포함하는 프로세스 챔버 내에서 수행되며, 상기 물리적 기상 증착은 10 sccm 내지 100 sccm의 범위 내의 유량(flow rate)으로 상기 프로세스 챔버에 불활성 기체를 공급하는 것, 상기 타겟으로부터 상기 금속을 스퍼터링하는 것, 및 상기 접착 캡핑층을 퇴적시키는 것을 포함하고, 상기 프로세스 챔버는 퇴적 동안 1x10-8 토르 내지 1x10-1 토르의 범위 내의 압력에서 그리고 10℃ 내지 100℃의 범위 내의 온도에서 유지되는 방법. - 삭제
- 삭제
- 제1항에 있어서,
상기 확산 장벽층은 반응성 기체, 및 금속을 포함하는 타겟을 사용하는 물리적 기상 증착에 의해 형성되고, 상기 물리적 기상 증착은 그 내부에 상기 유전체층 및 상기 타겟을 포함하는 프로세스 챔버에서 수행되며, 상기 물리적 기상 증착은 10 sccm 내지 100 sccm의 범위 내의 유량으로 상기 프로세스 챔버에 반응성 기체를 공급하는 것, 상기 타겟으로부터 상기 금속을 스퍼터링하는 것, 및 상기 확산 장벽층을 퇴적시키는 것을 포함하고, 상기 프로세스 챔버는 퇴적 동안 1x10-8 토르 내지 1x10-7 토르의 범위 내의 압력에서 그리고 10℃ 내지 100℃의 범위 내의 온도에서 유지되는 방법. - 삭제
- 삭제
- 삭제
- 삭제
- 삭제
- 제1항에 있어서,
상기 상호접속 물질은 구리이고, 상기 구리는 1 내지 5분 범위 내의 기간 동안 200℃ 내지 1100℃의 범위 내의 온도에 상기 구리를 노출시킴으로써 리플로우되는 방법. - 상호접속을 포함하는 금속화층으로서,
유전체층에 의해 지지되는 상호접속 ― 상기 상호접속은 바닥 표면, 상부 표면 및 반대측 표면들을 포함하는 표면을 포함하고, 상기 유전체층 내의 에어 갭에 의해 이웃하는 상호접속과 분리되며, 상기 유전체층은 상기 상호접속 및 상기 이웃하는 상호접속 아래에 유지됨 ― ; 및
상기 상호접속 표면을 둘러싸는 장벽층
을 포함하고,
상기 장벽층은 상기 상호접속과 상기 유전체층 사이의 상기 바닥 표면 및 상기 반대측 표면들 주위에 배치된 접착층, 상기 접착층과 상기 유전체층 사이에 배치된 확산 장벽층, 상기 상부 표면 위에 배치된 접착 캡핑층, 및 상기 접착 캡핑층 위에 배치된 확산 장벽 캡핑층을 포함하고, 상기 접착층 및 상기 확산 장벽층은 측벽들을 형성하고, 상기 상호접속 및 상기 접착 캡핑층은 상기 측벽들 내에 리세스되며, 상기 접착층과 상기 확산 장벽층이 교번하는 둘 이상의 층이 상기 표면에 퇴적되는 금속화층. - 제16항에 있어서,
상기 상호접속은 유전체층 내의 개구에 배치되고, 상기 유전체층은 표면을 갖고, 상기 상호접속의 상기 상부 표면은 상기 유전체층의 상기 표면 아래로 리세스되는 금속화층. - 삭제
- 삭제
- 집적 회로로서,
상기 집적 회로와 연관된 하나 이상의 컴포넌트들에 접속된 복수의 상호접속들 ― 상기 상호접속들은 하나 이상의 유전체층들에 의해 지지되고, 각각의 상호접속은 바닥 표면, 상부 표면 및 반대측 표면들을 포함하는 표면을 포함하며, 상기 유전체층 내의 에어 갭에 의해 이웃하는 상호접속과 분리되며, 상기 유전체층은 상기 상호접속 및 상기 이웃하는 상호접속 아래에 유지됨 ― ; 및
상기 상호접속 표면을 둘러싸는 장벽층
을 포함하고,
상기 장벽층은 상기 상호접속과 상기 유전체층 사이의 상기 바닥 표면 및 상기 반대측 표면들 주위에 배치된 접착층, 상기 접착층과 상기 유전체층 사이에 배치된 확산 장벽층, 상기 상부 표면 위에 배치된 접착 캡핑층, 및 상기 접착 캡핑층 위에 배치된 확산 장벽 캡핑층을 포함하고, 상기 접착층 및 상기 확산 장벽층은 측벽들을 형성하고, 상기 상호접속 및 상기 접착 캡핑층은 상기 측벽들 내에 리세스되며, 상기 접착층과 상기 확산 장벽층이 교번하는 둘 이상의 층이 상기 표면에 퇴적되는 집적 회로. - 삭제
- 삭제
- 삭제
- 삭제
- 삭제
Applications Claiming Priority (3)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
US14/039,893 | 2013-09-27 | ||
US14/039,893 US9165824B2 (en) | 2013-09-27 | 2013-09-27 | Interconnects with fully clad lines |
PCT/US2014/057413 WO2015048259A1 (en) | 2013-09-27 | 2014-09-25 | Interconnects with fully clad lines |
Publications (2)
Publication Number | Publication Date |
---|---|
KR20160063313A KR20160063313A (ko) | 2016-06-03 |
KR102520743B1 true KR102520743B1 (ko) | 2023-04-11 |
Family
ID=52739312
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
KR1020167003142A KR102520743B1 (ko) | 2013-09-27 | 2014-09-25 | 전체 클래드 라인들을 가지는 상호접속들 |
Country Status (7)
Country | Link |
---|---|
US (2) | US9165824B2 (ko) |
EP (2) | EP3509095A1 (ko) |
KR (1) | KR102520743B1 (ko) |
CN (2) | CN105473326B (ko) |
MY (1) | MY175833A (ko) |
TW (1) | TWI544576B (ko) |
WO (1) | WO2015048259A1 (ko) |
Families Citing this family (20)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US10256142B2 (en) | 2009-08-04 | 2019-04-09 | Novellus Systems, Inc. | Tungsten feature fill with nucleation inhibition |
CN104126220B (zh) | 2011-12-20 | 2017-06-20 | 英特尔公司 | 保形低温密闭性电介质扩散屏障 |
US11437269B2 (en) | 2012-03-27 | 2022-09-06 | Novellus Systems, Inc. | Tungsten feature fill with nucleation inhibition |
CN109890004B (zh) | 2013-12-19 | 2022-08-30 | 英特尔公司 | 具有增强的隐私的安全的车辆数据管理 |
US9997405B2 (en) | 2014-09-30 | 2018-06-12 | Lam Research Corporation | Feature fill with nucleation inhibition |
US10950747B2 (en) | 2015-07-01 | 2021-03-16 | Sensor Electronic Technology, Inc. | Heterostructure for an optoelectronic device |
US9812353B2 (en) | 2015-12-03 | 2017-11-07 | Samsung Electronics Co., Ltd. | Semiconductor device and method of manufacturing the same |
KR102334736B1 (ko) * | 2015-12-03 | 2021-12-03 | 삼성전자주식회사 | 반도체 장치 및 그 제조 방법 |
KR102449199B1 (ko) * | 2015-12-14 | 2022-09-30 | 삼성전자주식회사 | 반도체 소자 및 이의 제조 방법 |
US10573522B2 (en) | 2016-08-16 | 2020-02-25 | Lam Research Corporation | Method for preventing line bending during metal fill process |
WO2018186835A1 (en) * | 2017-04-04 | 2018-10-11 | Intel Corporation | Thin-film transistor embedded dynamic random-access memory |
US11180373B2 (en) | 2017-11-29 | 2021-11-23 | Samsung Electronics Co., Ltd. | Nanocrystalline graphene and method of forming nanocrystalline graphene |
KR102532605B1 (ko) | 2018-07-24 | 2023-05-15 | 삼성전자주식회사 | 나노결정질 그래핀 캡층을 포함하는 인터커넥트 구조체 및 이 인터커넥트 구조체를 포함하는 전자 소자 |
US11450669B2 (en) | 2018-07-24 | 2022-09-20 | Intel Corporation | Stacked thin-film transistor based embedded dynamic random-access memory |
US11217531B2 (en) * | 2018-07-24 | 2022-01-04 | Samsung Electronics Co., Ltd. | Interconnect structure having nanocrystalline graphene cap layer and electronic device including the interconnect structure |
KR20200011821A (ko) | 2018-07-25 | 2020-02-04 | 삼성전자주식회사 | 탄소물 직접 성장방법 |
US11978666B2 (en) | 2018-12-05 | 2024-05-07 | Lam Research Corporation | Void free low stress fill |
KR20200126721A (ko) | 2019-04-30 | 2020-11-09 | 삼성전자주식회사 | 그래핀 구조체 및 그래핀 구조체의 형성방법 |
CN114156255A (zh) * | 2020-09-07 | 2022-03-08 | 中芯国际集成电路制造(上海)有限公司 | 半导体结构及其形成方法 |
CN118380383A (zh) * | 2024-06-27 | 2024-07-23 | 杭州积海半导体有限公司 | 互联层结构的形成方法 |
Citations (6)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2006196820A (ja) * | 2005-01-17 | 2006-07-27 | Matsushita Electric Ind Co Ltd | 半導体装置及びその製造方法 |
US20090302475A1 (en) * | 2008-02-18 | 2009-12-10 | Hayato Korogi | Semiconductor device and manufacturing method thereof |
US20110266682A1 (en) * | 2010-04-29 | 2011-11-03 | International Business Machines Corporation | Microelectronic structure including air gap |
US20130020708A1 (en) * | 2011-07-19 | 2013-01-24 | SanDisk Technologies, Inc | Copper Interconnects Separated by Air Gaps and Method of Making Thereof |
US20130207269A1 (en) * | 2012-02-10 | 2013-08-15 | Renesas Electronics Corporation | Semiconductor device and method of manufacturing the same |
US20130221527A1 (en) * | 2012-02-24 | 2013-08-29 | International Business Machines Corporation | Metallic capped interconnect structure with high electromigration resistance and low resistivity |
Family Cites Families (20)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US6475903B1 (en) | 1993-12-28 | 2002-11-05 | Intel Corporation | Copper reflow process |
US6452276B1 (en) * | 1998-04-30 | 2002-09-17 | International Business Machines Corporation | Ultra thin, single phase, diffusion barrier for metal conductors |
JP2000049116A (ja) * | 1998-07-30 | 2000-02-18 | Toshiba Corp | 半導体装置及びその製造方法 |
US6433429B1 (en) * | 1999-09-01 | 2002-08-13 | International Business Machines Corporation | Copper conductive line with redundant liner and method of making |
US6734559B1 (en) * | 1999-09-17 | 2004-05-11 | Advanced Micro Devices, Inc. | Self-aligned semiconductor interconnect barrier and manufacturing method therefor |
US7138329B2 (en) * | 2002-11-15 | 2006-11-21 | United Microelectronics Corporation | Air gap for tungsten/aluminum plug applications |
DE10261466B4 (de) * | 2002-12-31 | 2007-01-04 | Advanced Micro Devices, Inc., Sunnyvale | Verfahren zur Herstellung einer leitenden Barrierenschicht mit verbesserten Haft- und Widerstandseigenschaften |
US7220665B2 (en) | 2003-08-05 | 2007-05-22 | Micron Technology, Inc. | H2 plasma treatment |
US6972253B2 (en) * | 2003-09-09 | 2005-12-06 | Taiwan Semiconductor Manufacturing Company, Ltd. | Method for forming dielectric barrier layer in damascene structure |
KR100621630B1 (ko) * | 2004-08-25 | 2006-09-19 | 삼성전자주식회사 | 이종 금속을 이용하는 다마신 공정 |
US7176119B2 (en) | 2004-09-20 | 2007-02-13 | International Business Machines Corporation | Method of fabricating copper damascene and dual damascene interconnect wiring |
US20060113675A1 (en) | 2004-12-01 | 2006-06-01 | Chung-Liang Chang | Barrier material and process for Cu interconnect |
KR100703968B1 (ko) | 2005-01-13 | 2007-04-06 | 삼성전자주식회사 | 반도체 소자의 배선 형성 방법 |
US7332425B2 (en) * | 2005-05-11 | 2008-02-19 | Texas Instruments Incorporated | Simultaneous deposition and etch process for barrier layer formation in microelectronic device interconnects |
US7402519B2 (en) | 2005-06-03 | 2008-07-22 | Intel Corporation | Interconnects having sealing structures to enable selective metal capping layers |
US7977228B2 (en) | 2006-06-29 | 2011-07-12 | Intel Corporation | Methods for the formation of interconnects separated by air gaps |
KR101487564B1 (ko) * | 2006-08-30 | 2015-01-29 | 램 리써치 코포레이션 | 구리 상호접속부의 배리어 계면 제작 방법 및 장치 |
US7772702B2 (en) * | 2006-09-21 | 2010-08-10 | Intel Corporation | Dielectric spacers for metal interconnects and method to form the same |
US9269612B2 (en) * | 2011-11-22 | 2016-02-23 | Taiwan Semiconductor Manufacturing Company, Ltd. | Mechanisms of forming damascene interconnect structures |
CN102969273A (zh) * | 2012-10-25 | 2013-03-13 | 上海集成电路研发中心有限公司 | 一种具有空气隙的铜大马士革互连结构的形成方法 |
-
2013
- 2013-09-27 US US14/039,893 patent/US9165824B2/en active Active
-
2014
- 2014-09-24 TW TW103132991A patent/TWI544576B/zh active
- 2014-09-25 MY MYPI2016700645A patent/MY175833A/en unknown
- 2014-09-25 EP EP18202287.1A patent/EP3509095A1/en not_active Ceased
- 2014-09-25 CN CN201480046634.9A patent/CN105473326B/zh active Active
- 2014-09-25 CN CN201810250435.XA patent/CN108615703B/zh active Active
- 2014-09-25 WO PCT/US2014/057413 patent/WO2015048259A1/en active Application Filing
- 2014-09-25 KR KR1020167003142A patent/KR102520743B1/ko active IP Right Grant
- 2014-09-25 EP EP14847477.8A patent/EP3049244B1/en active Active
-
2015
- 2015-09-16 US US14/855,792 patent/US9385085B2/en active Active
Patent Citations (6)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2006196820A (ja) * | 2005-01-17 | 2006-07-27 | Matsushita Electric Ind Co Ltd | 半導体装置及びその製造方法 |
US20090302475A1 (en) * | 2008-02-18 | 2009-12-10 | Hayato Korogi | Semiconductor device and manufacturing method thereof |
US20110266682A1 (en) * | 2010-04-29 | 2011-11-03 | International Business Machines Corporation | Microelectronic structure including air gap |
US20130020708A1 (en) * | 2011-07-19 | 2013-01-24 | SanDisk Technologies, Inc | Copper Interconnects Separated by Air Gaps and Method of Making Thereof |
US20130207269A1 (en) * | 2012-02-10 | 2013-08-15 | Renesas Electronics Corporation | Semiconductor device and method of manufacturing the same |
US20130221527A1 (en) * | 2012-02-24 | 2013-08-29 | International Business Machines Corporation | Metallic capped interconnect structure with high electromigration resistance and low resistivity |
Also Published As
Publication number | Publication date |
---|---|
KR20160063313A (ko) | 2016-06-03 |
CN108615703B (zh) | 2023-02-17 |
CN108615703A (zh) | 2018-10-02 |
EP3049244B1 (en) | 2019-10-23 |
US20160005692A1 (en) | 2016-01-07 |
TWI544576B (zh) | 2016-08-01 |
MY175833A (en) | 2020-07-13 |
EP3049244A4 (en) | 2017-04-26 |
US9385085B2 (en) | 2016-07-05 |
TW201535593A (zh) | 2015-09-16 |
US9165824B2 (en) | 2015-10-20 |
CN105473326A (zh) | 2016-04-06 |
EP3509095A1 (en) | 2019-07-10 |
WO2015048259A1 (en) | 2015-04-02 |
EP3049244A1 (en) | 2016-08-03 |
US20150091175A1 (en) | 2015-04-02 |
CN105473326B (zh) | 2018-04-27 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
KR102520743B1 (ko) | 전체 클래드 라인들을 가지는 상호접속들 | |
US20240112952A1 (en) | Interconnect wires including relatively low resistivity cores | |
KR100711526B1 (ko) | 구리 연결선을 갖는 반도체 장치의 제조방법 | |
JP2006269537A (ja) | 半導体装置の製造方法及び半導体装置 | |
US6930035B2 (en) | Semiconductor device fabrication method | |
JP2005094014A (ja) | 相互接続構造内での低抵抗バイア・コンタクトの形成 | |
JP2010103329A (ja) | 半導体装置の製造方法及び半導体装置 | |
US9659817B1 (en) | Structure and process for W contacts | |
US8293638B2 (en) | Method of fabricating damascene structures | |
US7781339B2 (en) | Method of fabricating semiconductor interconnections | |
JP2008010630A (ja) | 半導体装置およびその製造方法 |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
AMND | Amendment | ||
A201 | Request for examination | ||
AMND | Amendment | ||
E902 | Notification of reason for refusal | ||
AMND | Amendment | ||
E601 | Decision to refuse application | ||
AMND | Amendment | ||
E902 | Notification of reason for refusal | ||
AMND | Amendment | ||
E90F | Notification of reason for final refusal | ||
AMND | Amendment | ||
E90F | Notification of reason for final refusal | ||
AMND | Amendment | ||
X701 | Decision to grant (after re-examination) | ||
GRNT | Written decision to grant |