KR100868654B1 - 반도체 소자의 트렌치 형성 방법 - Google Patents
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Abstract
갭필 성능을 향상시킬 수 있는 반도체 소자의 트렌치 형성 방법이 개시된다.
반도체 소자의 트렌치 형성 방법은, 반도체 기판 상에 산화막과 질화막을 순차적으로 형성하는 단계와, 질화막을 선택적으로 제거하여 질화막 패턴을 형성하는 단계와, 질화막을 마스크로 하여 산화막과 반도체 기판을 선택적으로 패터닝하여 산화막 패턴 및 표면으로부터 소정 깊이를 갖는 트렌치를 형성하는 단계와, 반도체 기판에 열산화 공정을 수행하여 트렌치의 내면에 라이너 산화막을 형성하는 단계와, 반도체 기판에 습식 식각 공정을 수행하여 라이너 산화막을 제거하는 단계와, 라이너 산화막이 제거된 트렌치 내부에 소자분리막을 형성하는 단계와, 질화막 패턴 및 산화막 패턴을 순차적으로 제거하는 단계를 포함한다.
반도체 소자, 트렌치, 갭필, 라이너 산화막, 습식 식각
Description
도 1a 내지 도 1h는 본 발명에 따른 반도체 소자의 트렌치의 형성 공정을 도시한 단면도.
<도면의 주요 부분에 대한 부호의 설명>
1: 반도체 기판 3: 산화막
4: 산화막 패턴 5: 질화막
6: 질화막 패턴 7: 포토레지스트 패턴
8: 라이너 산화막 9: 소자분리막
본 발명은 반도체 소자에 관한 것으로, 특히 갭필 성능을 향상시킬 수 있는 반도체 소자의 트렌치 형성 방법에 관한 것이다.
반도체 소자의 제조기술의 발달과 그 응용분야가 확장되어감에 따라 반도체 소자의 집적도 증가에 대한 연구 및 개발이 급속도로 발전되고 있다. 이러한 반도체 소자의 집적도 증가에 따라 미세 공정기술을 기본으로 한 반도체 소자의 미세화에 대한 연구가 활발히 진행되고 있다. 반도체 소자의 미세화 기술에 있어서, 소자를 집적화하기 위하여 소자 사이를 분리하는 소자분리막의 축소 기술이 중요한 항목 중의 하나로 대두되었다.
종래의 소자분리기술로는 반도체 기판 상에 두꺼운 산화막을 선택적으로 성장시켜 소자분리막을 형성하는 LOCOS(LOCal Oxidation of Silicon) 기술을 들 수 있는데, 이 기술은 소자분리막의 측면확산을 원하지 않는 부분에 산화막이 형성되는 것에 의해 소자분리막의 폭을 감소시키는데 한계가 있었다. 그래서 소자설계치수가 서브-미크론(submicron) 이하로 줄어드는 반도체 소자에 있어서는 LOCOS 기술의 적용이 불가능하기 때문에 새로운 소자분리 기술이 필요하게 되었다.
이에 등장한 셸로우 트렌치 소자분리(STI: shallow trench isolation) 기술은 반도체 기판에 식각 공정으로 셸로우 트렌치를 형성하고 셸로우 트렌치에 절연물질을 매립함으로써 LOCOS에 비해 소자분리영역의 축소가 가능해졌다.
종래의 셀로우 트렌치 소자분리(STI) 분리 기술은 소자 분리를 위한 트렌치의 측면에 라이너 절연막을 얇게 형성한다.
이러한 라이너 절연막 또한 일정 두께를 가지게 되므로, 라이너 절연막에 의해 트렌치의 폭이 줄어들게 된다. 최근 대두되고 있는 소자분리막의 축소 경향과 맞물려 라이너 절연막에 의한 트렌치 폭의 축소는 심각한 문제를 야기한다.
즉, 트렌치 폭이 축소된 상태에서 라이너 절연막에 의해 트렌치의 폭은 설계 치보다 더 줄어들게 된다. 이와 같이 더욱 축소된 트렌치에 소자분리막을 갭필하는 경우, 갭필 공정의 마진트렌치의 높이에 비해 폭이 현저히 작기 때문에 소자분리막 내에 보이드(void)와 같은 불량이 발생하는 문제가 있다. 이는 트렌치의 폭이 좁아져서 종횡비가 높아지기 때문이다.
아울러 소자분리막의 갭필시 트렌치의 모서리 영역에 소자분리막이 과도하게 증착되는 오버 행(overhang)을 유발할 우려가 매우 높으며, 이는 보이드를 발생시키는 주요 요인으로 작용하여 갭필 불량을 초래한다.
보이드가 소자분리막 내에 존재하게 되면 소자의 기계적인 강도뿐만 아니라 전기적인 절연 능력도 저하된다.
본 발명은 트렌치의 공정 마진을 확보하여 오버 행에 의해 발생될 수 있는 갭필 불량을 방지할 수 있는 반도체 소자의 트렌치 형성 방법을 제공함에 그 목적이 있다.
상기 목적을 달성하기 위한 본 발명의 제1 실시예에 따르면, 반도체 소자의 트렌치 형성 방법은, 반도체 기판 상에 산화막과 질화막을 순차적으로 형성하는 단계; 상기 질화막을 선택적으로 제거하여 질화막 패턴을 형성하는 단계; 상기 질화막을 마스크로 하여 상기 산화막과 상기 반도체 기판을 선택적으로 패터닝하여 산 화막 패턴 및 표면으로부터 소정 깊이를 갖는 트렌치를 형성하는 단계; 상기 반도체 기판에 열산화 공정을 수행하여 상기 트렌치의 내면에 라이너 산화막을 형성하는 단계; 상기 반도체 기판에 습식 식각 공정을 수행하여 상기 라이너 산화막을 제거하는 단계; 상기 라이너 산화막이 제거된 상기 트렌치 내부에 소자분리막을 형성하는 단계; 및 상기 질화막 패턴 및 상기 산화막 패턴을 순차적으로 제거하는 단계를 포함한다.
이하, 첨부된 도면을 참조하여 본 발명의 실시예를 상세히 설명한다.
도 1a 내지 도 1h는 본 발명에 따른 반도체 소자의 트렌치의 형성 공정을 도시한 단면도이다.
도 1a에 도시한 바와 같이, 실리콘(Si)으로 기반으로 하는 반도체 기판(1) 상에 산화막(3)과 절연막을 순차적으로 적층 형성한다. 상기 절연막 상에 포토레지스트를 형성한 후, 상기 포토레지스트를 노광 및 현상하여 트렌치 형성 영역의 포토레지스트를 제거한 포토레지스트 패턴(7)을 형성한다.
도 1b에 도시한 바와 같이, 상기 포토레지스트 패턴(7)을 마스크로 하여 상기 산화막(3)이 노출될 때까지 상기 질화막(5)을 패터닝하여 질화막 패턴(6)을 형성한다. 이에 따라, 상기 트렌치 형성 영역에 해당하는 질화막(5)이 제거된다.
이후, 상기 포토레지스트 패턴(7)을 스트립(strip)하여 제거한다. 따라서, 반도체 기판(1)의 최상부는 상기 트렌치 형성 영역을 제외하고 질화막 패턴(6)으로 덥혀지게 된다.
도 1c에 도시한 바와 같이, 상기 질화막 패턴(6)을 마스크로 하여 상기 산화 막(3)과 상기 반도체 기판(1)을 선택적으로 패터닝하여 산화막 패턴(4) 및 표면으로부터 소정 깊이를 갖는 트렌치를 형성한다. 상기 트렌치는 반응 이온 식각(RIE)과 같은 건식 식각 공정을 이용하여 형성될 수 있다. 이와 같은 건식 식각 공정은 주로 이온에 에너지를 주어 이온 가속시켜 물리적 또는 인위적으로 반도체 기판(1)을 충돌시켜 반도체 기판(1)의 실리콘 원자를 제거하게 된다. 이와 같이 물리적으로 또는 인위적으로 반도체 기판(1)으로부터 강제로 실리콘 원자를 제거하게 되는 경우, 트렌치의 표면이 매우 불안정한 상태가 된다. 이러한 트렌치의 불안정안 상태를 안정화 상태로 만들어주기 위해 나중에 설명한 라이너 산화막(미도시)이 형성된다.
도 1d에 도시한 바와 같이, 상기 반도체 기판(1)을 대상으로 열산화 공정을 수행하여 상기 트렌치의 표면을 열산화시켜 라이너 산화막(8)을 형성한다. 상기 라이너 산화막(8)의 두께는 50Å 내지 150Å의 범위로 형성될 수 있다. 상기 라이너 산화막(8)은 외부에 노출된 반도체 기판(1)의 표면으로부터 생성될 수 있는데, 상기 반도체 기판(1)의 상부는 질화막 패턴(6)으로 덮여 있어 상기 반도체 기판(1)이 외부로 노출되지 않기 때문에 상기 반도체 기판(1)의 상부 표면에는 라이너 산화막(8)이 형성될 수 없다. 상기 트렌치의 측면과 저면을 갖는 반도체 기판(1)은 외부에 노출되기 때문에 열산화 공정에 의해 상기 트렌치의 측면과 저면의 실리콘이 산소와 반응하여 라이너 산화막(8)이 형성될 수 있다.
상기 반도체 기판(1) 내부를 패터닝하여 트렌치를 형성하는 경우, 트렌치 표면의 실리콘 격자는 스트레스로 인해 불안정하여 지게 된다. 트렌치의 표면의 불안 정한 상태는 나중에 형성될 소자분리막(미도시)과 트렌치 표면과의 디스로케이션(dislocation)으로 인한 절연 성능 저하나 소자 구동시 누설 전류 발생을 촉진시킬 수 있다.
따라서, 상기 트렌치 표면에 라이너 산화막(8)을 형성하여, 트렌치 표면을 안정한 상태로 복원시킬 수 있다. 그러므로, 라이너 산화막(8)은 반드시 필요한 공정이라 할 수 있다.
도 1e에 도시한 바와 같이, 식각 공정을 이용하여 상기 라이너 산화막(8)을 제거한다. 상기 식각 공정은 습식 식각 공정일 수 있다. 상기 습식 식각 공정시 식각 용액은 유기 용액이나 무기 용액일 수 있다. 예컨대, 유기 용액으로는 NE14가 사용될 수 있지만 이에 한정하지 않는다. NE14는 디메틸아세타마이드(dimethylavetamide, CH3CON(CH3)2)와 암모니아 플루오라이드(ammonium fluoride, NH4F)를 포함할 수 있다. 무기 용액으로는 DHF(diluted HF)나 BHF(Buffered HF)가 사용될 수 있으나 이에 한정하지 않는다.
1) BHF를 식각 용액으로 사용할 때의 습식 식각 공정의 조건은 다음과 같다.
NH4F와 HF의 혼합 비율은 부피비를 기준으로 30:1 내지 30:15의 범위를 가질 수 있다. 공정 시간은 5초 내지 200초의 범위를 가질 수 있다. 반도체 기판(1)의 회전 속도(RPM)는 분(minute)당 600회 내지 1000회의 범위를 가질 수 있다. 유량(flow rate)은 20lpm(litter per minute) 내지 60lpm의 범위를 가질 수 있다. 온도는 10℃ 내지 100℃의 범위를 가질 수 있다.
2) DHF를 식각 용액으로 사용할 때의 습식 식각 공정의 조건은 다음과 같다.
DIW(탈이온화 물)와 HF의 혼합 비율은 부피비를 기준으로 100:1 내지 1000:1의 범위를 가질 수 있다. 공정 시간은 10초 내지 2000초의 범위를 가질 수 있다. 반도체 기판(1)의 회전 속도(RPM)는 분당 600회 내지 1000회의 범위를 가질 수 있다. 유량(flow rate)은 20lpm 내지 60lpm의 범위를 가질 수 있다. 온도는 10℃ 내지 100℃의 범위를 가질 수 있다.
BHF나 DHF나 식각 용액에 상기 반도체 기판(1)을 담그면, 상기 반도체 기판(1)의 질화막 패턴(6)은 상기 식각 용액에 반응하지 않으므로 상기 질화막 패턴(6)은 식각되지 않게 되어 그대로 유지되게 되지만, 상기 반도체 기판(1)의 라이너 산화막(8)은 상기 식각 용액에 잘 반응하므로 상기 라이너 산화막(8)은 식각되어 모두 제거되게 된다.
대략 위에 설정된 습식 공정의 조건 범위에서 습식 식각 공정이 이루어지게 되면, 상기 라이너 산화막(8)의 거의 제거될 수 있다.
다시 말해, 상기 습식 식각 공정은 상기 라이너 산화막(8)에 접하는 반도체 기판(1)의 표면이 노출될 때까지 지속적으로 수행될 수 있다.
상기 트렌치의 표면의 불안정한 상태는 상기 라이너 산화막(8)에 의해 안정화 상태로 유지될 수 있다. 라이너 산화막(8)이 제거된 후 트렌치 표면은 다시 실리콘이 노출되게 된다. 하지만, 이러한 실리콘은 습식 식각 공정에 의해 라이너 산화막(8)을 제거하였기 때문에 지속적으로 안정화 상태로 유지될 수 있다. 즉, 습식 식각 공정은 물리적이거나 인위적인 식각 공정이 아니라 화학적으로 반응시켜 제거하는 식각 공정이다. 이에 따라, 해당 식각 용액에 반응하는 라이너 산화막(8)만 화학적으로 반응시켜 제거하므로, 외부로 노출된 실리콘의 배열 상태는 안정화 상태가 될 수 있다.
본 발명은 라이너 산화막(8)을 제거하여 트렌치의 폭을 실질적으로 확장시 켜, 나중에 설명한 소자분리막(미도시)의 갭필 성능을 향상시킬 수 있다.
도 1f에 도시한 바와 같이, 라이너 산화막(8)이 제거된 반도체 기판(1) 상에 소자분리막(9)을 증착한다.
트렌치의 폭이 넓은 경우에는 1회의 증착 공정에 의해 소자분리막(9)이 형성될 수 있다.
트렌치의 폭이 좁은 경우에는 1회의 증착 공정에 의해 소자분리막(9)을 형성하는 경우, 트렌치의 상부 모서리에 상대적으로 두껍게 소자분리막(9)이 형성되게 되고, 이와 같이 두껍게 형성된 소자분리막(9)에 의해 트렌치의 모서리 하부 측면에는 소자분리막(9)이 용이하게 형성되지 않게 된다. 그러므로, 모두 증착된 소자분리막(9)의 내부에 보이드와 같은 불량이 발생할 수 있다.
따라서, 트렌치의 폭이 좁은 경우에는 적어도 2회 이상의 증착 공정이 반복적으로 수행될 수 있다. 필요에 따라 각 증착 공정 사이에 트렌치의 상부 모서리에 두껍게 형성된 소자분리막(9)을 얇게 형성하여 주기 위해 식각 공정이 추가될 수 있다.
상기 트렌치의 저면과 상기 질화막 패턴(6)의 상면 사이에는 상당한 단차가 발생하게 된다. 따라서, 상기 트렌치 내부에 모두 소자분리막(9)이 형성될 수 있도록 충분한 두께의 소자분리막(9)이 형성되는 것이 바람직하다.
본 발명은 라이너 산화막(8)을 제거하여 트렌치의 폭을 실질적으로 확장시켜 갭필 마진을 증가시킬 수 있으므로, 보이드의 발생 없이 소자분리막(9)을 트렌치에 형성할 수 있다. 즉, 라이너 산화막(8)을 제거하여 트렌치의 폭을 넓혀주게 되어, 종래에 비해 보이드 발생 가능성을 줄일 수 있고, 이에 따라 소자분리막(9)의 갭필 성능을 현저히 향상시킬 수 있다.
도 1g에 도시한 바와 같이, 화학적기계적 연마(CMP) 공정을 이용하여 상기 질화막 패턴(6)이 노출될 때까지 상기 소자분리막(9)을 연마하여 상기 트렌치 내부에 소자분리막(9)을 형성한다.
도 1h에 도시한 바와 같이, 상기 질화막 패턴(6)을 인산과 같은 식각 용액을 이용한 습식 식각 공정에 의해 제거한다. 이어서, 상기 산화막 패턴(4)은 세정 공정이나 습식 식각 공정에 의해 제거될 수 있다.
상기 트렌치 내부에 형성된 소자분리막(9)의 상부 모서리는 질화막 패턴(6)과 산화막 패턴(4)을 제거할 때 일부 제거되어 라운드 형태로 형성될 수 있다.
이상에서 살펴본 바와 같이, 본 발명에 의하면, 라이너 산화막을 제거하여 트렌치의 공정 마진을 확보하여 오버 행에 의해 발생될 수 있는 갭필 불량을 방지할 수 있다.
이상 설명한 내용을 통해 당업자라면 본 발명의 기술사상을 일탈하지 아니하는 범위에서 다양한 변경 및 수정이 가능함을 알 수 있을 것이다. 따라서, 본 발명의 기술적 범위는 명세서의 상세한 설명에 기재된 내용으로 한정되는 것이 아니라 특허 청구의 범위에 의해 정하여져야만 할 것이다.
Claims (9)
- 반도체 기판 상에 산화막과 질화막을 순차적으로 형성하는 단계;상기 질화막을 선택적으로 제거하여 질화막 패턴을 형성하는 단계;상기 질화막 패턴을 마스크로 하여 상기 산화막과 상기 반도체 기판을 선택적으로 패터닝하여 산화막 패턴 및 표면으로부터 소정 깊이를 갖는 트렌치를 형성하는 단계;상기 반도체 기판에 열산화 공정을 수행하여 상기 트렌치의 내면에 라이너 산화막을 형성하는 단계;상기 반도체 기판에 습식 식각 공정을 수행하여 상기 라이너 산화막을 제거하는 단계;상기 라이너 산화막이 제거된 상기 트렌치 내부에 소자분리막을 형성하는 단계; 및상기 질화막 패턴 및 상기 산화막 패턴을 순차적으로 제거하는 단계를 포함하고,상기 습식 식각 공정에 이용되는 식각 용액은 유기 용액 및 무기 용액 중 어느 하나이고,상기 유기 용액은 디메틸아세타마이드와 암모니아 플루오라이드를 포함하는 NE14인 것을 특징으로 하는 반도체 소자의 트렌치 형성 방법.
- 삭제
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- 제1항에 있어서, 상기 무기 용액은 BHF 및 DHF 중 어느 하나인 것을 특징으로 하는 반도체 소자의 트렌치 형성 방법.
- 제1항에 있어서, 상기 습식 식각 공정의 조건은 부피비를 기준으로 30:1 내지 30:15의 범위를 갖는 NH4F와 HF의 혼합 비율, 5초 내지 200초의 범위를 갖는 공정 시간, 분당 600회 내지 1000회의 범위를 갖는 회전 속도, 20lpm 내지 60lpm의 범위를 갖는 유량 및 10℃ 내지 100℃의 범위를 갖는 온도인 것을 특징으로 하는 반도체 소자의 트렌치 형성 방법.
- 제1항에 있어서, 상기 습식 식각 공정의 조건은 부피비를 기준으로 100:1 내지 1000:1의 범위를 갖는 DIW와 HF의 혼합 비율, 10초 내지 2000초의 범위를 갖는 공정 시간, 분당 600회 내지 1000회의 범위를 갖는 회전 속도, 20lpm 내지 60lpm의 범위를 갖는 유량 및 10℃ 내지 100℃의 범위를 갖는 온도인 것을 특징으로 하는 반도체 소자의 트렌치 형성 방법.
- 제1항에 있어서, 상기 소자분리막은 적어도 2회 이상의 증착 공정에 의해 형성되는 것을 특징으로 하는 반도체 소자의 트렌치 형성 방법.
- 제7항에 있어서, 상기 각 증착 공정 사이에 식각 공정이 수행되는 것을 특징으로 하는 반도체 소자의 트렌치 형성 방법.
- 제1항에 있어서, 상기 습식 식각 공정은 상기 라이너 산화막에 접하는 반도체 기판의 표면이 노출될 때까지 지속되는 것을 특징으로 하는 반도체 소자의 트렌치 형성 방법.
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