KR100847926B1 - 다공성 물질상의 SiC:H 침착에 의해 개선된 금속 장벽거동 - Google Patents

다공성 물질상의 SiC:H 침착에 의해 개선된 금속 장벽거동 Download PDF

Info

Publication number
KR100847926B1
KR100847926B1 KR1020037017288A KR20037017288A KR100847926B1 KR 100847926 B1 KR100847926 B1 KR 100847926B1 KR 1020037017288 A KR1020037017288 A KR 1020037017288A KR 20037017288 A KR20037017288 A KR 20037017288A KR 100847926 B1 KR100847926 B1 KR 100847926B1
Authority
KR
South Korea
Prior art keywords
atomic
dielectric layer
delete delete
sealing
metal
Prior art date
Application number
KR1020037017288A
Other languages
English (en)
Other versions
KR20040032119A (ko
Inventor
메이넨헤르만
와이드너윌리암케네스
이아코피프란체스카
말휴트레스테판
Original Assignee
다우 코닝 코포레이션
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 다우 코닝 코포레이션 filed Critical 다우 코닝 코포레이션
Publication of KR20040032119A publication Critical patent/KR20040032119A/ko
Application granted granted Critical
Publication of KR100847926B1 publication Critical patent/KR100847926B1/ko

Links

Images

Classifications

    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
    • H01L21/18Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic System or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76801Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
    • H01L21/76829Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing characterised by the formation of thin functional dielectric layers, e.g. dielectric etch-stop, barrier, capping or liner layers
    • H01L21/76831Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing characterised by the formation of thin functional dielectric layers, e.g. dielectric etch-stop, barrier, capping or liner layers in via holes or trenches, e.g. non-conductive sidewall liners
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76801Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
    • H01L21/76802Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76801Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
    • H01L21/76802Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics
    • H01L21/76807Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics for dual damascene structures
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00Details of semiconductor or other solid state devices
    • H01L23/52Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/532Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body characterised by the materials
    • H01L23/53204Conductive materials
    • H01L23/53209Conductive materials based on metals, e.g. alloys, metal silicides
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00Details of semiconductor or other solid state devices
    • H01L23/52Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/532Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body characterised by the materials
    • H01L23/5329Insulating materials
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/0001Technical content checked by a classifier
    • H01L2924/0002Not covered by any one of groups H01L24/00, H01L24/00 and H01L2224/00

Abstract

본 발명은, 다공성 유전층(2)과 금속 확산 장벽층(7) 사이에 적용되는 밀봉 유전층(1)에 관한 것이다. 이 밀봉 유전층은 다공성 유전층의 표면 및 측벽 상의 기공을 폐쇄한다. 본 발명을 통해, 금속 확산 장벽층에 핀홀을 형성시키지 않고 얇은 금속 확산 장벽층을 사용할 수 있다. 이 밀봉 유전층은 SixCy:Hz의 조성물을 갖는 CVD 침착된 막이다.

Description

다공성 물질상의 SiC:H 침착에 의해 개선된 금속 장벽 거동{IMPROVED METAL BARRIER BEHAVIOR BY SiC:H DEPOSITION ON POROUS MATERIALS}
본 발명은 다공성 유전층 및 금속 확산 장벽층 사이에 적용된 밀봉 유전층의 용도에 관한 것이다. 밀봉 유전층은 다공성 유전층의 표면과 측벽상의 기공을 폐쇄한다. 본 발명을 통해, 금속 확산 장벽층에 핀홀을 발생시키지 않고, 또는 벌크한 다공성 물질의 내부로의 확산을 일으키지 않고 얇은 금속 확산 장벽층을 사용할 수 있다.
통상적으로, TaN과 같은 물리적 증착(Physical Vapor Deposition; PVD) 금속 장벽 물질은 상호연결 금속, 특히 구리(Cu)가 반도체 장치 상의 유전층으로 확산되는 것을 방지하는데 사용되어 왔다. 설계 규모가 감소되는 경향에 따라 4 내지 4.2보다 낮은 유전상수(Dk)(전형적으로, PECVD 산화물 유전막에서 수득된다)를 갖는 유전층의 사용이 요구되기 시작하였다. 당해 산업분야에서 보다 낮은 Dk 값을 갖는 유전층이 사용됨에 따라, 특히 2.6 이하의 Dk를 갖는 막("다공성 유전막")의 경우 보다 낮은 Dk 값을 수득하는데 특정 정도의 다공성이 요구된다. 이 Dk는 다공성의 정도 및 수지 특성에 따라 좌우된다.
저 유전체 물질에는 스핀-온 유전체 및 CVD 유전체 물질의 두 부류가 있다. 스핀-온 유전체는 유기 및 무기 스핀-온 유전체 물질의 두 개의 그룹으로 나뉠 수 있다. 현재, CVD 유전체 물질에서는 유기실란/유기옥시실란 전구체와 산화제의 조합물이 저-K 유전막을 발생시키기 위한 활성제로서 사용된다. 이러한 저-Dk 막의 제조방법과 무관하게, 저-Dk 막은 특정 정도의 다공성 또는 분자내 공간을 포함한다.
금속 확산 장벽(예를 들어, TaN 층)의 물질 내부 및/또는 상부에는 기공이 존재하므로 이러한 저-Dk 막의 다공성은 문제점을 야기할 수 있다. 폐쇄 또는 개방된 기공 물질들 간에는 차이가 없는데, 이는 폐쇄된 기공이 다마신(damascene) 구조의 패턴화 도중 에칭된 개구가 되기 때문이다. 물질의 개방형 및 폐쇄형 모두는 패턴 상부 위의 금속 확산 장벽 스퍼터링층 내의 "핀홀(pinhole)" 형성의 증가에 민감하다. 핀홀이 형성됨으로써 신뢰도 문제점이 야기될 수 있고, 금속 상호연결자 및 유전체의 확산 및 저하에 대한 잠재적 가능성이 발생할 수 있다. 이로 인해, 기공을 밀봉하고 "핀홀"을 방지하는데 박층의 금속 확산 장벽이 요구된다. 또다른 문제점은, 원자 층 화학적 증착(Atomic Layer chemical Vapor Deposition; AL CVD)에 의해 금속 장벽이 형성되는 경우, 개방된 기공 내부에서 벌크한 저 유전체 내부에 금속 장벽이 침착되는 것이다. 비결정질 유전체 물질은 핀홀을 발생시키지 않고 벌크한 다공성 물질에서의 금속 확산 장벽층의 침착을 야기하지 않는다.
본 발명은 다공성 유전층과 금속 확산 장벽층 사이에 적용된 밀봉 유전층의 용도에 관한 것이다. 이 밀봉 유전층은 다공성 유전층의 표면 및/또는 측벽 상의 기공을 폐쇄한다. 본 발명을 통해, 금속 확산 장벽층에 "핀홀"을 발생시키지 않고 얇은 금속 확산 장벽층(예를 들어, TaN)을 사용할 수 있다.
도 1은 단일 다마신 기법을 사용하여 형성된, 본 발명에 따른 반도체 장치의 부분적 횡단면도이다.
도 2는 이중 다마신 기법을 사용하여 형성된, 본 발명에 따른 반도체 장치의 부분적 횡단면도이다.
도 3은 감산(subtractive) 알루미늄 기법을 사용하여 형성된, 본 발명에 따른 반도체 장치의 부분적 횡단면도이다.
발명의 요약
본 발명은 보다 큰 신뢰도를 나타내는 개선된 집적 회로에 관한 것이다. 이 회로는 전형적으로는 규소 기판 위에 또는 내부에 형성된 고체상 장치의 하위어셈블리를 포함한다. 전도성 금속으로부터 형성된 금속 배선은 상기 하위어셈블리 내부의 장치에 연결된다. SixCy:Hz(여기서, x는 10 내지 50원자%, 바람직하게는 25 내지 35원자%이고, y는 1 내지 66원자%, 바람직하게는 30 내지 40원자%이고, z는 0.1 내지 66원자%, 바람직하게는 25 내지 35원자%이고, 이 때 x+y+z≥90원자%이다)의 조성물을 갖는 밀봉 유전층이 패턴화된 다공성 유전막 상에 형성된다. 밀봉 유전층을 사용함으로써 금속 확산 장벽에서의 핀홀 형성이 방지된다.
발명의 상세한 설명
본 발명은 SixCy:Hz("SixCyHz 막")(여기서, x는 10 내지 50원자%, 바람직하게는 25 내지 35원자%이고, y는 1 내지 66원자%, 바람직하게는 30 내지 40원자%이고, z는 0.1 내지 66원자%, 바람직하게는 25 내지 35원자%이고, 이 때 x+y+z≥90원자%이다)의 조성물을 갖는 밀봉 유전층을 사용한다. 이 밀봉 유전층은 금속 확산 장벽에 핀홀이 형성되는 것을 방지하고 금속 원자가 다공성 유전층으로 확산되는 것을 방지하는데 사용된다. 이 다공성 유전층의 총 다공성은 전형적으로 막의 10 내지 60%이고, 이 때 기공의 연결성은 0 내지 100%이다.
반도체 장치를 형성하는데 상기 밀봉 유전층을 사용함으로써 공정 단계가 2단계 증가하지만, 이는 클러스터 툴을 사용함으로써 비용면에서 보다 저렴해지며, 이 때 CVD 및 에칭 챔버가 스퍼터링 또는 CVD/ALCVD 금속 장벽 클러스터에 추가된다.
밀봉 유전층의 두께는 전형적으로 8 내지 12nm이나, 1 내지 50nm일 수 있다. 밀봉 유전층의 두께는 금속 확산 장벽의 두께에 따라 좌우될 것이며, 이는 단계의 적용범위, 및 다공성 유전층의 패턴의 가로세로비 및 성질에 따라 좌우된다. 예를 들어, 10nm의 이온화된 금속 플라스마(Ionized Metal Plasma; IMP) PVD TaN이 사용되면, 미국특허 제 6,231,989 호에 따른 수소 실세스퀴옥산 수지로부터 제조된 다 공성 유전층의 경우 10nm의 SixCy:Hz가 요구된다. 당해 분야의 숙련자들은 상기 밀봉 유전층의 두께를 용이하게 결정할 수 있을 것이다.
본 발명의 공정에 사용되는 집적 회로 하위어셈블리는 중요하지 않으며 당해 분야에 공지되고/공지되거나 시판중인 거의 모든 것들이 본원에서 유용하다. 도 1은 단일 다마신 기법에 의해 제조된 회로 어셈블리를 도시한 것이다. 도 1에 도시한 바와 같이, 밀봉 유전층(1)은 다공성 유전층(2)의 기공을 밀봉하고 덮는다. 에칭/CMP 스탑(stop)(3) 및 경질 마스크(4)가 사용되지 않는 경우에도, 밀봉 유전층이 다공성 유전층의 상부 표면 상의 기공을 밀봉하고 덮는다. 상호연결 개구(1A)의 하부 및 상부에서 수평 밀봉 유전층을 제거한 후, 금속 확산 장벽(7)을 상호연결 개구(6) 내부의 밀봉 유전층 위에 적용한다. 이어서, 금속 배선(5)(이 경우, 구리(Cu)이다)을 상기 상호연결 개구(6)에 추가하여 상기 개구를 충전한다.
이어서, 금속 배선(5)을 금속 배선 장벽(8)으로 덮어 또다른 층을 형성할 수 있다. 금속 배선 장벽층(8)은 당해 분야에 공지되어 있다. 예를 들어, 미국특허 제 5,818,071 호(본원의 참조문헌으로 인용됨)는 비결정질 규소 카바이드의 금속 배선 장벽층을 개시하고 있다. 금속 배선 장벽(8) 위에 다공성 유전층(2)을 적용한다. 선택적으로 에칭/CMP 스탑(3) 및 경질 마스크(4)가 다공성 유전체 위에 적용된 후, 상기 에칭/CMP 스탑(3) 및 희생 경질 마스크(1)를 제거함으로써 상호연결 개구를 형성하고, 상기 층의 금속 배선(5) 아래에 다공성 유전층(2) 및 금속 확산 유전 장벽(8)을 형성한다. 이어서, 밀봉 유전층(1)을 적용한다. 상호연결 개구(1A)의 상부 및 하부에서 밀봉 유전층을 제거한 후, 금속 확산 장벽(7)을 상호연결 개구(6) 내부의 밀봉 유전층 위에 적용한다. 이어서, 금속 배선(5)(이 경우, 구리(Cu)이다)을 상호연결 개구(6)에 첨가하여 상기 개구를 충전한다. 이 적층 공정을 목적하는 수의 층이 형성될 때까지 반복한다. 도 1은 2개의 단일 다마신 단계를 나타내고, 이 때 1단계는 완전 가공되며, 금속 배선(5)에 의한 충전 및 화학 기계적 연마(chemical mechanical polish; CMP)에 의한 충전을 포함한다. 이 가공은 밀봉 유전층(예를 들어, SixCy:Hz)의 패턴화 및 침착을 위한 상부 단계(상부)에 한정된다(예를 들어, 상부층에는 상호연결 개구(6)가 형성되지 않는다).
도 2는 적용될 수 있는 패턴화 접근법(비아 퍼스트(via first), 부분적 비아, 홈 퍼스트, 이중 경질 마스크 패턴화 등)에 무관한 이중 다마신 구조를 도시한다. 도 2에 도시한 바와 같이, 밀봉 유전층(SixCy:Hz)(1)을 밀봉함으로써 다공성 유전층(2)을 밀봉하고 덮어 다공성 유전층(2)의 측벽의 기공을 밀봉하고 금속 확산 장벽층(7)에 핀홀이 형성되는 것을 방지한다(도시되지 않음). 또한, 상기 밀봉 유전층(1)을 통해, CVD 또는 ALCVD 금속 확산 장벽(7)이 침착되는 경우 연결시 금속의 기공을 통한 침투가 방지된다.
도 3은 감산 Al 기법에 의해 형성된 장치의 부분적 횡단면도이다. 감산 기법이 사용되는 경우, 밀봉 유전층(1)을 적용하여 상호연결 개구(6)의 벽(비아 벽)의 다공성 유전층(2)의 기공을 밀봉하여 금속 확산 장벽층(7)에 핀홀이 형성되는 것을 방지할 수 있다(예를 들어, 스퍼터링된 Ti 또는 Ti/TiN 층). 상기 비아 금속(9)을 형성하는데 W 플러그 기법이 사용되는 경우, 금속 확산 장벽(7) 내의 핀홀로 인해 WF6과 Ti의 상호작용이 야기될 수 있다. 또한, 이 기법은 상호연결 금속의 확실한 유동을 달성하기 위한 고온 알루미늄에 적용할 수 있다. 이 상호연결 금속은 Ti가 상호연결 개구(6)의 측벽 및 하부를 덮지 않는 경우에는 양호하게 유동하지 않는다.
전술한 3개의 장치 모두에서, 밀봉 유전층(1)은 상호연결 개구(6)의 하부를 덮는다. 모든 금속 상호연결자 사이의 접속이 양호하도록 연질 스퍼터 에칭 또는 건식 에칭과 같은 스퍼터링 또는 에칭을 사용하여 밀봉 유전층(1A)의 하부를 제거할 수 있다. 이는, 다공성 유전층의 상부 및 상호연결 개구(6)의 하부에서 밀봉 유전층(1)을 제거할 수 있음을 의미한다. 상호연결 개구(6)의 하부보다는 상부에서 보다 많은 물질을 제거할 수 있다. 예를 들어, 스퍼터링 또는 에칭 도중 A/R 의존 효과로 인해 일부 경질 마스크(4)가 제거될 수 있다.
본 발명은 전술한 구조물의 밀봉 유전층의 적용으로 한정되지 않는다. SixCy:Hz 막이 집적 회로에의 패턴화된 구조물의 밀봉을 제공하는 다른 구조물 또한 본원에서 사용될 수 있다. 또한, 이를 평판 패널 디스플레이(flat panel display; FPD), 마이크로시스템 및 광학 장치에 적용할 수 있다.
금속 배선층에 사용되는 물질은 구리 또는 알루미늄 상호연결자로 한정되지 않는다. 추가적으로, 금속 배선층은 은, 금, 합금 및 초전도체 등일 수 있다.
일반적으로, 집적 회로 하위어셈블리 상의 유전 밀봉층은 사용되는 상호연결자 구조 및/또는 금속의 유형에 따라 좌우되는 금속 확산 장벽과 함께 사용된다. 밀봉 유전층의 침착방법은 당해 분야에 공지되어 있다. 특정 방법의 사용은 중요하지 않다. 이러한 공정의 예로는 플라스마 강화된 증착(plasma enhanced vapor deposition; PECVD); 저압 화학적 증착(low pressure chemical vapor deposition; LPCVD); 대기압 이하 화학적 증착(subatmospheric chemical vapor deposition; SACVD); 통상적인 CVD, 광화학적 증착, 전자 사이클로트론 공명(electron cyclotron resonance; ECR) 및 제트 증착 등과 같은 화학적 증착 기법; 및 스퍼터링 및 전자빔 증발 등과 같은 다양한 물리적 증착 기법을 들 수 있다. 이러한 공정은 에너지(열, 플라스마 등의 형태)를 증기화된 종에 첨가하여 목적하는 반응을 유도하거나 물질의 고체 샘플 상에 에너지를 집중시켜 침착을 유도한다.
SixCyHz 밀봉 유전층을 형성하는데 적당한 물질 또한 당해 분야에 공지되어 있다. 전구체는 Si, C 및 H 원자를 제공하는 단일 화합물, 예를 들어 알킬 실란, 실라사이클로부탄 또는 폴리카보실란일 수 있다. 또는, 전구체는 Si, C 및 H 원자를 제공하는 화합물, 예를 들어 실란 및 유기 화합물(예를 들어, 메탄)의 혼합물일 수 있다. 바람직하게는, 전구체는 알킬실란, 보다 바람직하게는 트리메틸실란이다.
산소는 SixCyHz 막에 의도적으로 첨가되지 않지만, SixCyHz 막에 소량의 산소가 존재할 수 있음이 공지되어 있다.
또한, 본원에서는 SiaObCc:Hd(여기서, a는 10 내지 33원자%, 바람직하게는 18 내지 20원자%이고, b는 1 내지 40원자%, 바람직하게는 18 내지 21원자%이고, c는 1 내지 66원자%, 바람직하게는 31 내지 38원자%이고, d는 0.1 내지 60원자%, 바람직하게는 25 내지 32원자%이고, 이 때 a+b+c+d≥90원자%이고, C/Si<0.5이고, H/C>0.5이다)의 조성물을 갖는 밀봉 유전층이 유용할 것으로 예상된다. SiaObCcHd 막은 보다 낮은 유전상수층을 포함하므로, 효과적인 유전상수에 대한 임의의 부정적 영향을 감소시킨다. 또는, 밀봉 유전층은 다공성 물질이 저하되지 않도록 SixCy:Hz 및 SiaObCc:Hd의 층들로 이루어질 수 있다.
SiaObCc:Hd의 조성물을 갖는 밀봉 유전층을 제조하기 위해, 침착 챔버에 조절된 양의 산소를 첨가할 수 있다. 산소제공 기체의 유형, 또는 산소제공 기체의 사용량에 의해 산소를 조절할 수 있다. 침착 챔버에 지나치게 많은 산소가 존재하는 경우에는, 규소 옥사이드 막의 화학량론이 SiO2에 근접해지고, 유전상수가 목적하는 것보다 높아지고, 다공성 유전층의 저하 없이 밀봉 특성이 수득되지 않을 것이다. 산소제공 기체로는 공기, 오존, 산소, 아산화질소 및 산화질소를 들 수 있으나, 이들로써 한정되는 것은 아니며, 바람직하게는 아산화질소이다. 산소제공 기체의 양은 전형적으로 규소 함유 화합물의 부피부 당 5부피부 미만, 보다 바람직하게는 0.01 내지 4.5부피부이다. 당해 분야의 숙련자들은 산소제공 기체의 유형 및 침착 조건을 기준으로 산소의 양을 용이하게 결정할 수 있을 것이다.
산소제공 기체 이외에도, 산소를 함유하는 규소 함유 화합물, 예를 들어, 2,4,6,8-테트라메틸사이클로테트라실록산, 2,4,6,8,10-펜타메틸사이클로펜타실록산 을 사용함으로써 산소를 도입할 수 있다.
또한, 본원에서는 SieNfCg:Hh(여기서, e는 10 내지 33원자%, 바람직하게는 18 내지 20원자%이고, f는 1 내지 50원자%이고, g는 1 내지 66원자%, 바람직하게는 31 내지 38원자%이고, h는 0.1 내지 60원자%, 바람직하게는 25 내지 32원자%이고, 이 때 e+f+g+h≥90원자%이고, C/Si<0.5이고, H/C>0.5이다)의 조성물을 갖는 밀봉 유전층이 유용할 것으로 예상된다. 상기 SieNfCg:Hg의 조성물을 갖는 밀봉 유전층을 제조하기 위해, 침착 챔버에 조절된 양의 질소를 첨가할 수 있다. 사용되는 질소제공 기체의 유형 또는 사용되는 질소제공 기체의 양에 의해 질소를 조절할 수 있다.
밀봉 유전층을 제조하는데 유용한 규소 함유 화합물로는 실란, 유기실란, 폴리카보실란, 사이클릭 실록산 및 선형 실록산을 들 수 있으나, 이들로써 한정되는 것은 아니다. 유용한 규소 함유 화합물은 미국특허 제 6,162,742 호(본원의 참조문헌으로서 인용됨)에 상세히 개시되어 있다. 규소 함유 화합물은 전형적으로 화학식 R-Si(여기서, R 기는 수소 원자, 불소 원자, 불소로 치환된 유기 기 및 유기 기로 이루어진 군으로부터 선택된다)를 나타내는 단위를 포함한다. R은 바람직하게는 알킬 기, 보다 바람직하게는 메틸 기이다. Si 원자는 추가의 R 기에 연결되거나(유기 실란), 탄화수소 기를 통해 다른 Si에 연결되거나(폴리카보실란), O 원자를 통해 다른 Si 원자에 연결될 수 있다(실록산). 바람직한 규소 함유 화합물은 실온에서 거의 기체 또는 액체 상태로 존재하고 약 10Torr 초과에서 휘발될 수 있는 것이다.
밀봉 유전층을 제조하는데 유용한 규소 함유 화합물의 예로는 실란, 테트라플루오로실란, 트리플루오로메틸 트리플루오로실란, 메틸실란, 디메틸실란 트리메틸실란, 테트라메틸실란, 디실라노메탄, 비스(메틸실라노)메탄, 1,2-디실라노에탄, 1,2-비스(메틸실라노)에탄, 2,2-디실라노프로판, 1,3,5-트리실라노-2,4,6-트리메틸렌, 1,3-디메틸실록산, 1,3-비스(실라노메틸렌)디실록산, 비스(1-메틸디실록사닐)프로판, 2,4,6,8-테트라메틸사이클로테트라실록산, 2,4,6,8,10-펜타메틸사이클로펜타실록산, 1,3,5,7-테트라실라노-2,6-디옥시-4,8-디메틸렌, 테트라프로파질실란, 테트라에티닐실란, 페닐실란, 실라사이클로부탄(H2SiC3H6) 및 이들의 유도체(예를 들어, 1,1-디플루오로실라사이클로부탄, 1-메틸실라사이클로부탄, 1,1-디메틸실라사이클로부탄, 1,1-에틸메틸실라사이클로부탄, 1-부틸실라사이클로부탄, 2,4-디메틸실라사이클로부탄, 3,3-디에틸실라사이클로부탄 및 3,3-에틸프로필실라사이클로부탄), 1,3-디실라사이클로부탄 및 이의 유도체(예를 들어, 1,1,3,3-테트라플루오로-1,3-디실라사이클로부탄, 1-메틸-1,3-디실라사이클로부탄, 1,3-디메틸-1,3-디실라사이클로부탄, 1,1-에틸메틸-1,3-디실라사이클로부탄, 1-부틸-1,3-디실라사이클로부탄, 2,4-디메틸-1,3-디실라사이클로부탄, 2,2-디에틸-1,3-디실라사이클로부탄 및 2,4-에틸프로필-1,3-디실라사이클로부탄)를 들 수 있으나, 이들로써 한정되는 것은 아니다. 유전상수, 산화물 함량, 소수성, 막 하중 및 플라스마 에칭 특성과 같은 목적하는 특성을 갖는 블렌드를 제조하기 위해 둘 이상의 규소 함유 화합물의 조합물을 사용할 수 있다.
규소 함유 화합물이 목적하는 막을 제조하는데 충분한 탄소를 포함하지 않는 경우, 메탄과 같은 탄화수소를 사용하여 탄소를 도입할 수 있다.
밀봉 유전층에 다른 원소, 예를 들어 불소(F)를 도입할 수 있으나, 단 막의 밀봉 특성을 실질적으로 변경시키지 않아야 한다.
하기에 도 1 내지 도 3에 도시된 각각의 구성요소를 설명한다. 이들 구성요소는 하기 도면의 특정 설계로 제한되지 않는다.
1: 밀봉 유전층.
SixCy:Hz(여기서, x는 10 내지 50원자%, 바람직하게는 25 내지 35원자%이고, y는 1 내지 66원자%, 바람직하게는 30 내지 40원자%이고, z는 0.1 내지 66원자%, 바람직하게는 25 내지 35원자%이고, 이 때 x+y+z≥90원자%이다); 또는
SiaObCc:Hd(여기서, a는 10 내지 33원자%, 바람직하게는 18 내지 20원자%이고, b는 1 내지 40원자%, 바람직하게는 18 내지 21원자%이고, c는 1 내지 66원자%, 바람직하게는 31 내지 38원자%이고, d는 0.1 내지 60원자%, 바람직하게는 25 내지 32원자%이고, 이 때 a+b+c+d≥90원자%이고, C/Si<0.5이고, H/C>0.5이다); 또는
SieNfCg:Hh(여기서, e는 10 내지 33원자%, 바람직하게는 18 내지 20원자%이고, f는 1 내지 50원자%이고, g는 1 내지 66원자%, 바람직하게는 31 내지 38원자%이고, h는 0.1 내지 60원자%, 바람직하게는 25 내지 32원자%이고, 이 때 e+f+g+h≥90원자%이고, C/Si<0.5이고, H/C>0.5이다)
2: 다공성 유전층
다공성 10 내지 60%(여기서, 연결성은 1 내지 100%이다). 포러스 실크(Porous SiLK)(등록상표), 메소ELK(등록상표), XLK(등록상표), 나노글라스(Nanoglass)(등록상표), JSRLKD(등록상표), 지르콘(Zircon)(등록상표) 물질로부터 오리온(Orion)(등록상표)과 같은 CVD 방법에 의해 제조될 수 있다. 제조방법은 당해 분야에 공지되어 있다.
3: 에칭 스탑
물질은 전형적으로 규소 니트라이드, 규소 카바이드 또는 SiO2이다. 당해 분야의 숙련자들은 다공성 물질에 대한 에칭 선택성을 기준으로 적절한 물질을 선택할 수 있다.
4: 희생 경질 마스크
물질은 전형적으로 규소 니트라이드, 규소 카바이드 또는 SiO2이다. 당해 분야의 숙련자들은 하부에 놓인 물질에 대한 에칭 선택성을 기준으로 적절한 물질을 선택할 수 있다.
5: 금속 배선
구리, 알루미늄 은, 금, 합금, 초전도체 및 기타 전도성 물질로부터 제조된다. 금속 배선은 CVD, 물리적 증착(PVD) 또는 전기화학적 침착방법에 의해 또는 이들을 조합하여 제조될 수 있다.
6: 상호연결 개구
바이어스 또는 홈(trench)으로서 지칭될 수 있다. 배선 금속 위의 모든 층을 제거하고 배선 금속의 적어도 일부 표면을 노출시킴으로써 제조된다. 상호연결 개구의 형성방법은 당해 분야에 익히 공지되어 있다.
7: 금속 확산 장벽
금속 확산 장벽을 형성하는 유용한 물질은 당해 분야에 공지되어 있으며, 예를 들어 Ta, TaN, Ti, TiN, TiSiN, WN, WCN 또는 이들의 조합물이다. 금속 확산 장벽은 당해 분야에 공지된 기법, 예를 들어 스퍼터링(즉, PVD), 화학적 증착(CVD) 또는 원자 층 화학적 증착(ALCVD)에 의해 적용될 수 있다.
8: 금속 배선 장벽
금속 배선 장벽층을 형성하는데 전형적으로 사용되는 물질은 SiC, SiN 또는 SiCN이다. 이들 층의 제조방법은 당해 분야에 익히 공지되어 있다.
9: 비아 금속
이 금속은 다양한 배선층을 연결하는데 사용된다. 상기 금속은 금속 배선(6)을 형성하는데 사용되는 금속과 동일하거나 상이할 수 있다. 비아 금속의 예로는 Cu, W 또는 Al을 들 수 있으나, 이들로써 한정되는 것은 아니다.
10: 상호연결 금속은 배선 금속 및/또는 비아 금속이다.
밀봉층은 다공성 유전층을 사용하여 제공된 것보다 금속 확산 장벽층에 양호한 표면을 제공한다.
당해 분야의 숙련자들이 본 발명을 보다 용이하게 이해하게 하기 위해 하기의 비제한적인 실시예를 제공한다.
비교예 1
미국특허 제 6,231,989 호의 방법에 의해 제조된 다공성 저-k 유전층을 포함하는 반도체 장치의 홈 및 측벽상에 20nm의 TaN 막을 PVD에 의해 침착시켰다. 이어서, 이 장치에 대해 1% HF 중의 20" 침지 시험을 수행하였다. SEM을 통해, 산이 용이하게 확산되고 저-k 층을 에칭시킴에 따라 장벽층에 고 밀도의 핀홀이 형성되었음을 알 수 있었다. 타원 다공성 측정기를 사용한 평가에서 톨루엔 흡착이 관찰되었다. 또한, 추가의 평가를 통해 상기 다공성 층을 밀봉하는데 30nm 이상의 두께를 갖는 TaN의 막이 요구됨을 알 수 있었다.
실시예 1
미국특허 제 6,231,989 호의 방법에 의해 제조된 다공성 저-k 유전층을 포함하는 반도체 장치의 홈 및 측벽상에 트리메틸실란을 사용하여 PECVD에 의해 10nm의 SiC 막을 침착시켰다. 상기 비교예 1과 동일한 공정으로 상기 SiC 층 위에 10nm의 TaN 막을 형성하였다. 이어서, 생성된 장치에 대해 1% HF 중의 1' 침지 시험을 수행하였다. SEM을 통해, 저-k 층에서의 에칭이 발생하지 않았음을 알 수 있었고, 타원 다공성 측정기를 사용한 평가에서 톨루엔 흡착이 관찰되지 않는 것으로 보아 기공이 밀봉되었음을 알 수 있었다.

Claims (20)

  1. (i) 고체상 장치의 하위어셈블리;
    (ii) 전도성 금속으로부터 형성되는 것으로, 상기 하위어셈블리 내부의 장치에 연결되는, 금속 배선;
    (iii) 상기 전도성 금속 위에 형성되는 것으로, 기공을 함유하는, 다공성 유전층;
    (iv) 상기 다공성 유전층에 형성되는 상호연결 개구;
    (v) 상호연결 개구 내부의 다공성 유전체의 기공을 덮는 밀봉 유전층; 및
    (vi) 상호연결 개구 내부의 금속 확산 장벽을 포함하고,
    상기 밀봉 유전층이
    (1) SixCy:Hz(여기서, x는 10 내지 50원자%이고, y는 1 내지 66원자%이고, z는 0.1 내지 66원자%이고, 이 때 x+y+z≥90원자%이다);
    (2) SiaObCc:Hd(여기서, a는 10 내지 33원자%이고, b는 1 내지 40원자%이고, c는 1 내지 66원자%이고, d는 0.1 내지 60원자%이고, 이 때 a+b+c+d≥90원자%이고, C/Si<0.5이고, H/C>0.5이다); 및
    (3) SieNfCg:Hh(여기서, e는 10 내지 33원자%이고, f는 1 내지 50원자%이고, g는 1 내지 66원자%이고, h는 0.1 내지 60원자%이고, 이 때 e+f+g+h≥90원자%이고, C/Si<0.5이고, H/C>0.5이다)로 이루어진 군으로부터 선택되는,
    집적 회로.
  2. 삭제
  3. 삭제
  4. 삭제
  5. 삭제
  6. 삭제
  7. 삭제
  8. 삭제
  9. 삭제
  10. 삭제
  11. 삭제
  12. 상부, 하부 및 측벽을 포함하는 상호연결 개구 내부의 다공성 내층 유전체의 기공을 덮고 밀봉하는 방법으로서,
    (a) 상호연결 개구에 밀봉 유전층을 적용하는 단계;
    (b) 상호연결 개구의 상부 및 하부로부터 상기 밀봉 유전체를 제거하는 단계; 및
    (c) 적어도 밀봉 유전층을 덮는 상호연결 개구에 금속 확산 장벽을 적용하는 단계를 포함하고,
    상기 밀봉 유전층이
    (1) SixCy:Hz(여기서, x는 10 내지 50원자%이고, y는 1 내지 66원자%이고, z는 0.1 내지 66원자%이고, 이 때 x+y+z≥90원자%이다);
    (2) SiaObCc:Hd(여기서, a는 10 내지 33원자%이고, b는 1 내지 40원자%이고, c는 1 내지 66원자%이고, d는 0.1 내지 60원자%이고, 이 때 a+b+c+d≥90원자%이고, C/Si<0.5이고, H/C>0.5이다); 및
    (3) SieNfCg:Hh(여기서, e는 10 내지 33원자%이고, f는 1 내지 50원자%이고, g는 1 내지 66원자%이고, h는 0.1 내지 60원자%이고, 이 때 e+f+g+h≥90원자%이고, C/Si<0.5이고, H/C>0.5이다)로 이루어진 군으로부터 선택되는 방법.
  13. 삭제
  14. 삭제
  15. 삭제
  16. 삭제
  17. 삭제
  18. 삭제
  19. 삭제
  20. 삭제
KR1020037017288A 2001-07-02 2002-06-25 다공성 물질상의 SiC:H 침착에 의해 개선된 금속 장벽거동 KR100847926B1 (ko)

Applications Claiming Priority (3)

Application Number Priority Date Filing Date Title
US30246901P 2001-07-02 2001-07-02
US60/302,469 2001-07-02
PCT/US2002/020704 WO2003005438A2 (en) 2001-07-02 2002-06-25 Improved metal barrier behavior by sic:h deposition on porous materials

Publications (2)

Publication Number Publication Date
KR20040032119A KR20040032119A (ko) 2004-04-14
KR100847926B1 true KR100847926B1 (ko) 2008-07-22

Family

ID=23167846

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020037017288A KR100847926B1 (ko) 2001-07-02 2002-06-25 다공성 물질상의 SiC:H 침착에 의해 개선된 금속 장벽거동

Country Status (5)

Country Link
US (1) US6541842B2 (ko)
JP (1) JP2004535065A (ko)
KR (1) KR100847926B1 (ko)
CN (1) CN1596466A (ko)
WO (1) WO2003005438A2 (ko)

Families Citing this family (74)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6475276B1 (en) 1999-10-15 2002-11-05 Asm Microchemistry Oy Production of elemental thin films using a boron-containing reducing agent
US6759325B2 (en) * 2000-05-15 2004-07-06 Asm Microchemistry Oy Sealing porous structures
US7597715B2 (en) 2005-04-21 2009-10-06 Biomet Manufacturing Corp. Method and apparatus for use of porous implants
US8123814B2 (en) 2001-02-23 2012-02-28 Biomet Manufacturing Corp. Method and appartus for acetabular reconstruction
WO2003025243A2 (en) * 2001-09-14 2003-03-27 Asm International N.V. Metal nitride deposition by ald using gettering reactant
US6759327B2 (en) * 2001-10-09 2004-07-06 Applied Materials Inc. Method of depositing low k barrier layers
US7091137B2 (en) * 2001-12-14 2006-08-15 Applied Materials Bi-layer approach for a hermetic low dielectric constant layer for barrier applications
US6890850B2 (en) * 2001-12-14 2005-05-10 Applied Materials, Inc. Method of depositing dielectric materials in damascene applications
US6838393B2 (en) * 2001-12-14 2005-01-04 Applied Materials, Inc. Method for producing semiconductor including forming a layer containing at least silicon carbide and forming a second layer containing at least silicon oxygen carbide
US6541397B1 (en) * 2002-03-29 2003-04-01 Applied Materials, Inc. Removable amorphous carbon CMP stop
US6800930B2 (en) * 2002-07-31 2004-10-05 Micron Technology, Inc. Semiconductor dice having back side redistribution layer accessed using through-silicon vias, and assemblies
US7749563B2 (en) * 2002-10-07 2010-07-06 Applied Materials, Inc. Two-layer film for next generation damascene barrier application with good oxidation resistance
JP2004200203A (ja) * 2002-12-16 2004-07-15 Semiconductor Leading Edge Technologies Inc 半導体装置及びその製造方法
US7701060B2 (en) * 2003-05-29 2010-04-20 Nec Corporation Wiring structure and method for manufacturing the same
TWI257120B (en) * 2003-06-18 2006-06-21 Fujitsu Ltd Method for manufacturing semiconductor device
KR100964194B1 (ko) 2003-07-18 2010-06-17 매그나칩 반도체 유한회사 반도체 소자의 절연막 형성 방법
US7052990B2 (en) * 2003-09-03 2006-05-30 Infineon Technologies Ag Sealed pores in low-k material damascene conductive structures
US7553769B2 (en) * 2003-10-10 2009-06-30 Tokyo Electron Limited Method for treating a dielectric film
US7157373B2 (en) 2003-12-11 2007-01-02 Infineon Technologies Ag Sidewall sealing of porous dielectric materials
US7088003B2 (en) * 2004-02-19 2006-08-08 International Business Machines Corporation Structures and methods for integration of ultralow-k dielectrics with improved reliability
WO2005087974A2 (en) * 2004-03-05 2005-09-22 Applied Materials, Inc. Cvd processes for the deposition of amorphous carbon films
US7638440B2 (en) * 2004-03-12 2009-12-29 Applied Materials, Inc. Method of depositing an amorphous carbon film for etch hardmask application
US7030041B2 (en) * 2004-03-15 2006-04-18 Applied Materials Inc. Adhesion improvement for low k dielectrics
US7229911B2 (en) * 2004-04-19 2007-06-12 Applied Materials, Inc. Adhesion improvement for low k dielectrics to conductive materials
US20050233555A1 (en) * 2004-04-19 2005-10-20 Nagarajan Rajagopalan Adhesion improvement for low k dielectrics to conductive materials
US7244674B2 (en) * 2004-04-27 2007-07-17 Agency For Science Technology And Research Process of forming a composite diffusion barrier in copper/organic low-k damascene technology
US7015150B2 (en) * 2004-05-26 2006-03-21 International Business Machines Corporation Exposed pore sealing post patterning
US20050277302A1 (en) * 2004-05-28 2005-12-15 Nguyen Son V Advanced low dielectric constant barrier layers
US7229041B2 (en) * 2004-06-30 2007-06-12 Ohio Central Steel Company Lifting lid crusher
US7288205B2 (en) * 2004-07-09 2007-10-30 Applied Materials, Inc. Hermetic low dielectric constant layer for barrier applications
JP4903374B2 (ja) * 2004-09-02 2012-03-28 ローム株式会社 半導体装置の製造方法
JP4903373B2 (ja) * 2004-09-02 2012-03-28 ローム株式会社 半導体装置の製造方法
JP4798334B2 (ja) * 2004-10-15 2011-10-19 Jsr株式会社 表面疎水化用組成物、表面疎水化方法、半導体装置およびその製造方法
US20060099802A1 (en) * 2004-11-10 2006-05-11 Jing-Cheng Lin Diffusion barrier for damascene structures
US7678682B2 (en) * 2004-11-12 2010-03-16 Axcelis Technologies, Inc. Ultraviolet assisted pore sealing of porous low k dielectric films
US20060113675A1 (en) * 2004-12-01 2006-06-01 Chung-Liang Chang Barrier material and process for Cu interconnect
US7229909B2 (en) * 2004-12-09 2007-06-12 International Business Machines Corporation Integrated circuit chip utilizing dielectric layer having oriented cylindrical voids formed from carbon nanotubes
US20060131700A1 (en) * 2004-12-22 2006-06-22 David Moses M Flexible electronic circuit articles and methods of making thereof
JP4408816B2 (ja) * 2005-01-07 2010-02-03 富士通株式会社 半導体装置の製造方法
JP5324734B2 (ja) * 2005-01-21 2013-10-23 インターナショナル・ビジネス・マシーンズ・コーポレーション 誘電体材料とその製造方法
US7365026B2 (en) * 2005-02-01 2008-04-29 Taiwan Semiconductor Manufacturing Company, Ltd. CxHy sacrificial layer for cu/low-k interconnects
US7135402B2 (en) * 2005-02-01 2006-11-14 Taiwan Semiconductor Manufacturing Company, Ltd. Sealing pores of low-k dielectrics using CxHy
JP4201002B2 (ja) * 2005-03-28 2008-12-24 セイコーエプソン株式会社 液晶装置、その製造方法およびプロジェクタ
US8021432B2 (en) 2005-12-05 2011-09-20 Biomet Manufacturing Corp. Apparatus for use of porous implants
US8292967B2 (en) * 2005-04-21 2012-10-23 Biomet Manufacturing Corp. Method and apparatus for use of porous implants
US8066778B2 (en) * 2005-04-21 2011-11-29 Biomet Manufacturing Corp. Porous metal cup with cobalt bearing surface
US8266780B2 (en) * 2005-04-21 2012-09-18 Biomet Manufacturing Corp. Method and apparatus for use of porous implants
US7335586B2 (en) * 2005-06-10 2008-02-26 Intel Corporation Sealing porous dielectric material using plasma-induced surface polymerization
US7915735B2 (en) * 2005-08-05 2011-03-29 Micron Technology, Inc. Selective metal deposition over dielectric layers
JP4965830B2 (ja) * 2005-08-12 2012-07-04 ルネサスエレクトロニクス株式会社 半導体装置の製造方法
JP4747755B2 (ja) * 2005-09-20 2011-08-17 独立行政法人産業技術総合研究所 有機絶縁膜とその作製方法,及び有機絶縁膜を用いた半導体装置
US20070126120A1 (en) * 2005-12-06 2007-06-07 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor device
US7635447B2 (en) * 2006-02-17 2009-12-22 Biomet Manufacturing Corp. Method and apparatus for forming porous metal implants
US7564136B2 (en) * 2006-02-24 2009-07-21 Taiwan Semiconductor Manufacturing Company, Ltd. Integration scheme for Cu/low-k interconnects
JP5372323B2 (ja) * 2006-03-29 2013-12-18 富士通株式会社 界面ラフネス緩和膜、これを用いた配線層および半導体装置ならびに半導体装置の製造方法
US20070286954A1 (en) * 2006-06-13 2007-12-13 Applied Materials, Inc. Methods for low temperature deposition of an amorphous carbon layer
DE102006056626A1 (de) * 2006-11-30 2008-06-05 Advanced Micro Devices, Inc., Sunnyvale Verfahren zum selektiven Herstellen einer leitenden Barrierenschicht durch ALD
CN101842062B (zh) * 2007-09-25 2013-04-03 拜欧米特制造公司 非骨水泥型胫骨托的制造方法
US20090093128A1 (en) * 2007-10-08 2009-04-09 Martin Jay Seamons Methods for high temperature deposition of an amorphous carbon layer
KR20090048178A (ko) * 2007-11-09 2009-05-13 주식회사 하이닉스반도체 반도체 소자 및 그의 제조 방법
US20090269923A1 (en) * 2008-04-25 2009-10-29 Lee Sang M Adhesion and electromigration improvement between dielectric and conductive layers
CN102047411B (zh) * 2008-06-17 2015-08-05 富士通株式会社 半导体装置及其制造方法
JP5332442B2 (ja) * 2008-09-19 2013-11-06 富士通セミコンダクター株式会社 半導体装置の製造方法及び半導体装置
US8772524B2 (en) * 2008-10-20 2014-07-08 Dow Corning Corporation CVD precursors
US9653327B2 (en) 2011-05-12 2017-05-16 Applied Materials, Inc. Methods of removing a material layer from a substrate using water vapor treatment
CN103943789A (zh) * 2014-04-18 2014-07-23 深圳市华星光电技术有限公司 Oled器件及其制备方法
US9515017B2 (en) 2014-12-18 2016-12-06 Intel Corporation Ground via clustering for crosstalk mitigation
US9230900B1 (en) * 2014-12-18 2016-01-05 Intel Corporation Ground via clustering for crosstalk mitigation
JP6499001B2 (ja) * 2015-04-20 2019-04-10 東京エレクトロン株式会社 多孔質膜をエッチングする方法
FR3042067A1 (fr) 2015-10-01 2017-04-07 Stmicroelectronics Rousset Protection contre le claquage premature de dielectriques poreux interlignes au sein d'un circuit integre
US9997451B2 (en) 2016-06-30 2018-06-12 International Business Machines Corporation Semiconductor device including a porous dielectric layer, and method of forming the semiconductor device
US10763419B2 (en) * 2017-06-02 2020-09-01 Northrop Grumman Systems Corporation Deposition methodology for superconductor interconnects
JP6910387B2 (ja) * 2019-03-05 2021-07-28 株式会社Kokusai Electric 半導体装置の製造方法、基板処理方法、基板処理装置およびプログラム
US11315893B2 (en) * 2020-03-25 2022-04-26 Nanya Technology Corporation Semiconductor device with composite connection structure and method for fabricating the same

Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6171945B1 (en) 1998-10-22 2001-01-09 Applied Materials, Inc. CVD nanoporous silica low dielectric constant films

Family Cites Families (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2546696B2 (ja) * 1987-12-17 1996-10-23 富士通株式会社 シリコン炭化層構造
US5818071A (en) * 1995-02-02 1998-10-06 Dow Corning Corporation Silicon carbide metal diffusion barrier layer
US6156651A (en) * 1996-12-13 2000-12-05 Texas Instruments Incorporated Metallization method for porous dielectrics
TW405223B (en) * 1998-07-28 2000-09-11 United Microelectronics Corp Method for avoiding the poisoning at the trench of the dual damascene structure and the dielectric hole
US6231989B1 (en) * 1998-11-20 2001-05-15 Dow Corning Corporation Method of forming coatings
US6180518B1 (en) * 1999-10-29 2001-01-30 Lucent Technologies Inc. Method for forming vias in a low dielectric constant material
JP3365554B2 (ja) * 2000-02-07 2003-01-14 キヤノン販売株式会社 半導体装置の製造方法

Patent Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6171945B1 (en) 1998-10-22 2001-01-09 Applied Materials, Inc. CVD nanoporous silica low dielectric constant films

Also Published As

Publication number Publication date
WO2003005438A3 (en) 2003-05-01
CN1596466A (zh) 2005-03-16
JP2004535065A (ja) 2004-11-18
KR20040032119A (ko) 2004-04-14
US20030001282A1 (en) 2003-01-02
US6541842B2 (en) 2003-04-01
WO2003005438A2 (en) 2003-01-16

Similar Documents

Publication Publication Date Title
KR100847926B1 (ko) 다공성 물질상의 SiC:H 침착에 의해 개선된 금속 장벽거동
US7122481B2 (en) Sealing porous dielectrics with silane coupling reagents
KR100960755B1 (ko) 다마신 분야에서 유전체 재료를 증착하는 방법
US7851384B2 (en) Method to mitigate impact of UV and E-beam exposure on semiconductor device film properties by use of a bilayer film
US8927442B1 (en) SiCOH hardmask with graded transition layers
US7091137B2 (en) Bi-layer approach for a hermetic low dielectric constant layer for barrier applications
US7088003B2 (en) Structures and methods for integration of ultralow-k dielectrics with improved reliability
US7015150B2 (en) Exposed pore sealing post patterning
US7427563B2 (en) Dielectric barrier films for use as copper barrier layers in semiconductor trench and via structures
US7439174B2 (en) Multilayer hardmask scheme for damage-free dual damascene processing of SiCOH dielectrics
US7435676B2 (en) Dual damascene process flow enabling minimal ULK film modification and enhanced stack integrity
US7193325B2 (en) Reliability improvement of SiOC etch with trimethylsilane gas passivation in Cu damascene interconnects
JP5174435B2 (ja) ウェットエッチングアンダカットを最小にし且つ超低k(k<2.5)誘電体をポアシーリングする方法
US8921235B2 (en) Controlled air gap formation
KR100479796B1 (ko) 반도체 소자 및 이의 제조 방법
US20040009676A1 (en) Nitrogen-free dielectric anti-reflective coating and hardmask
US20040061236A1 (en) Semiconductor device provided with a dielectric film including porous structure and manufacturing method thereof
US8981563B2 (en) Semiconductor device and method of manufacturing the same
KR101106425B1 (ko) 질소-비함유 유전성 반사방지 코팅부 및 하드마스크
JP2009094123A (ja) 半導体装置の製造方法
US20100127404A1 (en) Semiconductor device

Legal Events

Date Code Title Description
A201 Request for examination
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20130620

Year of fee payment: 6

FPAY Annual fee payment

Payment date: 20140702

Year of fee payment: 7

FPAY Annual fee payment

Payment date: 20150618

Year of fee payment: 8

LAPS Lapse due to unpaid annual fee