KR100844701B1 - 전계효과 반도체장치 및 그 제조 방법 - Google Patents

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Abstract

종래의 반도체 장치에서는 온 저항이 작은 노말리오프형 HEMT를 얻는 것이 곤란하였다.
본 발명에 따르는 HEMT형 전계효과 반도체장치는, 전자주행층(3)과 전자공급층(4)을 포함하는 반도체영역(5)과, 이 한쪽 주면 위에 형성된 소스 전극(7) 및 드레인 전극(8)을 가지고, 또한, 반도체영역(5) 위에 제1의 절연막(9)을 통하여 배치된 캐리어 축적층(10)과, 이 캐리어 축적층(10) 위에 제2의 절연막(11)을 통하여 배치된 게이트 전극(12)을 가진다. 캐리어 축적층(10)에 축적된 전자는, 게이트 전극(12)에 전압을 가하지 않는 상태에서 2DEG층(14)을 차단하기 위해서 작용한다.

Description

전계효과 반도체장치 및 그 제조 방법{FIELD EFFECT SEMICONDUCTOR DEVICE AND MANUFACTURING METHOD THEREOF}
도 1은, 본 발명의 실시예 1의 ＨＥＭＴ형 전계효과 반도체장치를 나타낸 단면도이다.
도 2는, 도 1의 초기화 회로를 상세하게 나타내는 블록도이다.
도 3은, 초기화 동작시의 도 1 및 도 2의 각 부의 전압을 나타내는 파형도이다.
도 4는, 본 발명의 실시예 2의 ＨＥＭＴ형 전계효과 반도체장치를 나타낸 단면도이다.
도 5는, 본 발명의 실시예 3의 ＨＥＭＴ형 전계효과 반도체장치를 나타낸 단면도이다.
도 6은, 본 발명의 실시예 4의 MESFET형 전계효과 반도체장치를 나타낸 단면도이다.
- 부호의 설명-
1 지지 기판
2 버퍼(buffer) 영역
3 전자주행층(電子走行層)
3a n형 GaN
4 전자공급층
5, 5a, 5b 반도체영역
7 소스 전극
8 드레인 전극
9, 11 제1 및 제2의 절연막
10 캐리어 축적층
12 게이트 전극
20 초기화 회로
본 발명은, 노말리오프(normally-off) 상태를 얻는 것이 가능한, 예를 들면 ＭＥＳＦＥＴ, ＨＥＭＴ 등의 전계효과 반도체장치 및 그 제조 방법에 관한 것이다.
3-5족 화합물 반도체의 1종인 질화물 반도체를 채용한 메탈·세미컨덕터 전계효과 트랜지스터, 즉 ＭＥＳＦＥＴ(Metal Semiconductor Field Effect Transistor)나 고전자이동도 트랜지스터, 즉 HEMT( High Electron Mobility Transistor) 등의 반도체 디바이스는, 예를 들면 일본 특허공개 2005-158889호 공보(특허문헌 1) 등으로 공지되어 있다.
상기 특허문헌 1에 개시되어 있는 ＨＥＭＴ는, 예를 들면, 실리콘 기판 위에 버퍼층을 통하여 형성된 언도프(undoped) ＧａＮ으로 이루어지는 전자주행층과, ｎ형 ＡｌＧａＮ로 이루어지는 전자공급층과, 전자공급층 위에 형성된 소스 전극과 드레인 전극과 게이트 전극을 가지고 있다. 전자주행층과 전자공급층은 밴드갭이 다른 이종재료로 이루어져, 헤테로 접합되어 있다. 따라서, 헤테로 접합면의 피에조 분극과 자발분극에 기초하여 주지의 2차원 전자 가스층, 즉 2ＤＥＧ층이 생긴다. 2ＤＥＧ층은 주지된 바와 같이 드레인 전극과 소스 전극과의 사이의 전류통로(channel)로서 이용되며, 이 전류통로를 흐르는 전류는 게이트 전극에 인가되는 바이어스 전압으로 제어된다.
그런데, 일반적인 구성의 ＨＥＭＴ는, 노말리온(normally-on) 특성을 가진다. 노말리온 특성의 ＨＥＭＴ를 오프(off) 상태로 하기 위해서는 게이트 전극을 음전위로 하기 위한 마이너스 전원이 필요하게 되어, 전기 회로가 필연적으로 고가로 된다. 또한, 노말리온 특성의 ＨＥＭＴ는 전원투입시에 과대 전류가 흐를 가능성이 있다는 결점을 가지므로, 과대 전류를 억제하기 위한 특별한 회로가 필요하게 된다. 따라서, 노말리온 특성의 ＨＥＭＴ는 유용성이 좋지 않다.
그래서, ＡｌＧａＮ으로 이루어지는 전자공급층을 얇게 형성함으로써 노말리오프특성을 얻는 것이 시도되고 있다. ＡｌＧａＮ로 이루어지는 전자공급층을 얇게 형성하면, 전자공급층과 전자주행층과의 사이의 헤테로 접합에 기초하는 피에조 분극에 의한 전계가 약해지며, 2ＤＥＧ층의 전자농도가 감소한다. 전자농도가 저하한 2ＤＥＧ층에 대하여 전자공급층과 여기에 쇼트키(schottky) 접촉하고 있는 게이 트 전극과의 사이에 빌트 인 포텐샬(built-in potential), 즉 바이어스 전압이 없는 상태에서의 전위차에 근거하는 전계가 작용하면, 게이트 전극의 바로 아래의 2ＤＥＧ층이 소실된다. 이 때문에, 게이트 전극에 바이어스 전압을 가하지 않은 상태에 있어서 드레인·소스 사이가 오프 상태가 된다.
상술한 바와 같이 전자공급층을 얇게 함으로써 노말리오프의 ＨＥＭＴ를 제공할 수 있다. 그러나, 전자공급층을 얇게 하면, 게이트 전극의 바로 아래 이외의 2ＤＥＧ층에 있어서도 전자농도의 저하가 생기고, 드레인·소스 간의 온 저항이 증대한다. 그래서, 전자공급층의 게이트 전극 아래의 부분만을 얇게 하여 노말리오프특성을 얻는 것이 고려된다. 그러나, 이 방법을 채용하면, 선택적 에칭에 의해 전자공급층을 얇게 할 때에 전자주행층 및 전자공급층의 반도체 결정에 손상이 생겨, ＨＥＭＴ의 전기적 특성이 열화한다. 또한, 전자공급층의 선택적 에칭을 용이하고 정확하게 달성하는 것이 곤란하였다. 이 때문에, 현재 노말리오프의 ＨＥＭＴ가 실용화되고 있지 않다.
노말리오프의 요망은, 2ＤＥＧ층의 대신에 2차원 홀 가스층을 사용하는 ＨＥＭＴ에도 있다. 또한, ＨＥＭＴ에 유사한 ＭＥＳＦＥＴ에 있어서도 같은 문제가 있다. 즉, 대표적인 ＭＥＳＦＥＴ는, 기판과, 이 위에 형성된 버퍼(buffer)층과, 이 위에 형성된 ｎ형 ＧａＮ층과, 이 위에 형성된 소스 전극과 드레인 전극과 게이트 전극으로 이루어지고, 노말리온 특성을 가지고 있으므로 ＨＥＭＴ와 같은 문제를 가진다.
[특허문헌 1] 일본 특허 공개 2005-158889호 공보
따라서, 본 발명이 해결하고자 하는 과제는, 노말리오프가 가능하며 또한 비교적 양호한 전기적 특성을 가지고 있는 전계효과 반도체장치를 얻는 것이다.
상기 과제를 해결하기 위한 본 발명은,
서로 대향하는 한쪽 및 다른 쪽의 주면을 가지는 반도체영역과,
상기 반도체영역의 상기 한쪽의 주면 위에 형성된 소스 전극 및 드레인 전극과,
상기 반도체영역의 상기 한쪽의 주면에 있어서의 상기 소스 전극과 상기 드레인 전극과의 사이에 배치된 제1의 절연막과,
상기 제1의 절연막 위에 배치되고 또한 상기 소스 전극과 상기 드레인 전극과의 사이를 노말리오프로 하기 위한 캐리어를 가지고 있는 캐리어 축적층과,
상기 캐리어 축적층 위에 배치된 제2의 절연막과,
상기 소스 전극과 상기 드레인 전극과의 사이를 흐르는 전류를 제어하기 위해서 상기 제2의 절연막 위에 배치된 게이트 전극을 구비하고 있는 것을 특징으로 하는 전계효과 반도체장치에 관한 것이다.
또, 청구항 2에 나타내는 바와 같이, 상기 반도체영역은, 제1의 반도체층과, 2차원 캐리어 가스층을 생성하기 위해서 상기 제1의 반도체층과 다른 밴드갭(bandgap)을 가지는 반도체재료로 이루어지고 또한 상기 제1의 반도체층에 인접 배치되어 있는 제2의 반도체층을 구비하고 있는 것이 바람직하다.
또한, 청구항 3에 나타내는 바와 같이, 상기 반도체영역은 제1 도전형을 가지는 반도체층으로 이루어지고, 상기 소스 전극 및 드레인 전극은 상기 반도체층 위에 형성되어 있는 것이 바람직하다.
또, 청구항 4에 나타내는 바와 같이, 상기 반도체영역은 화합물 반도체, 바람직하게는 3-5족 화합물 반도체 또는 2-6족 화합물 반도체 (예를 들면 ＺｎＯ)로 이루어지는 것이 바람직하다.
또한, 청구항 5에 나타내는 바와 같이, 상기 제1의 절연막은, 상기 반도체영역에 핫 캐리어를 생기게 하는 것이 가능한 전위를 상기 게이트 전극에 부여했을 때에 상기 반도체영역에서 튀어나온 핫 캐리어가 터널 효과에 근거하여 통과하는 것이 가능한 두께를 가지고 있는 것이 바람직하다.
또, 청구항 6에 나타내는 바와 같이, 상기 반도체영역의 한쪽의 주면에 있어서의 상기 캐리어 축적층과 상기 드레인 전극과의 사이의 부분에 배치된 필드 플레이트용 절연막과, 상기 필드 플레이트용 절연막 위에 배치되고 또한 상기 게이트 전극에 접속된 필드 플레이트용 도전체층을 더 가지는 것이 바람직하다.
또한, 청구항 7에 나타내는 바와 같이, 본 발명의 전계효과 반도체장치의 제조 방법은, 서로 대향하는 한쪽 및 다른 쪽의 주면을 가지는 반도체영역과, 상기 반도체영역의 상기 한쪽의 주면 위에 형성된 소스 전극 및 드레인 전극과, 상기 반도체영역의 상기 한쪽의 주면에 있어서의 상기 소스 전극과 상기 드레인 전극과의 사이에 배치된 제1의 절연막과, 상기 제1의 절연막 위에 배치되고 또 상기 소스 전극과 상기 드레인 전극과의 사이를 노말리오프로 하기 위한 캐리어를 축적할 수 있 는 재료로 형성되어 있는 캐리어 축적층과, 상기 캐리어 축적층 위에 배치된 제2의 절연막과, 상기 소스 전극과 상기 드레인 전극의 사이를 흐르는 전류를 제어하기 위해서 상기 제2의 절연막 위에 배치된 게이트 전극을 구비하고 있는 전계효과 반도체장치를 형성하는 공정과, 상기 드레인 전극과 상기 소스 전극과의 사이에 소정의 진폭값을 가지는 전압을 인가하는 동시에, 상기 소스 전극과 상기 게이트 전극과의 사이에 통상의 온 동작시에 인가되는 게이트·소스간 전압보다도 높은 진폭값을 가지는 게이트·소스간 전압을 인가하여 상기 캐리어 축적층에 캐리어를 축적시키는 공정을 가지고 있는 것이 바람직하다.
또한, 청구항 8에 나타내는 바와 같이, 상기 전계효과 반도체장치의 문턱치 전압을 측정하는 공정과, 측정된 문턱치 전압이 기준값인지 여부를 판정하는 공정과, 만약에 문턱치 전압이 상기 기준값보다도 낮은 것을 나타내는 판정 결과가 얻어진 때에는, 통상의 온 동작시에 상기 소스 전극과 상기 게이트 전극과의 사이에 인가되는 게이트·소스간 전압보다도 높은 진폭값을 가지는 게이트·소스간 전압을 상기 소스 전극과 상기 게이트 전극의 사이에 인가해서 상기 캐리어 축적층에 있어서의 캐리어의 축적량을 증대시키고, 만약에 문턱치 전압이 상기 기준값보다도 높은 것을 나타내는 판정 결과가 얻어진 때에는, 통상의 온 동작시에 상기 소스 전극과 상기 게이트 전극과의 사이에 인가되는 게이트·소스간 전압과 반대의 극성을 가지는 게이트·소스간 전압을 상기 소스 전극과 상기 게이트 전극의 사이에 인가해서 상기 캐리어 축적층에 있어서의 캐리어의 축적량을 감소시키는 공정을 더 가지고 있는 것이 바람직하다.
또, 청구항 9에 나타내는 바와 같이, 상기 캐리어 축적 공정에 있어서 상기 캐리어 축적층에 캐리어를 축적시킬 때에, 상기 소스 전극과 상기 게이트 전극과의 사이에 펄스 전압을 인가하는 것이 바람직하다.
또한, 청구항 10에 나타내는 바와 같이, 상기 캐리어 축적 공정에 있어서 상기 캐리어 축적층에 캐리어를 축적시킬 때에, 상기 캐리어 축적층에 있어서의 캐리어의 축적량을 조정하기 위해서, 상기 펄스 전압의 진폭값을 조정하는 것이 바람직하다.
다음으로, 본 발명의 실시 형태를 도 1∼도 7을 참조해서 설명한다.
(실시예 1)
도 1에 도시된 바에 따르는 가로방향의 전류통로를 가지는 ＨＥＭＴ형 전계효과 반도체장치는, 단결정 실리콘 반도체로 이루어지는 지지 기판(1)과, 이 기판(1)의 한쪽의 주면(1a) 위에 버퍼 영역(2)을 통하여 배치된 제1의 반도체층으로서의 전자주행층(3) 및 제2의 반도체층으로서의 전자공급층(4)으로 이루어지는 반도체영역(5)과, 반도체영역(5)의 한쪽의 주면(6) 위에 형성된 소스 전극(7) 및 드레인 전극(8)과, 반도체영역(5)의 한쪽의 주면(6) 위에 제1의 절연막(9)을 통하여 배치된 캐리어 축적층(10)과, 이 캐리어 축적층(10) 위에 제2의 절연막(11)을 통하여 배치된 게이트 전극(12)과, 지지 기판(1)의 다른 쪽 주면(1b)에 형성된 배면전극(13)을 구비하고 있다. 이어서, ＨＥＭＴ형 전계효과 반도체장치의 각 부를 상세하게 설명한다.
지지 기판(1)은, 반도체영역(5)을 에피택셜 성장시키기 위한 기판으로서의 기능과, 반도체영역(5)을 기계적으로 지지하는 기능을 가진다. 본 실시예에서는, 비용 절감을 위해 지지 기판(1)이 실리콘으로 형성되어 있다.
지지 기판(1)의 한쪽 주면(1a) 위의 버퍼 영역(2)은, 주지의 ＭＯＣＶＤ법 등의 기상성장법으로 형성되어 있다. 도 1에서는, 도시를 간략화하기 위해서 버퍼 영역(2)이 1개의 층으로 나타나 있지만, 실제로는 복수의 층으로 형성되어 있다. 다시 말해, 이 버퍼 영역(2)은, ＡｌＮ(질화 알루미늄)으로 이루어지는 제1의 서브층과 ＧａＮ(질화 갈륨)으로 이루어지는 제2의 서브층이 교대로 적층된 다층구조 버퍼이다. 이 버퍼 영역(2)은 ＨＥＭＴ형 전계효과 반도체장치의 동작에 직접 관계되어 있지 않으므로, 이것을 생략할 수도 있다. 또한, 버퍼 영역(2)의 반도체재료를 ＡｌＮ, ＧａＮ이외의 3-5족 화합물 반도체로 치환하는 것, 또는 단층 구조의 버퍼층으로 할 수도 있다.
버퍼 영역(2) 위에 형성된 전자주행층 (제1의 반도체층)(3)은, 반도체영역(5)의 한쪽 주면(6)에 대하여 평행하게 연장되는 전류통로로서의 2ＤＥＧ층(14)(파선으로 나타낸다)을 얻기 위한 것으로, 불순물이 첨가되어 있지 않은 언도프ＧａＮ(질화 갈륨)으로 이루어지며, 1∼3㎛의 두께를 가진다. 한편, 이 전자주행층(3)을 ＧａＮ이외의 3-5족 화합물 반도체로 형성할 수도 있다.
전자주행층(3) 위에 형성된 전자공급층 (제2의 반도체층)(4)은, 바람직하게는 다음 식으로 나타내는 질화물 반도체로 형성된다.
ＡｌxＧａ1-xＮ,
여기에서, x는 0 <x <1을 만족하는 수치이며, 바람직하게는 0.2∼0.4이며, 보다 바람직하게는 0.3이다.
이 실시예 1의 전자공급층(4)은 언도프의 ＡｌＧａＮ으로 이루어지지만, n 라이크 특성, 즉 ｎ형 반도체특성을 나타낸다. 이 언도프의 ＡｌＧａＮ으로 이루어지는 전자공급층(4)의 대신에 ｎ형 (제1 도전형)의 불순물을 첨가한 ＡｌＧａＮ으로 이루어지는 전자공급층을 설치할 수도 있다.
전자공급층(4)은, 전자주행층(3)보다도 얇은 20ｎｍ정도의 두께로 형성되어 있으므로, 반도체영역(5)의 한쪽의 주면(6)에 대하여 수직방향의 저항은 무시할 수 있을 정도로 작고, 한쪽의 주면(6)에 평행한 방향(가로방향)의 저항은 수직방향보다도 크다. 또한, 이 실시예에서는, 전자공급층(4)의 표면, 즉 반도체영역(5)의 한 쪽 주면(6)은 특별한 가공이 행해지지 않은 평탄면이다. 한편, 전자공급층(4)을 ＡｌＧａＮ이외의 3-5족 화합물 반도체로 형성할 수도 있다. 또한, 전자공급층(4)의 두께를 예를 들면 5∼50ｎｍ의 범위에서 변경할 수 있다.
전자공급층(4)은, 이 아래의 전자주행층(3)보다도 큰 밴드갭을 가지며 또한 다른 격자정수를 가지는 질화물 반도체로 이루어진다. 따라서, 전자공급층(4)과 전자주행층(3)의 헤테로 접합면에 있어서의 피에조 분극에 근거하여, 도 1에서 점선으로 나타내는 주지의 2ＤＥＧ층(14)이 전자주행층(3) 내에 형성된다. 한편, 도 1에는, 드레인 전극(8)과 소스 전극(3)과의 사이가 온 상태인 때의 2ＤＥＧ층(14)이 나타나 있다.
소스 전극(7) 및 드레인 전극(8)은, 반도체영역(5)의 한쪽의 주면(6) 위에 소정간격을 두고 배치되어, 전자공급층(4)에 저(低) 저항성 접촉하고 있다. 이 소스 전극(7) 및 드레인 전극(4)은, 예를 들면 티타늄(Ｔｉ)과 알루미늄(Ａｌ)과의 적층체로 형성할 수 있다.
제1의 절연막(9)은, 반도체영역(5)의 한쪽의 주면(6)을 덮도록 형성되며, 캐리어 축적층(10)에 대한 캐리어(전자)의 축적 모드시에 2ＤＥＧ층(14)으로부터 튀어나온 전자(핫 일렉트론)을 주지의 터널 효과에 의해 통과시켜서 캐리어 축적층(10)에 축적하는 것, 및 캐리어 축적층(10)으로부터의 캐리어(전자)의 방출 모드 시에 캐리어 축적층(10)의 캐리어(전자)를 주지의 터널 효과에 의해 통과시켜서 반도체영역(5)에 방출하는 것이 가능한 두께(T1)(바람직하게는 1ｎｍ∼100ｎｍ, 보다 바람직하게는 8ｎｍ∼100ｎｍ)를 가진다. 다시 말해, 후술하는 내용으로부터 명확한 바와 같이, 제1의 절연막(9)의 두께(T1)는, 캐리어 축적층(10)에 대한 캐리어(전자)의 축적 또는 캐리어 축적층(10)으로부터의 캐리어(전자)의 방출을 위해 게이트 전극(12)과 소스 전극(7)의 사이에 제1, 제2 및 제3의 펄스 전압(V1, V2, V3)과 같은 소정의 펄스 전압을 인가하고, 터널 효과에 의해 캐리어(전자)를 통과시킬 수 있는 값으로 설정되며, 바람직하게는 제2의 절연막(11)의 두께(T2)보다도 얇게 설정된다.
이 제1의 절연막(9)은, 예를 들면 폴리실리콘을 산화한 실리콘 산화물로 이루어지고, 예를 들면 주지의 ＣＶＤ법에 의해 형성된다. 한편, 제1의 절연막(9)은 캐리어 축적층(10)과 반도체영역(5)을 전기적으로 분리하기 위한 것이므로, 도 1에 나타내는 반도체영역(5)의 한쪽의 주면(6)의 노출 부분의 전체에 형성하는 대신에, 캐리어 축적층(10)과 반도체영역(5)의 사이에 한정적으로 형성할 수도 있다.
캐리어 축적층(10)은, 반도체영역(5)의 한쪽의 주면(6) 위의 소스 전극(7)과 드레인 전극(8) 사이에 있어서 제1의 절연막(9) 위에 배치되어 있다. 이 캐리어 축적층(10)은, ＨＥＭＴ의 노말리오프 상태를 얻기 위한 캐리어(전자)를 축적할 수 있는 도체로 이루어지고, 바람직하게 도전성을 가지는 폴리실리콘으로 형성된다. 이 캐리어 축적층(10)은 외부회로, 소스 전극(7), 드레인 전극(8) 및 게이트 전극(12)에 대하여 전기적으로 접속되어 있지 않으므로, 부유 게이트 전극, 즉 플로팅 게이트(floating gate) 전극이라고 부를 수도 있다. 캐리어 축적층(10)에 대한 캐리어의 축적 동작, 즉 초기화 동작 후에 있어서는, 소스 전극(7)과 드레인 전극 (8) 사이를 노말리오프로 할 수 있는 양의 캐리어(전자)가 캐리어 축적층(10)에 축적되어 있다. 또한, 캐리어 축적층(10)을 금속 또는 결정성 반도체 또는 유기반도체 등으로 형성할 수도 있다.
제2의 절연막(11)은, 예를 들면 주지의 ＣＶＤ법으로 형성된 실리콘 산화물로 이루어지고, 캐리어 축적층(10)을 덮도록 형성되어 있다. 따라서, 캐리어 축적층(10)은 제1 및 제2의 절연막(9, 11) 내에 매설되어 있다. 제2의 절연막(11)의 두께(T2)는, 제1의 절연막(9)의 두께(T1)보다도 두꺼운 것이 바람직하고, 예를 들면 8ｎｍ∼200ｎｍ로 설정된다. 물론, 제1 및 제2의 절연막(9, 11)의 두께는, 게이트 전극(12)에 의해 반도체영역(5)을 제어하는 것이 가능한 범위로 설정된다. 한편, 도 1에서 제2의 절연막(11)이 제1의 절연막(9)의 전부를 캐리어 축적층(10)을 통하여 덮도록 형성되어 있지만, 이 대신에 캐리어 축적층(10)만을 덮도록 한정적으로 설치할 수도 있다.
게이트 전극(12)은, 캐리어 축적층(10) 위에 제2의 절연막(11)을 통하여 형성된, 예를 들면 Al으로 이루어지는 금속층으로 이루어진다. 도 1에서는, 캐리어 축적층(10)과 게이트 전극(12)이 동일한 치수로 형성되어 완전히 대향하고 있지만, 이 대신에 양자를 다른 사이즈로 형성하는 것, 및 서로 대향하는 부분과 대향하지 않는 부분을 가지도록 형성할 수도 있다. 게이트 전극(12)에는 외부회로가 접속되므로, 이것을 컨트롤 게이트 전극이라고 부를 수도 있다. 본 발명의 실시예 1에 따르는 도 1의 ＨＥＭＴ의 게이트 전극(12)은, 특허문헌 1에 개시되어 있는 전형적인 종래의 ＨＥＭＴ의 쇼트키 접촉하는 게이트 전극과 다르다. 그러나, 도 1의 전계효과 반도체장치 및 후술하는 도 4, 도 5, 도 6의 전계효과 반도체장치는, 종래의 전형적인 ＨＥＭＴ와 같이 2ＤＥＧ층(14)을 사용한 반도체장치이므로, 본원에서는 이것 등을 ＨＥＭＴ 또는 ＨＥＭＴ형 전계효과 반도체장치라고 부르기로 한다.
도 1에는, 본 실시예의 ＨＥＭＴ의 동작의 이해를 돕기 위해서, ＨＥＭＴ의 전원회로 및 초기화 회로의 일예가 나타나 있다. 다시 말해, 소스 전극(7)과 드레인 전극(8)의 사이에는, 부하(15)와 드레인 전원 스위치(16)를 통하여 직류 전원 (17)이 접속되어 있다. 또한, 게이트 전극(12)과 소스 전극(7) 사이에 게이트 제어 스위치(18)를 통하여 게이트 구동 전원(19)이 접속되어 있다. 또한, 게이트 전극 (12)과 소스 전극(7) 사이에 초기화 회로(20)가 접속되어 있다. 초기화 회로(20)는, 캐리어 축적층(10)에 대한 캐리어(전자)의 축적을 제어하기 위한 신호를 게이트 전극(12)에 주는 것이다. 이 초기화 회로(20)의 상세는 추후에 설명한다. 초기 화 회로(20)의 동작을 돕기 위해서 전류검출기(21)가 설치되고, 이 출력 라인(21a)이 초기화 회로(20)에 접속되어 있다. 전류검출기(21)는 소스 전극(7)에 접속된 라인(22)에 전자결합되어, 소스 전류의 흐름 시작, 즉 ＨＥＭＴ의 온 개시를 초기화회로(20)에 알린다. 또한, 초기화 회로(20)는, 게이트 제어 스위치(18)를 온·오프 제어하기 위한 라인(23)과 드레인 전원 스위치(16)를 온·오프 제어하는 라인(24)을 가진다. 또한, 초기화의 동작 및 ＨＥＭＴ의 주(主)동작을 안정화시키기 위해서 소스 전극(7)이 라인(25)에 의해 배면전극(13)에 접속되고 또 접지되어 있다.
초기화 회로(20)는, 캐리어 축적 제어 회로라고도 할 수 있는 것으로서, 캐리어 축적층(10)에 캐리어(전자)를 축적하기 위한 전압을 게이트 전극(12)과 소스 전극(7) 사이에 공급하는 기능과, ＨＥＭＴ의 문턱치 전압(Ｖｔｈ)을 측정하는 기능과, 측정된 문턱치 전압이 기준값인지 여부를 판정하는 기능과, 문턱치 전압(Ｖｔｈ)을 기준값으로 조정하는 기능을 가진다. 이것 등의 기능을 얻기 위해서 초기화회로(20)는, 도 2에 나타내는 바와 같이, 제어 회로(30)와, 펄스 발생기(31)와, 제1 및 제2의 문턱치 전압 발생 회로(32, 33)와, 온 검출용 비교기(34)와, 기준전압원(35)과, 제1 및 제2의 샘플 홀드 회로(36, 37)를 가지고 있다.
펄스 발생기(31)는, 제어 회로(30)에 기초하는 제어에 따라서 ＨＥＭＴ의 초기화 동작시에, ＨＥＭＴ의 초기화 동작 후의 통상의 온 동작시의 게이트·소스 간 전압(Ｖｎ)의 최대 진폭값보다도 충분히 높은 전압 진폭값을 가지는 펄스 전압을 발생한다. 또한, 이 펄스 발생기(31)는, 도 3에 나타내는 제1 및 제2의 펄스 전압(Vp 1, Vp 2)과 같이 제1의 극성(양극성)을 가지는 펄스 전압을 발생하는 기능 이 외에, 제3의 펄스 전압(Vp 3)과 같이 제1의 극성(양극성)과 반대인 제2의 극성(음극성)을 가지는 펄스 전압을 발생하는 기능을 가지고, 게다가 펄스 전압의 전압진폭값을 바꾸는 기능을 가진다. 도 3의 ｔ1∼t18 기간은 초기화 동작 기간을 나타내고, t19 시점보다도 뒤는 노말리오프의 ＨＥＭＴ의 초기화 동작 후의 통상동작을 나타낸다. 도 3의 예에서는, 도 3의 ｔ1∼t2, t7∼t8, t13∼t14 기간에 펄스 발생기(31)로부터 제1의 펄스 전압(Vp 1), 제2의 펄스 전압(Vp 2), 제3의 펄스 전압(Vp 3)이 발생하고 있다. 드레인 전극(8)과 소스 전극(7) 사이에 전원(17)으로부터 소정의 진폭값을 가지는 전압(Vd)을 부하(15)를 통하여 인가하는 동시에, t1∼t2, t7∼t8 기간에 나타내는 바와 같이, 게이트 전극(12)과 소스 전극(7)과의 사이에, ＨＥＭＴ의 초기화 동작 후의 통상의 온 동작시의 게이트 제어 신호(Ｖｎ)의 진폭값보다도 높은 제1 및 제2의 진폭값을 가지는 제1 및 제2의 펄스 전압(Vp 1, Ｖｐ2)을 인가하면, 소스 전극(7)으로부터 드레인 전극(8)을 향하여 2DEG층(14)을 흐르는 전자에 대하여 제1 및 제2의 펄스 전압(Vp 1, Ｖｐ2)에 의해 운동 에너지가 주어져, 전자가 가속된다. 이 전자의 가속은 게이트 전극(12)의 소스 전극(7)측 단부(端)에서 드레인 전극(8) 측의 단부를 향하여 증대한다. 가속된 전자가 반도체영역(5) 내의 원자와 충돌하면, 전자와 정공이 발생한다. 이것에 의해 발생한 고에너지의 전자, 즉 핫 일렉트론은 2DEG층(14)으로부터 튀어나와, 그 일부가 전자공급층(4)과 제1의 절연층(9)을 터널 효과에 의해 통과하고, 캐리어 축적층(10)에 도달하여, 여기에 축적된다. 관점을 바꾸어, 이 캐리어 축적층(10)에 대한 전자의 축적은, 2DEG층(14)의 전자가 게이트 전극(12)의 높은 전위에 의해 캐리어 축적층(10) 의 방향으로 끌어 당겨져, 터널 효과에 의해 제1의 절연막(9)을 통과하여 캐리어 축적층(10)에 도달함으로써 발생된다고 생각할 수도 있다.
또한, 도 3의 제2의 펄스 전압(Ｖｐ2)은 제1의 펄스 전압(Vp 1)보다도 높은 진폭을 가지지만, 제2의 펄스 전압(Ｖｐ2)의 진폭을 제1의 펄스 전압(Vp 1)의 진폭과 동일하게 할 수도 있다.
게이트 전극(12)과 소스 전극(7) 사이에 통상의 온 동작을 위한 비교적 낮은 전압진폭의 게이트 제어신호(Vn)가 인가되어 있을 때에는, 캐리어 축적층(10)에 축적된 전자(캐리어)가 대부분 방출되지 않으며, 장시간 유지된다. 따라서, 전자가 축적된 캐리어 축적층(10)은, 게이트 전극(12)에 음의 바이어스 전압을 인가했을 때와 같은 기능을 가지고, 전자주행층(3)에 공핍층을 형성한다. 다시 말해, 게이트 전극(12)에 바이어스 전압을 인가하지 않은 노말 상태에 있어서 전자주행층(3)에 공핍층이 형성되며, 소스 전극(7)과 드레인 전극(8) 사이의 전자의 흐름이 차단되어, 노말리오프동작이 얻어진다.
만약, 도 3의 ｔ1∼t2의 제1의 펄스 전압(Vp 1)의 인가로 목표로 하는 전자를 캐리어 축적층(10)에 축적할 수 있으면, 이것에 의해 초기화 동작을 종료시킬 수 있다. 그러나, 1회 또는 소정 복수회의 펄스 전압의 인가로 목표로 하는 양의 전자(캐리어)가 캐리어 축적층(10)에 축적되지 않는 경우도 있다. 이 때문에, 본 실시예에서는, 캐리어 축적층(10)에 대한 전자의 축적량을 HEMT의 문턱치 전압(Vth)에 의해 판단하고 있다. 제1의 문턱치 전압 발생 회로(32)는, 제어 회로(30)로부터의 지령에 따라서 도 3의 ｔ3∼t4, t9∼t10, t15∼t16에 있어서 제1 및 제2 의 펄스 전압(Vp 1, Ｖｐ2)보다도 충분히 낮은 진폭을 가지는 제1의 문턱치 전압(Vth 1)을 발생하고, 이것을 게이트 전극(12)에 공급한다. 제2의 문턱치 전압 발생 회로(33)는, 제어 회로(30)의 지령에 따라서 도 3의 t 5∼t 6, t11∼t12, t17∼t18에 있어서 제1 및 제2의 펄스 전압(Vp 1, Ｖｐ2)보다도 충분히 낮고 또한 제1의 문턱치 전압(Vth1)보다도 높은 진폭을 가지는 제2의 문턱치 전압(Vth2)을 발생하며, 이것을 게이트 전극(12)에 공급한다. 제1의 문턱치 전압(Vth1)은 목표 문턱치 전압의 하한을 나타내고, 제2의 문턱치 전압(Vth2)은 목표 문턱치 전압의 상한을 나타내고 있다. 본 실시예에서는, 복수의 HEMT에 있어서의 문턱치 전압의 편차를 억제하기 위하여, 완성된 HEMT의 문턱치 전압이 제1 및 제2의 문턱치 전압(Vth1, Vth2) 사이가 되도록 캐리어 축적층(10)의 캐리어(전자)의 축적량이 조정된다. 따라서, 본 실시예의 ＨＥＭＴ의 초기화 동작 후의 통상의 온 동작시의 문턱치 전압의 기준값(목표값)은 제1 및 제2의 문턱치 전압(Vth1, Vth2)의 사이의 값이다.
도 2의 온 검출용 비교기(34)의 한쪽의 입력 단자는 도 1의 전류검출기(21)의 출력 라인(21a)에 접속되고, 다른 쪽의 입력 단자는 기준전압원(35)에 접속되어 있다. 기준전압원(35)의 기준전압(Vr)은, HEMT의 온 개시 시점의 소스 전류(또는 드레인 전류)에 대응하는 값을 가진다. 따라서, HEMT의 온 기간에는, 라인(21a)의 전압으로 나타내는 전류검출 신호(Vi)가 기준전압(Vr)보다도 높아져, 온 검출용 비교기(34)의 출력이 고레벨(제1의 전압 레벨)이 된다. 반대로, HEMT의 오프(off) 기간에는, 라인(21a)의 전압으로 나타내는 전류검출 신호(Vi)가 기준전압(Vr)보다도 낮아져, 온 검출용 비교기(34)의 출력이 저레벨(제2의 전압 레벨)이 된다.
제1의 샘플 홀드 회로(36)는, 제어 회로(30)의 지령에 따라서 도 3의 t3∼t 4, t9∼t10, t15∼t16 기간 동안의 바람직하게는 후반에 있어서 온 검출용 비교기(34)의 출력을 샘플링(추출)하고, 이 샘플링 시의 온 검출용 비교기(34)의 출력을 홀드(유지)하여 제어 회로(30)에 보낸다. 제2의 샘플 홀드 회로(37)는, 제어 회로(30)의 지령에 따라서 도 3의 t 5∼t 6, t11∼t12, t17∼t18 기간 동안의 바람직하게는 후반에 있어서 온 검출용 비교기(34)의 출력을 샘플링하고, 이 샘플링 시의 온 검출용 비교기(34)의 출력을 홀드(유지)하여 제어 회로(30)에 보낸다. 한편, 제1 및 제2의 샘플 홀드 회로(36, 37)에 홀드된 데이터는, 다음 샘플링 시점 또는 홀드 시점까지 소거된다.
제어 회로(30)는, 초기화 회로(20) 내의 펄스 발생기(31)와 제1 및 제2의 문턱치 전압 발생 회로(32, 33)와 제1 및 제2의 샘플 홀드 회로(36, 37)에 접속되고, 또한 도 1의 스위치(16, 18), 전류검출기(21) 및 게이트 전극(12)에 접속되어 있으며, 캐리어 축적층(10)에 캐리어(전자)를 축적하기 위한 전압을 게이트 전극(12)과 소스 전극(7) 사이에 공급하기 위한 기능과, ＨＥＭＴ의 문턱치 전압(Ｖｔｈ)을 측정하기 위한 기능과, 측정된 문턱치 전압이 기준값인지 여부를 판정하는 기능과, 문턱치 전압(Ｖｔｈ)을 기준값으로 조정하는 기능을 가진다.
이 제어 회로 30은, 우선, 도시가 생략되어 있는 초기화 지령 수단으로부터 라인(38)에 부여된 초기화 지령에 따라서 도 3(A)에 나타내는 전압(Ｖｄ)을 부하 (15)를 통하여 드레인 전극(8)과 소스 전극(7) 사이에 인가하도록 도 1의 드레인 전원 스위치(16)를 온 제어하고, 또한 도 3(B)의 ｔ1∼t2 기간에 제1의 펄스 전압 (Vp 1)을 발생하도록 펄스 발생기(31)를 제어한다. 이것에 의해 펄스 발생기(31)로부터 발생한 제1의 펄스 전압(Vp 1)이 게이트 전극(12)과 소스 전극(7) 사이에 인가되어, 상술한 캐리어 축적층(10)에 대한 캐리어(전자)의 축적이 생긴다.
다음으로, 제어 회로(30)는, 문턱치 전압 측정을 위해 도 3의 ｔ1∼t4 시점에서 제1의 문턱치 전압 발생 회로(32)로부터 제1의 문턱치 전압(Vth1)을 발생시킨다. 도 3의 예에서는, t 1∼t 2의 제1의 펄스 전압(Vp 1)의 인가로 소망량의 캐리어(전자)를 캐리어 축적층(10)에 축적할 수 없다고 가정하고 있다. 이 때문에, t3∼t4에서 제1의 문턱치 전압(Vth1)을 게이트 전극(12)에 인가했을 때에 HEMT가 온 이 된다. 이 결과, 온 검출용 비교기(34)로부터 HEMT가 온인 것을 나타내는 출력이 얻어진다. 제어 회로(30)는, t3∼t4 기간 (바람직하게는 t3∼t4 기간의 후반 또는 t4 시점)에서 온 검출용 비교기(34)의 출력을 샘플링하고 또 홀드하도록 제1의 샘플홀드 회로(36)를 제어하고, 또한 제1의 샘플홀드 회로(36)의 출력(HEMT의 온 을 나타내는 데이터)을 받는다.
그 다음에, 제어 회로(30)는, 도 3의 ｔ5∼t6 기간에 제2의 문턱치 전압 발생 회로(33)로부터 제2의 문턱치 전압(Vth 2)을 발생시킨다. 이것에 의해, 게이트 전극(12)에 제2의 문턱치 전압(Vth2)이 인가된다. 도 3의 예에서는, t5∼t6 기간의 제2의 문턱치 전압(Vth2)의 인가시에 있어서도 t3∼t4의 제1의 문턱치 전압(Vth1)의 인가시와 같이 HEMT는 온 상태로 유지된다. 따라서, t5∼t6 기간에는 온 검출용 비교기(34)로부터 HEMT가 온인 것을 나타내는 출력이 얻어진다. 제어 회로(30)는 t5∼t6 기간(바람직하게는 t5∼t6 기간의 후반 또는 t6 시점)에서 온 검출용 비교 기(34)의 출력을 샘플링하고 또 홀드하도록 제2의 샘플홀드 회로(37)를 제어하며, 또한 제2의 샘플홀드 회로(37)의 출력(HEMT의 온을 나타내는 데이터)을 받는다. 또한, 제2의 문턱치 전압(Vth2)을 제1의 문턱치 전압(Vth1)보다도 먼저 발생시킬 수도 있다.
제어 회로(30)는, t3∼t4 기간의 제1의 샘플홀드 회로(36)의 출력과 t5∼t6기간의 제2의 샘플홀드 회로(37)의 출력에 기초하여 HEMT의 문턱치 전압이 기준값인지 여부를 판정한다. 도 3의 ｔ3∼t4 기간, t5∼t6 기간에 대응하는 제1 및 제2의 샘플홀드 회로(36, 37)의 출력은 모두 HEMT가 온인 것을 나타내고 있으므로, 제어 회로(30)는 HEMT의 문턱치 전압이 기준값보다도 낮고 또한 캐리어 축적층(10)의 캐리어(전자)의 축적량이 부족하다고 판정하여, t 7∼t 8 기간에 제1의 펄스 전압(Vp 1)과 동일하거나 이것보다도 진폭값이 높은 제2의 펄스 전압(Vp 2)을 발생시키고, 또한 t 9∼t10 기간, t11∼t12 기간에 t3∼t4 기간, t5∼t6 기간과 같은 문턱치 전압 측정 동작을 되풀이하여 발생시킨다. 만약, t9∼t10 기간에 제1의 문턱치 전압(Vth1)을 게이트 전극(12)에 인가했을 때에 HEMT가 오프인 것을 나타내는 데이터가 제1의 샘플홀드 회로(36)로부터 제어 회로(30)로 보내지고, 또한 t11∼t12기간에 제2의 문턱치 전압(Vth2)을 게이트 전극(12)에 인가했을 때에 HEMT가 온 인 것을 나타내는 데이터가 제2의 샘플홀드 회로(37)로부터 제어 회로(30)로 보내지면, 제어 회로(30)는 HEMT의 문턱치 전압이 기준값이며 또 캐리어 축적층(10)에 소망량의 캐리어(전자)가 축적되었다고 판정하고, 캐리어 축적층(10)에 대한 캐리어(전자)의 축적 동작, 즉 초기화동작을 종료시킨다. 또한, t9∼t10 기간에 제1의 문 턱치 전압(Vth1)을 게이트 전극(12)에 인가했을 때에 HEMT가 온인 것을 나타내는 데이터가 제1의 샘플홀드 회로(36)로부터 제어 회로(30)로 보내지고, 또한 t11∼t12 기간에 제2의 문턱치 전압(Vth2)을 게이트 전극(12)에 인가했을 때에 HEMT가 온인 것을 나타내는 데이터가 제2의 샘플홀드 회로(37)로부터 제어 회로(30)로 보내지면, 제어 회로(30)는 HEMT의 문턱치 전압이 기준값보다도 낮다고 판정하고, 제2의 펄스 전압(Vp 2)과 동일하거나 이것보다도 높은 진폭값을 가지는 도시되지 않은 펄스 전압을 게이트 전극(12)에 인가하도록 펄스 발생기(31)를 제어하고, 캐리어 축적층(10)에 캐리어(전자)를 축적시키며, t 9∼t10 기간, t11∼t12 기간과 같은 문턱치 전압 측정 동작을 반복하여 발생시킨다.
도 3의 ｔ9∼t10, t11∼t12의 기간에 제1 및 제2의 샘플홀드 회로(36, 37)의 양쪽의 출력이 HEMT의 오프를 나타내고 있을 때에는, 캐리어 축적층(10)에 캐리어(전자)가 과잉 축적되어, 목표로 하는 문턱치 전압으로 HEMT를 온으로 할 수 없다.그래서, 캐리어 축적층(10)의 과잉으로 캐리어(전자)를 방출하기 위해서 게이트 전극(12)과 소스 전극(7)의 사이에 도 3(B)의 ｔ13∼t14에 나타내는 음극성의 제3의 펄스 전압(Vp 3)을 인가한다. 제3의 펄스 전압(Vp 3)의 진폭의 절대치는, 제1 및 제2의 펄스 전압(Vp 1, Ｖｐ2)과 같이 초기화 동작 종료 후의 통상의 온일 때의 게이트 제어 신호(Vn)의 진폭값보다도 높다. 도 3의 제3의 펄스 전압(Vp 3)을 인가하는 ｔ13∼t14에 있어서, 드레인 전극(8)과 소스 전극(7) 사이에 전압(Ｖｄ)이 부하(15)를 통하여 인가되어 있다. 그러나, 이 대신에 드레인 전극(8)의 전위를 전압(Ｖｄ) 이하, 예를 들면 소스 전극(7)의 전위와 동일하게 할 수도 있다. 게이트 전 극(12)에 제3의 펄스 전압(Vp 3)을 인가하면, 캐리어 축적층(10)에 축적된 캐리어(전자)의 일부가 터널 효과에 의해 제1의 절연막(9)을 통과하여 반도체영역(5)으로 방출되어, 캐리어 축적층(10)의 캐리어(전자)의 양이 저감한다. 다음으로, t15∼t16, t17∼t18에 있어서 t3∼t4, t5∼t6과 동일한 동작을 반복하고, 목표 문턱치 전압이 얻어졌는지 여부를 판정한다. 만약, t15∼t16에서 HEMT가 오프인 것을 나타내는 출력이 제1의 샘플홀드 회로(36)로부터 얻어지고, t13∼t18에서 HEMT가 온인 것을 나타내는 출력이 제2의 샘플홀드 회로(37)로부터 얻어졌을 때에는, 목표 문턱치 전압이 얻어졌다고 판단하며, 제어 회로(30)에 의한 문턱치 전압의 조정이 종료한다. 또한, 목표 문턱치 전압이 얻어지지 않을 때에는, t13∼t18 또는 t1∼t18 기간과 같은 문턱치 전압의 조정을 실행한다.
만약, 도 3의 ｔ18 시점에서 목표 문턱치 전압을 얻었다고 가정하면, 초기화 동작이 종료하고, 목표로 하는 노말리오프의 ＨＥＭＴ가 얻어진다. 노말리오프의 ＨＥＭＴ를 사용할 때에는, 예를 들면 도 3의 ｔ18 시점 이후에 게이트 전원 스위치(18)를 온으로 한다. 이 노말리오프의 HEMT를 온 동작시킬 때에는, 예를 들면 도 3의 ｔ19 이후에 나타내는 게이트 제어 신호(Vn)를 게이트 전극(12)에 공급한다. 게이트 제어 신호(Vn)의 최대 전압 진폭값은, 초기화 동작 종료 후의 HEMT의 문턱치 전압 이상이며 또한 제1 및 제2의 펄스 전압(Ｖｐ 1, Ｖｐ2)보다도 충분히 낮은 값으로 설정된다. 초기화 동작 종료 후의 HEMT의 문턱치 전압은, 이미 설명한 바와 같이 제1의 문턱치 전압(Vth 1)과 제2의 문턱치 전압(Vth 2) 사이의 값을 가진다. 초기화 동작 종료 후의 ＨＥＭＴ의 게이트 전극(12)에 이것을 온으로 하기 위한 게 이트 제어 신호(Vn)를 인가하면, 캐리어 축적층(10)에 축적된 전자에 기초한 전계가 해소되어, 캐리어 축적층(10)의 전자에 기초히여 차단 상태(비(非)도통상태)로 되어 있었던 2ＤＥＧ층(14)이 비차단 상태(도통상태)로 전환하고, 소스 전극(7), 전자공급층(4), 2ＤＥＧ층(14), 전자공급층(4) 및 드레인 전극(8)의 경로로 전자가 흐른다.
또한, 초기화동작 종료 후의 HEMT를 오프 상태로 할 때에는, 게이트 전극(12)의 전압을 도 3의 ｔ18∼t19에 나타내는 바와 같이 초기화 동작 종료 후의 HEMT의 문턱치 전압보다도 낮은 값 또는 0으로 한다.
한편, HEMT를 스위칭(switching) 소자로서 사용할 때에는, 예를 들면 게이트 전원 스위치(18)를 반도체 스위치로 구성하고, 이것을 온·오프 제어함으로써 HEMT도 온·오프 시킨다.
또한, HEMT의 드레인 전류의 레벨을 바꿀 때에는 게이트 전원(19)의 전압의 진폭을 변경한다.
캐리어 축적층(10)에 축적된 캐리어(전자)는 장시간 유지되므로, 초기화 동작 종료 후에 초기화 회로(20)를 HEMT로부터 제거할 수 있다. 또한, 재차 초기화가 필요할 때에는, 초기화 회로(20)를 ＨＥＭＴ와 일체적으로 형성할 수도 있다.
본 실시예의 ＨＥＭＴ는 다음 효과를 가진다.
(1) 전자공급층(4)을 비교적 두껍게 유지하고 전자공급층(4)을 구성하는 ＡｌＧａＮ의 Ａｌ의 비율을 비교적 크게 유지하여 노말리오프 특성을 얻을 수 있다. 따라서, 노말리오프특성을 가지고 있음에도 불구하고 전자주행층(3)에 형성되는 2 ＤＥＧ층(14)의 전자농도를 높게 유지할 수 있어, 온 저항이 작은 노말리오프형 ＨＥＭＴ를 제공할 수 있다.
(2) 게이트 전극(12)에 높은 전압을 인가함으로써 캐리어 축적층(10)에 캐리어(전자)를 축적할 수 있으므로, 캐리어의 축적을 용이하게 달성할 수 있다.
(3) 제1의 펄스 전압(Vp 1)을 공급한 후에 문턱치 전압을 측정하고, 필요에 따라서 제2의 펄스 전압(Vp 2) 및 제3의 펄스 전압(Vp 3) 중 어느 한쪽 또는 양쪽을 공급하므로, 소망의 문턱치 전압을 가지는 HEMT를 용이하게 형성할 수 있다. 따라서, 동일 반도체기판에 복수의 HEMT를 형성하는 경우, 또는 복수의 개별의 HEMT를 형성하는 경우, 또는 1매의 반도체 웨이퍼에 복수의 HEMT를 형성하고, 그 후에 분리하는 경우에 있어서의 복수의 HEMT의 문턱치 전압의 편차를 작게 할 수 있고, HEMT의 제조상의 수율을 개선할 수 있다.
(실시예 2)
다음으로, 도 4에 나타내는 실시예 2에 따르는 HEMT를 설명한다. 단, 도 4 및 후술하는 도 5∼도 6에 있어서 도 1과 실질적으로 동일한 부분에는 동일한 참조 부호를 붙이고 그 설명을 생략한다.
도 4의 HEMT는, 변형된 게이트 전극(12a)을 가진다. 이 게이트 전극(12a)은, 캐리어 축적층(10) 위에 제2의 절연막(11)을 통하여 배치된 게이트 전극부분(41) 이외에 드레인 전극(8)의 방향으로 연장된 필드 플레이트 부분(42)을 가진다. 필드 플레이트 부분(42)은 필드 플레이트 효과를 얻기 위한 도전체층으로서, 제1 및 제2의 절연막(9, 11)을 통하여 반도체영역(5)의 한쪽 주면(6)에 대향하며, 내압(耐 壓)향상에 기여한다. 또한, 게이트 전극(12a)의 필드 플레이트 부분(42) 아래에 배치되어 있는 제1 및 제2의 절연막(9, 11)을 필드 플레이트용 절연막이라고 부를 수도 있다.
도 4의 HEMT는, 또한 제2의 절연막(11) 위에 ｎ형 유기 반도체막(43)을 가진다. 이 ｎ형 유기 반도체막(43)은, n 라이크형 전자공급층(4)과 같이 2DEG층(14)에 있어서의 전자농도의 증대에 기여하고, 소스 전극(7)과 드레인 전극(8) 사이의 온 저항을 저감할 수 있다. 이 ｎ형 유기반도체막(43)은, 예를 들면 플러렌(Fullerene) 또는 플러렌 유도체 (바람직하게는 C 60 또는 C 70), 또는 Cu 등을 포함하는 금속 프탈로시아닌 등으로, 예를 들면 약 200nm의 두께로 형성된다.
(실시예 3)
도 5의 실시예 3의 HEMT는, 변형된 반도체영역(5a)을 마련한 것 외에는 도 1과 동일하게 형성한 것이다. 변형된 반도체영역(5a)은, 도 1과 동일한 전자주행층 (3)과, 언도프 AlGaN으로 이루어지는 스페이서(spacer)층(51)과, ｎ형 불순물이 첨가된 전자공급층(4′)으로 이루어진다.
도 5의 스페이서(51)는 전자주행층(3)과 전자공급층(4′) 사이에 배치되며, 예를 들면 2∼5nm의 두께를 가지고, 전자공급층(4′)의 불순물이 전자주행층(3)으로 확산하는 것을 막는 효과를 가진다. 또한, 스페이서층(51)을 AlGaN 이외의 AlN 등의 다른 3-5족 화합물 반도체로 형성할 수도 있다.
이 도 5의 HEMT에 의해서도 도 1의 HEMT와 같은 효과를 얻을 수 있다. 또한, 도 5의 전자공급층(4’) 및 스페이서층(51)을 도 4 및 도 7의 실시예 2 및 실시예 5의 HEMT에도 설치할 수 있다.
(실시예 4)
다음에, 도 6을 참조해서 실시예 4의 MESFET형의 전계효과 반도체장치를 설명한다. 단, 도 6에 있어서 도 1과 실질적으로 동일한 부분에는 동일한 부호를 붙이고 그 설명을 생략한다.
도 6의 MESFET형의 전계효과 반도체장치는, 도 1의 반도체영역(5) 대신에, ｎ형 불순물로서 예를 들면 Ｓｉ이 도프된 ｎ형 GaN층(3a)으로 이루어지는 반도체영역(5b)을 설치하고, 이밖에는 도 1과 동일하게 형성한 것이다. 다시 말해, 도 6에 있어서 지지 기판(1), 버퍼 영역(2), 소스 전극(7), 드레인 전극(8), 제1 및 제2의 절연막(9, 11), 캐리어 축적층(10), 게이트 전극(12)은 도 1에서 동일 부호로 나타내는 것과 같이 형성되어 있다. ｎ형 GaN층(3a)은 채널(channel)층 또는 활성층이라고도 부를 수 있는 것이며, 버퍼 영역(2) 위에 배치되어 있다. 소스 전극(7) 및 드레인 전극(8)은 ｎ형 GaN층(3a)에 오믹 접촉하고, 캐리어 축적층(10) 및 게이트 전극(12)은 반도체영역(5b)의 한쪽 주면(6) 위에 도 1과 같이 형성되어 있다.
도 6의 MESFET형의 전계효과 반도체장치에 있어서도, 만약 본 발명에 따르는 캐리어 축적층(10)이 없는 경우에는, 노말리온 동작한다. 이에 대하여, 전자가 축적된 캐리어 축적층(10)을 설치하면, 이것에 기초하여 ｎ형 GaN층(3a)에 공핍층이 형성되고, 소스 전극(7)과 드레인 전극(8) 사이의 전류통로가 차단되어, 노말리오프형의 전계효과 반도체장치로 된다.
종래의 전형적인 MESFET의 게이트 전극은 반도체영역에 쇼트키 접촉하고 있 다. 또한, 종래의 전형적인 절연 게이트형 FET의 게이트 전극은, 반도체영역 위의 게이트 절연막 위에 직접 배치되어 있다. 따라서, 도 6의 전계효과 반도체장치는 게이트 구조에 있어서 종래의 전형적인 MESFET 및 종래의 전형적인 절연 게이트형 FET와 차이가 있다. 그러나, 게이트 구조를 제외하고 도 6의 전계효과 반도체장치는, 종래의 전형적인 MESFET와 같이 구성되어 있으므로, 도 6의 전계효과 반도체장치를 본원에서는 MESFET형의 전계효과 반도체장치 또는 MESFET라고 부르기로 한다.
노말리오프 특성을 얻기 위한 도 6의 캐리어 축적층(10)에 대한 전자의 축적은, 도 1의 실시예 1과 동일한 방법으로 실행된다.
이 도 6의 실시예 4에 따르면, 캐리어 축적층(10)의 작용에 의해 노말리오프특성을 가지는 MESFET형의 전계효과 반도체장치를 제공할 수 있으며, 도 1의 실시예 1과 같은 효과를 얻을 수 있다.
본 발명은, 상술한 실시예에 한정되는 것이 아니며, 예를 들면, 다음 변형이 가능한 것이다.
(1) 도 1, 도 4∼도 6의 실시예에 있어서 소스 전극(7) 및 드레인 전극(8)의 오믹 접촉을 돕기 위한 반도체층(콘택트층)을 반도체영역(5, 5a, 5b)에 설치할 수 있다.
(2) 반도체영역(5, 5a, 5b)의 각 층(3, 3a, 4)을, ＧａＮ, AｌＧａＮ 이외의 IｎＧａＮ, ＡｌｌｎＧａＮ, ＡｌＮ, ＩｎＡｌＮ, ＡｌＰ, ＧａＰ, ＡｌｌｎＰ, ＧａｌｎＰ, ＡｌＧａＰ, ＡｌＧａＡｓ, ＧａＡｓ, ＡｌＡｓ, ＩｎＡｓ, ＩｎＰ, ＩｎＮ, ＧａＡｓＰ 등의 다른 3-5족 화합물 반도체, 또는 ＺｎＯ등의 2-6족 화합물 반도체나, 또 다른 화합물반도체로 형성할 수 있다.
(3) 지지 기판(1)을 실리콘 이외의 ＳｉＣ, 사파이어, 세라믹스 등의 반도체 또는 절연체로 형성할 수 있다.
(4) 인버터 회로 또는 컨버터 회로 등을 ＨＥＭＴ등의 전계효과 반도체 장치로 형성하기 위해서, 본 발명에 따르는 전계효과 반도체장치(예를 들면 ＨＥＭＴ 또는 ＭＥＳＦＥＴ)를 동일 지지 기판 위에 복수개 설치할 수 있다.
(5) 소스 전극(7) 및 드레인 전극(8)을 전자공급층(4)에 접속하는 대신에 전자주행층(3)에 직접 접속할 수 있다. 또한, 소스 전극(7) 및 드레인 전극(8) 아래의 전자공급층(4)을 제거하고, 소스 전극(7) 및 드레인 전극(8)과 전자주행층(3)과의 사이에 오믹콘택트층(예를 들면, ｎ형 반도체층)을 설치하고, 이 오믹콘택트층에 소스 전극(7) 및 드레인 전극(8)을 접속할 수 있다.
(6) 도 1, 도 4 및 도 5의 ＨＥＭＴ의 전자공급층(4)을 ｐ형 반도체의 정공공급층으로 치환할 수 있다. 또한, 도 6의 ＭＥＳＦＥＴ의 반도체영역(5b)을 ｐ형 반도체로 치환할 수 있다. 이들 경우에는, 2ＤＥＧ층(14)에 대응하는 영역에 2차원 캐리어 가스층으로서 2차원 정공 가스층이 생긴다. 이와 같이 2차원 캐리어를 정공으로 하는 경우에는, 캐리어 축적층(10)에 정공을 축적시킨다.
(7) 캐리어 축적층(10)에 원하는 양의 캐리어(예를 들면 전자)가 축적되었는지 여부를 판정하기 위해서, 소스 전극(7)을 흐르는 전류를 검출하기 위한 제1의 전류검출기와 드레인 전극(8)을 흐르는 전류를 검출하기 위한 제2의 전류검출기를 설치하고, 초기화 동작중 즉 캐리어 축적 동작중에서 있어서 제1의 전류검출기로 검출된 전류량과 제2의 전류검출기로 검출된 전류량의 차이를 구하고, 이 차이에 의해 캐리어 축적층(10)에 원하는 양의 캐리어(예를 들면 전자)가 축적되었는지 여부를 판정할 수 있다. 즉, 소스 전극(7)으로부터 흘러나온 전자 중에서 드레인 전극(8)에 도달하지 않은 것이 캐리어 축적층(10)에 축적된다. 따라서, 소스 전극(7)으로부터 흘러나온 전자량으로부터 드레인 전극(8)에 도달한 전자량을 빼면, 캐리어 축적층(10)에 있어서의 캐리어(예를 들면 전자)량이 얻어진다. 그래서, 초기화 동작중, 즉 캐리어 축적 동작중에 캐리어 축적층(10)에 있어서의 캐리어(예를 들면 전자)량을 감시하고, 캐리어(예를 들면 전자)량이 소망 량이 되었을 때에, 초기화 동작을 종료시킬 수 있다.
(8) 게이트 전극(12)에 펄스 전압(Vp1,Vp2)을 인가하여 캐리어 축적층(10)에 캐리어(예를 들면 전자)을 축적시키는 대신에, 게이트 전극(12)에 펄스 전압(Vp1, Vp2) 등의 평균치에 상당하는 전압, 즉 직류 전압을 연속적으로 인가하여 캐리어 축적층(10)에 캐리어(예를 들면 전자)를 축적시킬 수도 있다. 이 경우, 직류 전압값을 초기화 동작 종료 후의 통상의 온일 때의 게이트 제어 신호(Vn)보다도 높게 한다.
(9) 게이트 전극(12)에 펄스 전압(Vp1, Vp2)을 인가하여 캐리어 축적층(10)에 캐리어(예를 들면 전자)를 축적시키는 대신에, 주지의 이온 주입법에 의해 전자선(電子線) 또는 프로톤을 캐리어 축적층(10)에 투사하고, 캐리어 축적층(10)에 전자 또는 정공을 축적시킬 수 있다.
본 발명은 다음 효과를 가진다.
(1) 본 발명을 따르는 캐리어 축적층은, 전계효과 작용에 의해 반도체영역의 전류통로 (예를 들면, ＨＥＭＴ형 전계효과 반도체장치의 2ＤＥＧ층 또는 2차원 홀 가스층, 또는 ＭＥＳＦＥＴ형 전계효과 반도체장치의 전류통로)을 차단하도록 기능한다. 다시 말해, 캐리어 축적층은, 게이트 전극에 소정의 바이어스 전압을 인가했을 때와 같이 기능하며, 전류통로를 차단한다. 이 결과, 게이트 전극에 바이어스 전압을 인가하지 않는 상태에서 드레인 전극과 소스 전극과의 사이를 오프 상태로 하는 것, 즉 노말리오프가 가능하게 된다. 노말리오프특성을 가지는 전계효과 반도체장치는, 전기 회로에 있어서 유용하다.
(2) 반도체영역(예를 들면 전자공급층)을 얇게 하는 등의 특별한 가공을 가하지 않고 노말리오프특성을 얻을 수 있으므로, 노말리오프로 하는 것에 근거한 전기적 특성의 저하를 억제할 수 있다. 예를 들면, 전류통로가 ＨＥＭＴ형 전계효과반도체장치에 있어서의 2ＤＥＧ층의 경우에는, 전자공급층(제2의 반도체층)이 비교적 두꺼워도 노말리오프특성이 얻어진다. 전자공급층(제2의 반도체층)이 비교적 두꺼운 경우에는, 2ＤＥＧ층의 전자농도가 높아져, ＨＥＭＴ형 전계효과 반도체장치의 온 저항이 낮아진다. 또한, ＭＥＳＦEＴ형 전계효과 반도체장치의 경우에는, 전류통로가 되는 반도체층이 비교적 두꺼워도 노말리오프특성이 얻어진다. 전류통로로서의 반도체층이 두꺼우면, ＭＥＳＦEＴ형 전계효과 반도체장치의 온 저항이 작아진다.

Claims (10)

  1. 서로 대향하는 한쪽 및 다른 쪽의 주면을 가지는 반도체영역과,
    상기 반도체영역의 상기 한쪽의 주면 위에 형성된 소스 전극 및 드레인 전극과,
    상기 반도체영역의 상기 한쪽의 주면에 있어서의 상기 소스 전극과 상기 드레인 전극의 사이에 배치된 제1의 절연막과,
    상기 제1의 절연막 위에 배치되고 또한 상기 소스 전극과 상기 드레인 전극의 사이를 노말리오프로 하기 위한 캐리어를 가지고 있는 캐리어 축적층과,
    상기 캐리어 축적층 위에 배치된 제2의 절연막과,
    상기 소스 전극과 상기 드레인 전극 사이를 흐르는 전류를 제어하기 위해서 상기 제2의 절연막 위에 배치된 게이트 전극을 구비하고 있는 것을 특징으로 하는 전계효과 반도체장치.
  2. 제1항에 있어서, 상기 반도체영역은, 제1의 반도체층과, 2차원 캐리어 가스층을 생성하기 위해서 상기 제1의 반도체층과 다른 밴드갭(bandgap)을 가지는 반도체재료로 이루어지고 또한 상기 제1의 반도체층에 인접 배치되어 있는 제2의 반도체층을 구비하고 있는 것을 특징으로 하는 전계효과 반도체장치.
  3. 제1항에 있어서, 상기 반도체영역은 제1 도전형을 가지는 반도체층으로 이루 어지고, 상기 소스 전극 및 드레인 전극은 상기 반도체층 위에 형성되어 있는 것을 특징으로 하는 전계효과 반도체장치.
  4. 제1항 내지 제3항 중 어느 한 항에 있어서, 상기 반도체영역은 화합물 반도체로 이루어지는 것을 특징으로 하는 전계효과 반도체장치.
  5. 제1항에 있어서, 상기 제1의 절연막은, 상기 반도체영역에 핫 캐리어를 발생시키는 것이 가능한 전위를 상기 게이트 전극에 부여하였을 때에 상기 반도체영역에서 튀어나온 핫 캐리어가 터널 효과에 근거해서 통과하는 것이 가능한 1nm ~ 100nm의 두께를 가지고 있는 것을 특징으로 하는 전계효과 반도체장치.
  6. 제1항에 있어서, 상기 반도체영역의 한쪽의 주면에 있어서의 상기 캐리어 축적층과 상기 드레인 전극 사이의 부분에 배치된 필드 플레이트용 절연막과, 상기 필드 플레이트용 절연막 위에 배치되고 또한 상기 게이트 전극에 접속된 필드 플레이트용 도전체층을 더 가지는 것을 특징으로 하는 전계효과 반도체장치.
  7. 서로 대향하는 한쪽 및 다른 쪽의 주면을 가지는 반도체영역과, 상기 반도체영역의 상기 한쪽의 주면 위에 형성된 소스 전극 및 드레인 전극과, 상기 반도체영역의 상기 한쪽의 주면에 있어서의 상기 소스 전극과 상기 드레인 전극의 사이에 배치된 제1의 절연막과, 상기 제1의 절연막 위에 배치되고 또한 상기 소스 전극과 상기 드레인 전극 사이를 노말리오프로 하기 위한 캐리어를 축적할 수 있는 도체로 형성되어 있는 캐리어 축적층과, 상기 캐리어 축적층 위에 배치된 제2의 절연막과, 상기 소스 전극과 상기 드레인 전극 사이를 흐르는 전류를 제어하기 위해서 상기 제2의 절연막 위에 배치된 게이트 전극을 구비하고 있는 전계효과 반도체장치를 형성하는 공정과,
    상기 드레인 전극과 상기 소스 전극 사이에 소정의 진폭값을 가지는 전압을 인가하는 동시에, 통상의 온 동작시에 상기 소스 전극과 상기 게이트 전극 사이에 인가되는 게이트·소스간 전압보다도 높은 진폭값을 가지는 게이트·소스간 전압을 인가하여 상기 캐리어 축적층에 캐리어를 축적시키는 공정을 가지는 전계효과 반도체장치의 제조 방법.
  8. 제7항에 있어서, 상기 전계효과 반도체장치의 문턱치 전압을 측정하는 공정과,
    측정된 문턱치 전압이 기준값인지 여부를 판정하는 공정과,
    만약, 문턱치 전압이 상기 기준값보다도 낮은 것을 나타내는 판정 결과가 얻어진 때에는, 통상의 온 동작시에 상기 소스 전극과 상기 게이트 전극의 사이에 인가되는 게이트·소스간 전압보다도 높은 진폭값을 가지는 게이트·소스간 전압을 상기 소스 전극과 상기 게이트 전극 사이에 인가하여 상기 캐리어 축적층에 있어서의 캐리어의 축적량을 증대시키고, 만약, 문턱치 전압이 상기 기준값보다도 높은 것을 나타내는 판정 결과가 얻어진 때에는, 통상의 온 동작시에 상기 소스 전극과 상기 게이트 전극의 사이에 인가되는 게이트·소스간 전압과 반대의 극성을 가지는 게이트·소스간 전압을 상기 소스 전극과 상기 게이트 전극의 사이에 인가하여 상기 캐리어 축적층에 있어서의 캐리어의 축적량을 감소시키는 공정을 더 가지고 있는 것을 특징으로 하는 전계효과 반도체장치의 제조 방법.
  9. 제7항에 있어서, 상기 캐리어 축적 공정에 있어서 상기 캐리어 축적층에 캐리어를 축적시킬 때에, 상기 소스 전극과 상기 게이트 전극의 사이에 펄스 전압을 인가하는 것을 특징으로 하는 전계효과 반도체장치의 제조 방법.
  10. 제9항에 있어서, 상기 캐리어 축적 공정에 있어서 상기 캐리어 축적층에 캐리어를 축적시킬 때에, 상기 캐리어 축적층에 있어서의 캐리어의 축적량을 조정하기 위해서, 상기 펄스 전압의 진폭값을 조정하는 것을 특징으로 하는 전계효과 반도체장치의 제조 방법.
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