KR100821462B1

KR100821462B1 - Σδ 변조기 동기화 방법 및 장치

Info

Publication number: KR100821462B1
Application number: KR1020027004579A
Authority: KR
Inventors: 리프만더크
Original assignee: 엔엑스피 비 브이
Priority date: 2000-08-11
Filing date: 2001-07-30
Publication date: 2008-04-10
Also published as: DE60117395D1; DE60117395T2; KR20020048957A; US20020036578A1; EP1407553B1; ES2258103T3; WO2002015407A2; WO2002015407A3; CN100337405C; CN1524346A; US6606043B2; JP2004507144A; ATE318465T1; EP1407553A2

Abstract

본 발명은 프리 필터를 갖는 ΣΔ 변조기를 입력 단일 비트 비트스트림에 비트 동기화하는 방법 및 장치에 관한 것이다. ΣΔ 변조기의 적분기단의 하나 이상은 입력 비트스트림으로부터 계산된 신호와 사전필터링된 입력 신호 및 ΣΔ 변조기의 출력 비트스트림 중 적어도 하나로부터 계산된 신호에 의해 정정된다.

Description

ΣΔ 변조기 동기화 방법 및 장치{METHOD AND ARRANGEMENT FOR SYNCHRONIZING A ΣΔ- MODULATOR}

본 발명은 피드백 장치(feedback arrangement) 내에 저역 통과 필터(a low pass filter) 및 양자화기(a quantizer)를 포함하는 ΣΔ 변조기를 입력 단일 비트스트림(an incoming single-bitstream)에 대해 동기화하는 방법에 관한 것으로서, 그러한 방법은 전술한 입력 비트스트림으로부터 정정 신호(a correction signal)를 생성하고 전술한 정정 신호를 저역 통과 필터의 적분기단(integrator states) 중 적어도 하나에 부가하는 단계를 포함한다. 그러한 방법은 1997년 3월 22일부터 25일까지 독일 무니크(Munich)에서 개최된 102회 AES 회의(the 102nd AES Convention)에 제공된 엠 노구치(M. Noguchi) 등의 "Digital Signal Processing in Direct Stream Digital Editing System"이라는 제목의 간행물로부터 알려져 있다.

현재의 A/D 및 D/A 변환에서, ΣΔ 변조기는 통상의 PCM 변환기의 선형도에 비해, 그 출력 신호의 선형도가 높기 때문에 자주 사용된다. ΣΔ 변조기 사용에 대한 기본적 아이디어는 양자화기 단계(step)가 다소 정밀하게(rather coarse) 될 수 있고, 이러한 방법으로 인한 정확도의 손실이 오버샘플링(oversampling)에 의해 정정된다는 것이다. 오버샘플링 자체는 오디오 애플리케이션에 대해 강제적으로 품질을 유지하기에는 충분하지 않으며, 잡음 정형(noise shaping)이 활용된다. 잡음 정형의 기본 원리는 양자화 단계에서 만들어진 에러를 최소화하기 위해, 양자화기를 갖는 피드백 루프 내에 저역 통과 필터를 사용하는 것이다. 오디오 애플리케이션에 대해, 64의 오버샘플링 비율(oversampling ratio)은 높은 잡음 억제(high noise suppression)에 충분한데, 즉 ΣΔ 변조기의 클럭 주파수는 64*44.1kHz이다. 부가적으로, 높은 클럭 주파수(high clock frequency)는 넓은 신호 대역폭을 제공하고 경사가 급한 앨리어싱 방지 필터(steep anti-aliasing filters)에 대한 필요성을 제거한다.

이러한 이유로, 진폭 양자화를 위해 많은(가령, 16 또는 20) 비트를 사용하고 입력 신호의 나이퀴스트 주파수(Nyquist frequency)보다 약간 더 높은 샘플 주파수에서 구동하는 멀티 비트 포맷(multi-bit format)과 비교하면, 이러한 단일 비트 포맷(single-bit format)이 오디오 CD(Super Audio CD : SACD)의 신규 생성을 위해 오디오 캐리어 포맷(audio carrier format)으로서 채택된다. 단일 비트 포맷의 경우, 입력 신호는 비트 패턴의 단일 시퀀스(a unique sequence of bit-pattern)(PCM)를 생성한다. 반대로, ΣΔ 변조기의 경우, 비트 패턴의 평균만이 유일하고, 비트의 시퀀스 자체는 무관하다. 이는 2개의 동일한 ΣΔ 변조기에 동일한 신호가 공급되지만 초기 적분기단들이 상이할 때, 이들이 단지 다르다는 사실이 동일한 비트 패턴으로 절대 수렴하지 않는 두 개의 상이한 비트스트림을 초래한다는 것을 내포한다.

그 결과로서, 단일 비트 비트스트림(종종 DSD(Direct Stream Digital) 신호라 지칭됨)을 사용하는 많은 신호 처리 루트(믹싱, 교정 등)는 신호가 비트 동기화되지 않았기 때문에, 즉 비트스트림의 비트가 서로 동시에 같지 않기 때문에 PCM의 경우와 같이 작용하지 않는다. 동기화의 어려움과 같은 문제로부터 발생하는 또 다른 문제는 어떻게 해서든 비트스트림을 예측할 필요가 있는 압축에도 발생한다. 비트 동기화 없이도, 정확히 동일한 입력을 갖는 ΣΔ 변조기는 정확히 상이한 출력을 생성할 수 있다.

이러한 동기화 문제는 단일 비트 신호를 낮은 레이트의 멀티비트(a low rate multi-bit)(PCM) 신호로 변환하고, 후속하여 필요한 신호 처리를 실행하며, 멀티 비트 신호를 원하는 신호 비트 포맷으로 변환함으로써 피할 수 있다. 그러나, 이는 가파른 반앨리어싱 프리 필터(steep anti-aliasing pre-filters)로 인해 심각한 신호 열화(signal degradation)를 초래할 수 있다. 신호가 높은 레이트 PCM 신호(a high rate PCM-signal)로 변환된 경우, 재변환 ΣΔ 변조기의 안정성은 낮은 컷오프 주파수(a low cutoff frequency)를 갖는 프리 필터를 필요로 하는데, 이 역시 상당한 신호 품질의 손실을 초래한다.

위에서 참조된 논문은 단일 비트의 비트스트림을 위한 교정 시스템을 개시하고 있는데, 제 1 비트스트림은 출력을 하기 위해 선택되고 그 후에 제 2 비트스트림이 선택된다. 그 사이에, ΣΔ 변조기의 출력이 선택되는데, 이는 페이딩 아웃된 제 1 신호(faded-out first signal) 및 페이딩 인된 제 2 신호(faded-in second signal)를 수신한다. ΣΔ 변조기를 제 2 비트스트림에 비트 동기화시키기 위해, 제 2 비트스트림과 두 개의 페이딩된 신호의 합 사이의 오프셋(offset)은 누산기(accumulator) 내에 저장되고, 페이딩이 완료될 때, 저장된 오프셋은 오프셋 제거 시간(an offset elimination time) 동안 조금씩 ΣΔ 변조기의 입력에 부가된다. 축적된 오프셋을 ΣΔ 변조기의 입력에 부가하는 것은 오프셋을 ΣΔ 변조기의 저역 통과 필터의 제 1 적분기단(integrator state)에 부가하는 것과 등가라는 것에 유의할 수 있다. 오프셋 제거 시간 후, 출력은 ΣΔ 변조기로부터 제 2 비트스트림으로 스위칭된다. 이러한 동기화 절차(procedure)의 목적은 ΣΔ 변조기에 의해 전달된 재양자화 비트스트림(requantize bitstream)으로부터 제 2 비트스트림으로 스위칭 오버 시에 발생하는 클릭(clicks)을 피하는 것이다.

발명의 개요

그러나, 이러한 종래의 시스템에서, ΣΔ 변조기의 입력에서의 오디오 내용이 작을 때, ΣΔ 변조기의 입력 및 출력 비트스트림은 쉽게 반대 위상(anti-phase)으로 존재할 수 있어서, 원하는 비트 동기화가 달성되지 않는다. 또한, 종래 기술의 시스템은 최초 비트스트림과 입력 신호의 관계가 상실되었을 때(예를 들어, 실제의 신호 처리 후)에는 사용될 수 없다. 본 발명은 입력 단일 비트 비트스트림에 대한 ΣΔ 변조기의 비트 동기화를 개선하고자 하는 것이며, 따라서 본 발명에 따른 방법은 ΣΔ 변조기에 인가하기 이전에 입력 비트스트림을 사전필터링하고 ΣΔ 변조기의 사전필터링된 입력 신호와 출력 비트스트림 중 적어도 하나로부터 정정 신호를 추가로 생성하는 것을 특징으로 한다. 그러므로, 입력 비트스트림과 ΣΔ 변조기의 입력 및 출력 신호 중 적어도 하나로부터의 정정 신호를 계산함으로써, 보다 더 신뢰할 수 있는 ΣΔ 변조기의 비트 동기화를 얻을 수 있다.

본 발명에 따른 제 1 실시예는 정정 신호가 임의의 수의 비트에 걸쳐 ΣΔ 변조기의 사전필터링된 입력 신호 및 출력 비트스트림 중의 하나와 전술한 입력 비트스트림 사이의 차를 이중 적분하고 또한 전술한 이중 적분의 결과를 전술한 임의의 수의 비트로 나누어 획득되는 것을 특징으로 한다. 이러한 방법은 하드웨어 또는 소프트웨어 둘 중 하나에서 구현하기 쉽다. 그러나, 이 방법의 단점은 동기화가 정확하지 못하고, 동기화된 상태로 수렴하기 위해 더 큰 수의 단일 비트(가령, 2000)가 ΣΔ 변조기에 필요하다는 것이다. 이러한 단점은 ΣΔ 변조기를 동기화하는 데에 충분한 데이터를 이용할 수 있는 애플리케이션 내에서는 발생하지 않는다. 그러한 애플리케이션의 중요한 예는 신호 교정 시스템이다. 그러한 시스템에서는 편집기의 출력이 임의의 양에 의해 지연될 수 있기 때문에, "미래의" 데이터도 사용될 수 있다.

이와 비교해 보면, 비트스트림 신호를 압축하는 시스템에서와 같이, ΣΔ 변조기의 비트 동기화를 달성하는 데에 훨씬 적은 데이터를 이용할 수 있는 애플리케이션에서는, 전술한 소위 "리스트 스퀘어(least squares)" 방법은 적절하지 않고, 이들 애플리케이션에 대해 본 발명의 방법의 제 2 실시예가 바람직하게 사용된다. 또한, 이러한 방법은 ΣΔ 변조기의 저역 통과 필터의 구조에 적합한 알고리즘을 사용하여 입력 신호 및 사전필터링된 입력 신호로부터 정정 신호가 획득되는 것을 특징으로 한다.

본 발명의 방법은 비트스트림 신호가 저장 매체 상에 저장되어야 하는 경우에 저장의 양을 줄이거나 신호가 전송된 경우에 대역폭 또는 전송 시간을 줄이기 위한 비트스트림 신호의 압축 및 확장(compression and expansion)을 위해 편리하게 사용된다. 또한, 이 경우, 본 발명의 방법은 단일 비트 비트스트림 신호의 압축 및 확장을 위한 시스템에서, 정정 신호가 압축 쪽으로부터 확장 쪽으로 전송되는 것을 특징으로 한다.

또한, 본 발명은 ΣΔ 변조기, 입력 비트스트림을 사전필터링하고 사전필터링된 입력 신호를 ΣΔ 변조기에 인가하는 프리 필터 및 ΣΔ 변조기의 적분기단의 적어도 하나에 정정 신호를 인가함으로써 ΣΔ 변조기를 입력 비트스트림에 동기화시키는 동기화 유닛 - 전술한 동기화 유닛은 입력 비트스트림으로부터의 정정 신호와, ΣΔ 변조기의 사전필터링된 입력 신호 및 출력 비트스트림 중 적어도 하나를 계산함 - 을 특징으로 하는 ΣΔ 변조기를 동기화시키는 장치에 관한 것이다.

본 발명은 이하 첨부된 도면을 참조하여 더 상세히 설명될 것이다.

도 1은 본 발명의 방법을 사용하는 교정 시스템의 개략도,

도 2는 도 1의 교정 시스템에 사용하기 위한 동기화 유닛의 개략도,

도 3은 본 발명에 따른 방법과 연관되어 사용하는 ΣΔ 변조기의 예,

도 4는 도 3의 ΣΔ 변조기와 함께 동작하는 동기화 유닛에 사용하는 알고리즘의 흐름도,

도 5는 본 발명에 따른 방법을 사용하는 압축 및 확장 시스템의 개략도.

도 1의 교정 시스템(editing system)은 제 1 단일 비트 비트스트림 x₁(i)를 위한 제 1 입력(E₁), 제 2 단일 비트스트림 x₂(i)를 위한 제 2 입력(E₂) 및 출력(O)을 포함한다. 제 1 입력(E₁)은 제 1 지연부(D₁)을 통해 스위치(S)의 제 1 지점(1)에 접속되고, 제 1 곱셈기(M₁) 및 제 1 저역 통과 필터(F₁)를 통해 ΣΔ 변조기(SD)의 입력에 접속된다. 마찬가지로, 입력(E₂)는 제 2 지연부(D₂)를 통해 스위치(S)의 제 2 지점(2)에 접속되고 제 2 곱셉기(M₂)및 제 2 저역 통과 필터(F₂)를 통해 ΣΔ 변조기(SD)의 입력에 접속된다. 곱셈기의 출력 신호가 더 이상 단일 비트 신호가 아니라 멀티 비트 신호로 관찰될 수도 있다. ΣΔ 변조기는 스위치(S)의 제 3 지점(3)에 인가되는 단일 비트 비트스트림 y(i)를 전송한다. 스위치(S)의 출력은 교정 시스템의 출력(O)을 구성한다.

ΣΔ 변조기를 제 1 입력 비트스트림으로 비트 동기화 하기 위해, 교정 시스템은 지연된 제 1 비트스트림 x₁(i) 및 ΣΔ 변조기의 출력 비트스트림 y(i)를 수신하는 동기화 유닛(SU₁)을 포함한다. 이러한 동기화 유닛은 ΣΔ 변조기의 제 1 적분기단에 정정 신호 ε₁을 제공한다. 또한 동기화 유닛(SU₁)은 스위칭 신호를 스위치(S)에 제공한다. 유사하게, ΣΔ 변조기를 제 2 비트스트림으로 비트 동기화 하기 위해, 교정 시스템은 지연된 제 2 비트스트림 x₂(i) 및 ΣΔ 변조기의 출력 비트스트림 y(i)을 수신하는 제 2 동기화 유닛(SU₂)을 포함한다. 이러한 제 2 동기화 유닛(SU₂)은 정정 신호(ε₂)를 ΣΔ 변조기의 제 1 적분기단에 제공하고 스위칭 신호를 스위치(S)에 제공한다.

동작 중, 스위치(S)는 지점(1)에 존재할 수 있고 제 1 입력(E₁)으로부터의 제 1 입력 비트스트림 x₁(i)는 지연부(D₁)에 의해 지연되긴 하지만 출력(O)으로 직접 전송된다. 제 2 비트스트림으로의 크로스 페이드(cross fade)가 만들어져야할 때마다, 곱셈기(M₁)는 1로 설정되고 곱셈기(M₂)는 제로(zero)로 설정된다. 2개의 곱셈기로부터 발생하는 멀티 비트 신호는 각각 저역 통과 프리(pre-filter)필터(F₁, F₂)를 통해 전송되고, 후속하여 함께 더해지며, 그런 다음 ΣΔ 변조기의 입력에 제공된다. 프리 필터(F₁, F₂)의 용도는 비트스트림 x₁(i) 및 x₂(i)의 고주파수 성분이 ΣΔ 변조기의 입력에 도달하는 것을 막는 것이다. 그렇지 않다면, ΣΔ 변조기는 저주파수 입력을 필요로 하기 때문에 비트스트림의 강한 고주파수 성분은 나중에 ΣΔ 변조기를 과부하시켜 불안정하게 할 수 있을 것이다. 후속하여, 재양자화된 비트스트림은 도 2를 참조하여 이후 기술될 방식으로 동기화 유닛(SU₁)에 의해 초기의 제 1 비트스트림에 동기화된다. 동기화 처리가 준비된 경우, 유닛(SU₁)은 출력 스트림이 제 1 입력 스트림의 동기화된 재양자화 버전(requntized version)이 되도록 스위치 S를 지점(3)으로 변경시킨다. 이 순간부터 곱셈기(M₁, M₂)의 이득 계수(gain factors)는 크로스 페이드의 지시(prescription)에 따라 변경된다. 페이드의 끝단에서, 곱셈기(M₁)의 이득 계수는 제로가 될 것이고, 곱셈기(M₂)의 이득 계수는 1이 될 것이며, 출력 스트림은 제 2 입력 비트스트림의 재양자화된 버전이다. 이제, 재양자화기는 제 2 입력 비트스트림에 대해 동기화되어야 한다. 이는 제 2 동기화 유닛(SU₂)에 의해 수행된다. 그러나, 이 경우, 출력이 재양자화기에 접속되기 때문에, 동기화는 소리가 나는 클릭을 피하기 위해 매우 조용한 방식으로 행해져야 한다. 이 경우, ΣΔ 변조기의 적분기단이 가령, 20,000 내지 30,000 사이클 동안 변경되지만, 제 1 비트스트림에 대한 ΣΔ 변조기의 동기화는 불시에 수행될 수 있다. 마지막으로, 동기화가 달성되었을 때, 동기화 유닛(SU₂)이 스위치(S)를 지점(2)으로 스위칭하고 출력 스트림은 지연된 초기 제 2 비트스트림 x₂(i)가 된다.

교정 처리는 스위치(S)를 지점(3)에 남겨두고 제 2 동기화 유닛(SU₂)을 제거함으로써 "완전 재양자화(full requantization)" 모드로 보다 단순하게 수행될 수 있다. 이러한 방법은 알고리즘적으로(algorithmically) 더욱 수월하지만, 제 2 동기화를 생략하고 클릭의 소정의 가능성을 제거하기 때문에, 심각한 기술적 결함을 갖는다. 가장 중요한 것 : 각각의 또 다른 교정이 이미 재양자화된 신호를 재양자화하기 때문에, 신호가 여러 번 재양자화된다는 것을 의미할 것이다. 그러한 다수의 재양자화는 신호의 품질을 상당히 열화시킬 것이다.

도 2에 도시된 동기화 유닛은 정정 신호 ε를 유도하는 다음의 알고리즘에 근거하는데, 여기서 x(i)는 ΣΔ 변조기가 동기화되는 입력 비트스트림이고 y(i)는 ΣΔ 변조기에 의해 전송되는 출력 비트스트림이다.

ΣΔ 변조기의 입력 신호 u(i)와 ΣΔ 변조기의 출력 비트스트림 y(i)의 오디오 대역은 실질적으로 동일하고 [수학식 1]의 알고리즘은 저역 통과 특성을 갖기 때문에, 신호 u(i)는 비트스트림 y(i) 대신에 동기화 유닛 SU₁에 인가될 수 있다. N은 임의의 적절히 사전결정된 수(예를 들어, 5,000)이거나, 또는 이와 달리 N은 충분한 수렴이 획득된 경우, 즉 정정 신호 ε의 값이 실질적으로 상수일 경우, 동기화 유닛 자체에 의해 결정된다.

도 2는 [수학식 1]의 알고리즘을 수행하는 장치이다. 이러한 장치는 입력 비트스트림 x(i)의 이중 적분을 위한 적분기 I₁ 및 I₂의 제 1 캐스케이드(cascade) 및 출력 비트스트림 y(i)의 이중 적분을 위한 적분기 I₃ 및 I₄의 제 2 캐스케이드를 포함한다. 각각의 적분기는 출력 신호가 적분기의 입력에 부가되는 하나의 샘플 주기(sample period)의 지연을 포함한다. 두 개의 캐스케이드의 출력은 감산기 M에서 서로 감산되고, 감산기의 출력은 DI 내에서 수 N으로 나누어진다. 이와 달리 입력 및 출력 비트스트림이 먼저 서로 차감되고 그런 다음 적분기의 하나의 캐스케이드로 두 번 적분된다는 것이 분명하겠지만, 이 경우에, 적분기는 멀티 비트 신호를 조작할 수 있어야 한다.

카운터 CO는 동기화 유닛이 동작하는 샘플링 주기를 카운팅하고 수 N을 드라이버 DI로 전송한다. 비트스트림의 비트와 동기적으로 구동하는 클럭 펄스 CL은 적분기 및 카운터에 인가된다. 리셋 펄스(reset pulse) RS는 새로운 ε 결정 사이클(ε determining cycle)의 개시에서 카운터 및 적분기를 리셋한다. 스위치 S₂는 카운터 N이 사전결정된 값에 도달할 경우 또는 정정 신호 ε가 충분히 일정하게 될 경우, 정정 신호 ε를 동기화 유닛의 출력에 접속시킨다.

"리스트 스퀘어(least squares)" 알고리즘이라 지칭되는 [수학식 1]의 알고리즘은 동기화가 덜 정확하고 동기화가 달성되기 전에 많은 비트 주기(가령, 20000)를 필요로 하는 결점을 갖는다. 보다 정확하고 빠른 동기화는 "보상(retrieval)" 알고리즘으로 획득될 수 있는데, 이는 도 3에 도시된 ΣΔ 변조기의 내부 회로도와 관련한 도 4의 흐름도를 참조하여 설명될 것이다. 도 3에 도시된 ΣΔ 변조기는 본 기술 분야에 알려져 있고 본래 본 발명을 구성하지는 않지만, 본 발명이 사용될 수 있는 ΣΔ 변조기의 바람직한 실시예를 나타낸다.

도 3의 장치는 디지털 저역 통과 필터 F 및 양자화기 Q를 포함한다. 입력 신호 u(n)는 저역 통과 필터 F의 입력에 공급된다. 저역 통과 필터의 출력 v(n)은 양자화기 Q에 공급되고, ΣΔ 변조기의 출력을 구성하는 양자화기의 출력 y(n)은 저역 통과 필터의 입력에 다시 공급된다.

저역 통과 필터 F는 5개의 적분기의 캐스케이드를 포함하는데, 적분기 각각은 적분기의 출력 신호가 적분기의 입력 신호에 부가되게 하고 적분기의 출력 신호는 S₁(n), S₂(n), S₃(n), S₄(n) 및 S₅(n)로 각각 나타난다. 제 1 피드백 곱셈기는 피드백 계수 f₁으로 곱해지는 제 3 적분기의 출력 S₃(n)을 제 2 적분기의 입력으로 공급하고, 제 2 피드백 적분기는 피드백 계수 f₂로 곱해지는 제 5 적분기의 출력 S₅(n)을 제 4 적분기의 입력에 공급한다. 5개의 적분기 S₁(n)...S₅(n)의 출력은 각각 계수 c₁...c₅를 갖는 곱셈기를 통해 함께 부가되어 저역 통과 필터의 출력 v(n)을 구성한다.

저역 통과 필터의 각 부분에서 처리된 신호는 모두 멀티 비트 신호이다. 그러나, 양자화기 Q는 입력 신호 v(n)의 부호 비트만 출력하여, 출력 신호 y(n)이 단일 비트가 되도록 한다.

계수 c₁ ... c₅를 갖는 곱셈기에 의한 신호 v(n)의 생성은 다음의 식

과 같이 기술될 수 있고, 양자화기 Q의 동작은 식 y(n)=sign(v(n))으로 기술될 수 있다.

또한, 5개의 적분기의 동작은 다음과 같은 5개의 식의 세트에 의해 나타난다.

보다 계산을 용이하게 하기 위해, 각 차수가 5차인 다음의 벡터 s(n)=(s₁(n), s₂(n), s₃(n), s₄(n), s₅(n)), 곱셈기 c₁...c₅의 값을 나타내는 c(n)=(c₁, c₂, c₃, c₄, c₅) 및 입력과 피드백이 할당되는 방법을 나타내는 d=(1, 0, 0, 0, 0)을 도입한다.
또한, 변형 매트릭스(transformation matrix) A가 도입되는데, 이는 적분기와 피드백 곱셈기 f₁ 및 f₂의 구조를 기술한다. 도 3의 실시예에서 매트릭스 A는 다음과 같은 요소를 갖는다.

삭제

여기서, [수학식 2] 및 [수학식 3]는 각각

이 된다.

s(n)을 초기 적분기단 s(0)의 함수로서 계산하기 위한[수학식 6]의 반복적 애플리케이션은 다음과 같이

을 제공한다.

그리고, 이는 [수학식 3]과 [수학식 5]을 이용하여 다음과 같은 부등식을 초래한다.

이러한 부등식의 세트는 입력 신호 u(n)와, ΣΔ 변조기의 출력 비트스트림 y(n) 및 적분기단 s(0) 사이의 관계를 나타낸다. 출력 비트스트림 y(n)을 입력 비트스트림 x(n)과 같게 만드는 것이 동기화 알고리즘의 목적이기 때문에, 부등식의 세트는 이 세트 내에서 y(n)이 x(n)으로 대체될 때, 사용될 수 있으며, 주어진 입력 신호 x(n) 및 u(n)을 이용하여, 알고리즘으로 하여금 적분기단 s(0)을 계산하게 하고 계산된 적분기단를 ΣΔ 변조기로 공급하게 한다.

도 4의 흐름도는 이러한 알고리즘을 설명한다. 흐름도는 다수의 처리 단계 St₁...St₁₁ 및 3개의 판독 전용 메모리(M₁, M₂, M₃)를 포함한다. 메모리 M₁은 매트릭스 A를, 메모리 M₂는 벡터 d를, 그리고 메모리 M₃는 벡터 c^T 를 포함한다. 그러므로, 이들 메모리는 저역 통과 필터의 구조를 포함한다. 또한, 메모리 M₄...M₇은 판독/기록 메모리이다.

단계 St₁은 초기화(initialisation)를 제공한다. 특히, 카운터 n은 n=1로 설정되고, 매트릭스(M₄)는 제로로 설정되며(즉, 매트릭스의 모든 요소가 제로로 설정됨), 매트릭스(M₆)는 1로 설정된다(즉, 주 대각선의 요소가 1로 설정되고 나머지 요소는 제로로 설정됨).

단계 St₂는 M₁ 및 M₄의 내용을 곱한 매트릭스 곱이다.

단계 St₃은 순간 n-1에서의 입력 및 출력 신호 u(n-1)-x(n-1)의 차를 단계 St₂의 결과에 더하고, 이러한 덧셈의 결과를 M₄ 내에 저장한다. 따라서, n=1일 때, M₄에서 제로 매트릭스를 갖는 M₁으로부터 매트릭스 A를 곱하기 때문에 단계 St₂의 결과는 제로이다. 다음 순간에서 n=2일 때, M₄의 내용은 다시 매트릭스 A와 곱해져서, 단계 St₂는 (u(0)-x(0))A를 전송하고 St₃는 (u(0)-x(0))A + (u(1)-X(1))을 전송한다. n=3일 때, St₃은 (u(0)-x(0))A² + (u(1)-x(1))A +(u(2)-x(2))을 전송하고 이와 같은 식으로 계속된다. 그러므로 단계 St₃의 일반적 결과는

과 같은 매트릭스이다.

단계 St₄에서, 이러한 매트릭스는 벡터 d를 M₂로부터 신규 벡터로 변환한다.

단계 St₅에서, 이러한 벡터는 M₃ 내의 벡터 c^T 및 x(n)과 곱해져서 스칼라 값

을 얻게 된다.

단계 St₆에서, 이 값은 메모리 M₅에 저장되어 n 요소의 벡터 h를 구성하게 되는데, 이는 각각의 순간 n에 대해 한 요소씩 증가시킨다.

단계 St₇에서, 매트릭스 A는 메모리 M₆에 포함된 매트릭스로 곱해진다. 순간 n=1에서, 메모리(M₆)는 매트릭스 1을 초기화(initialisation)에 의해 포함하여, 단계 St₇의 결과가 A가 되게 한다. 이러한 결과는 메모리(M₆)내에 저장된다. 다음 순간 n=2에서, 단계 St₇은 메모리(M₅)로부터 매트릭스 A를 메모리(M₆) 내에 포함된 매트릭스 A와 곱하여, 이 단계의 결과가 A ² 이 되게 한다. 일반적으로, St ₇의 결과는 A ⁿ 이다.

단계 St₈에서, 매트릭스 A ⁿ 은 메모리(M₃) 내의 벡터 c ^T 및 x(n)과 곱해져서 벡터 x(n)c ^T A ⁿ 을 얻게 된다.

단계 St₉에서, 벡터 x(n)c ^T A ⁿ 은 메모리(M ₇)에 저장되어 벡터의 길이(가령 =5)와 동일하고 다른 치수는 n과 동일한 일차를 갖는 매트릭스 G를 구성하게 된다.

단계 St₁₀에서, n번째 평가(estimate) _^,n(0)이 계산된다. 이는 메모리(M₅, M₇)의 내용을 갖는 [수학식 8]의 n 부등식 G._^,n(0)>h에 따른다. n이 커질수록, 부등식이 더욱 고려되고 _^,n(0)에 대한 해결책의 범위가 더 협소하게 될 것이다. 그러나 여러 해결책이 남아 있다. ΣΔ 변조기의 초기 적분기단의 하나의 평가는

min!을 선택함으로써 알 수 있다. 이 단계는 이차 프로그래밍 문제의 해결책으로서 알려져 있고 특히, 예컨대 본 명세서에서 참조로 인용되는 로슨 씨 엘(Lawson, C.L.) 및 한슨 알 제이(hanson, R.J.)의 "Solving least squares problems(Prentice Hall, 1974)"으로부터 알려져 있다.

단계 St₁₁에서 새롭게 알려진 n 번째 평가 _^,n(0)과 이전에 알려진 n-1번째 평가 _^,n(0) 사이의 차

가 계산된다. 이러한 차 ε가 충분히 작지 않다면, 카운터는 증가되고(n:=n+1) 알고리즘은 단계 St₂로 복귀하게 된다. 차 ε가 충분히 작다면, 알고리즘은 단계 St₁₀에서 알려진 벡터 _'ⁿ(0)를 단계 St₇의 출력 Aⁿ 과 곱하고, 이 곱의 결과는 단계 St₄의 결과에 더해진다(이들 단계는 도 4의 흐름도에 도시되지 않음). 전술한 [수학식 7]은 이러한 연산의 결과가 평가 _(n), 즉 순간 n의 적분기단의 계산된 값이라는 것을 나타낸다. 이들 적분기단는 ΣΔ 변조기 각각의 저역 통과 섹션에서 영향을 받는데, 이는 입력 비트스트림 x(n)과 동기화하여 ΣΔ 변조기에 의해 생성된 비트스트림을 만든다.

도 5는 도 4의 알고리즘이 바람직하게 사용될 수 있는 애플리케이션을 도시한다. 이러한 애플리케이션은 전송 시의 대역폭과 비트스트림 신호 저장 시의 저장 용량의 양을 최소화하기 위해 단일 비트스트림을 압축 및 압축해제하는 시스템이다.

도 5의 압축기부(compressor part)에서, 입력 단일 비트스트림 x(n)는 저주파수 예측기(low frequency predictor)(P₁)에 인가되는데, 이는 입력 비트스트림을 지연 없이 저주파수 디지털 신호 u(n)으로 전송한다. 이러한 LF 신호 u(n)은 후속하여 ΣΔ 변조기(SD₂)에 인가된다. 동기화 유닛(SU₃)은 입력 비트스트림 x(n) 및 LF 신호 u(n)을 수신하고, 적분기단 업데이트 s(n)을 ΣΔ 변조기에 전송한다. 이 알고리즘은 정확하고 빠르기 때문에, 이러한 동작은 도 4의 흐름도를 참조하여 기술된 알고리즘을 이용하여 바람직하게 수행된다. ΣΔ 변조기의 출력 비트스트림 y(n) 및 입력 비트스트림 모두는 비트 오버룰 생성기(a bit-overrule generator)(B₁)에 인가되고, 모든 비트스트림이 같을 때에는 제로를 생성하고 x(n)과 y(n)이 같지 않을 때에는 x(n)을 전송한다. ΣΔ 변조기가 정확하게 동기화될 때, 두 개의 비트스트림은 같아지고, 유닛(B₁)은 제로의 스트림을 생성할 것이다. 그러므로, 유닛(B₁)은 동기화가 정확하지 못한 경우, 에러 신호를 생성한다.

적분기단 업데이트 s(n)와 에러 신호 b(n)은 임의의 전송 또는 저장 매체를 통해 확장부로 전송된다. 이 전송 동안 두 개의 신호는 종래 기술에서 알려진 방법으로 더 압축될 수 있다는 것에 주의할 수 있다. 예를 들어, 에러 신호 b(n)는 통상적으로 많은 제로값들을 갖기 때문에, 그 에러 신호는 엔트로피 코딩(entropy coding)에 의해서 유리하게 더 압축될 수 있다.

도 5의 확장부에서, 적분기단 업데이트 s(n)은 ΣΔ 변조기(SD₃)에 인가되는데, 변조기(SD₃)의 출력 비트스트림 y(n)은 수신된 에러 신호 b(n)과 함께 비트 오버룰 수신기 B₂에 인가된다. 이러한 유닛은 y(n)과 x(n) 사이에 아무런 에러가 없는 경우에 비트스트림 y(n)을 그 출력에 전송하고, 에러가 있는 경우에는 b(n)=x(n)을 전송하기 때문에, x(n)과 (아마도) 같은 비트스트림을 생성한다. 비트스트림 x(n)은 바람직하게 압축기의 예측기(P₁)와 동일한 예측기(P₂)에 인가되고, 예측기(P₂)의 출력은 ΣΔ 변조기(SD₃)의 입력에 인가되는 저주파수 신호 u(n)이다. 도 5의 압축기부 및 확장기부에서, 대응하는 소자가 대응하는 신호를 수신하는 것을 분명히 나타내기 위해 동일한 신호 참조 부호 x(n), y(n) 및 u(n)이 사용되었다는 것을 유의해야 한다. 물론, ΣΔ 변조기가 아직 정확하게 동기화되지 않았을 경우에는 압축기 족 및 확장기 쪽에서의 대응 신호가 상이할 수도 있다.

압축기 및 확장기 사이의 주 신호 스트림은 적분기단 업데이크 s(n)에 의해서 형성되는 것이 관찰되어야 한다. 기술된 시스템의 압축비는 적분기단 업데이트의 신규 세트가 비트스트림의 매 샘플링 주기마다 전송될 필요가 없기 때문에 특히 효율적이다. 이는 타협의 문제이다. 더 적은 s(n) 업데이트는 더 많은 비트 오버룰 b(n)을 초래한다. 반대로, 많은 s(n) 업데이트는 완벽한 동기화를 초래하고 비트 오버룰을 초래하지 않는다.

Claims

피드백 장치 내에 저역 통과 필터와 양자화기를 포함하는 ΣΔ 변조기를 입력 단일 비트스트림에 대해 동기화하는 방법으로서,

상기 입력 비트스트림으로부터 정정 신호를 생성하여 상기 정정 신호를 상기 저역 통과 필터의 적분기단(integrator states) 중 적어도 하나에 인가하는 단계를 포함하되,

상기 입력 비트스트림 (x(n))을 상기 ΣΔ 변조기에 인가하기 전에 사전필터링하고, 상기 ΣΔ 변조기의 사전필터링된 입력 신호 (u(n))와 출력 비트스트림 (y(n)) 중 적어도 하나로부터 추가로 상기 정정 신호(ε, s(n))를 생성하는,

ΣΔ 변조기 동기화 방법.
제 1 항에 있어서,

상기 정정 신호(ε, s(n))는, 소정 수의 비트에 대해서 상기 ΣΔ 변조기의 상기 사전필터링된 입력 신호 (u(n))와 상기 출력 비트스트림 (y(n)) 중 하나와 상기 입력 비트스트림 (x(n)) 사이의 차를 이중 적분하고 상기 이중 적분의 결과를 상기 소정 수의 비트로 나눔으로써 획득되는,

ΣΔ 변조기 동기화 방법.
제 1 항에 있어서,

상기 정정 신호는 상기 ΣΔ 변조기의 상기 저역 통과 필터의 구조에 적합한 알고리즘을 사용하여 상기 입력 비트스트림 (x(n)) 및 상기 사전필터링된 입력 신호 (u(n))로부터 상기 정정 신호(ε, s(n))을 계산함으로써 획득되는,

ΣΔ 변조기 동기화 방법.
제 1 항 내지 제 3 항 중 어느 한 항에 있어서,

상기 정정 신호(ε, s(n))는 단일 비트 비트스트림 신호의 압축 및 확장을 위한 시스템의 압축 쪽(compression side)으로부터 확장 쪽(expansion side)으로 전송되는,

ΣΔ 변조기 동기화 방법.
제 1 항 내지 제 3 항 중 어느 한 항의 방법을 수행하는 장치로서,

ΣΔ 변조기(SD)와, 상기 입력 비트스트림을 사전필터링하고 사전필터링된 입력 신호를 상기 ΣΔ 변조기에 인가하는 프리 필터(F, P)와, 정정 신호(ε, s(n))를 상기 ΣΔ 변조기의 적분기단 중 적어도 하나에 인가함으로써 상기 ΣΔ 변조기를 상기 입력 비트스트림에 동기화하는 동기화 유닛(SU)을 특징으로 하되,

상기 동기화 유닛(SU)은 상기 ΣΔ 변조기의 상기 사전필터링된 입력 신호 (u(n)) 및 상기 출력 비트스트림(y(n)) 중 적어도 하나와 상기 입력 비트스트림(x(n))으로부터 상기 정정 신호(ε, s(n))를 계산하는,

ΣΔ 변조기 동기화 장치.