KR100804100B1 - 고체 촬상 소자의 제조방법 및 고체 촬상 소자 - Google Patents
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Abstract
광전변환부, 전하전송부, 및 주변회로부를 구비한 고체 촬상 소자의 제조방법으로서:
반도체 표면에 제 1 전극, 광전변환부, 및 주변회로부의 제 1 층 배선을 구성하는 제 1 층 실리콘계 도전성막의 패턴을 형성하는 공정; 상기 제 1 전극의 하나 이상의 측벽에 절연막을 형성하는 공정; 및 상기 반도체기판 표면에 제 2 전극을 구성하는 제 2 층 실리콘계 도전성막을 형성하는 공정을 포함한다.
고체 촬상 소자
Description
본 발명은 고체 촬상 소자의 제조방법 및 고체 촬상 소자에 관한 것이고, 특히, 단층 전극 CCD(전하 결합 소자) 구조의 고체 촬상 소자에 관한 것이다.
예컨대, 에어리어 센서(area sensor)에 사용되는 CCD를 이용한 고체 촬상 소자는 포토다이오드 등의 광전변환부와, 이 광전변환부로부터 신호 전하를 전송하기 위한 전하 전송 전극을 갖는 전하 전송부를 포함한다. 전하 전송 전극은 반도체기판에 형성된 전하 전송로상에 복수로 인접하여 배치되어 순차적으로 구동된다.
최근, 고체 촬상 소자에 있어서 고해상도화, 고감도화의 요구는 높아지는 한편, 기가(giga) 픽셀 이상까지 촬상 화소수의 증가가 진행되고 있다. 고체 촬상 소자가 준비된 기판(실리콘기판)은 필터나 렌즈를 적층하여 실장된다. 따라서, 렌즈와 광전변환부 사이의 위치정밀도가 중요하고, 거리, 즉, 그 높이 방향의 거리도 제조공정에 있어서의 위치정밀도와, 사용시에 있어서의 감도(광전변환 효율)면에서 큰 문제가 된다.
또한, 상기의 경우에 있어서, 칩 사이즈(chip size)를 대형화 하지 않고 고해상도를 얻기 위해서는 단위 화소당의 면적을 축소함으로써 고집적화를 꾀하는 것 이 필요하다. 한편, 광전변환부를 구성하는 포토다이오드의 면적을 작게하면 감도가 저하되기 때문에 포토다이오드 영역의 면적은 확보되지 않으면 안된다.
따라서, 전하전송부 및 주변회로의 배선을 미세화하고 배선의 면적비율을 감소시킴으로써 포토다이오드 영역의 점유 면적을 확보하면서 칩의 미세화를 이루기 위한 다양한 연구가 이루어지고 있다.
이러한 상황하에서 배선의 미세화에 의해 고집적화를 실현하기 위해서는 배선층간의 층간 절연막의 평탄성(planarity)을 유지하는 것이 중요한 기술과제가 된다. 따라서, 평탄성의 향상을 위해 전하전송부를 단층 전극 구조로 한 구조가 제안되어 있다(예컨대, 일본 특허공개 평11-26743호 공보).
그런데, 종래의 단층 구조의 전하 전송 전극을 사용한 고체 촬상 소자에서는 전하 전송 전극으로서 다결정 실리콘(polycrystal silicon) 혹은 아모퍼스 실리콘(amorphous silicon)층을 사용하고, 제 1 층 배선을 형성한 후, 이 제 1 층 배선의 패턴면을 산화시키고, 제 2 층째의 전송 전극이 되는 다결정 실리콘 혹은 아모퍼스 실리콘층을 퇴적하고, 레지스트(regist)를 코팅하고, 레지스트 에칭-백 방법(regist etching-back method)에 의해 전면 에칭을 행함으로써 전극의 단층화를 실시하고 있다.
예컨대, 종래 방법에 있어서 n형 실리콘 기판(1) 표면에 두께 15~35㎚의 산화 실리콘막(2a), 두께 50㎚의 질화 실리콘막(2b), 및 두께 10㎚의 산화 실리콘막(2c)을 형성하고, 3층 구조의 게이트 산화막(2)을 형성한다.
이어서, 이 게이트 산화막(2)상에 도핑된 제 1 층 아모퍼스 실리콘막(3a)을 형성한 후에 산화 실리콘막(4)과 질화 실리콘막(5)을 형성한다. 이어서, 이 층상에 레지스트를 코팅한다.
이어서, 도9a에 도시된 바와 같이, 포토리소그래피에 의해 소망하는 마스크를 사용하여 노광하고, 현상, 세척(water washing)을 행하고 0.3㎛~수㎛의 패턴폭으로 레지스트 패턴(R1)을 형성한다. 상기 패턴폭은 0.3㎛ 이하일 수 있다.
이어서, 도9b에 도시된 바와 같이, 레지스트 패턴(R1)을 마스크로 하여 산화 실리콘막(4)과 질화 실리콘막(5)을 에칭하고 제 1 전극의 패터닝용 마스크 패턴을 형성한다.
이어서, 레지스트 패턴을 에싱(ashing)에 의해 박리 및 제거하고(도9c), 마스크 패턴을 마스크로 하고 게이트 산화막(2)의 질화 실리콘막(2b)을 에칭 스토퍼(etching stopper)로서 사용해서 도핑된 제 1 층 아모퍼스 실리콘막(3a)을 선택적으로 에칭에 의해 제거하여 제 1 전극을 형성한다(도9d).
이어서, 열산화에 의해 제 1 전극 패턴의 표면에 전극간 절연막(6)을 형성하여 도핑된 제 2 층 아모퍼스 실리콘막(3b)을 그 상층에 형성한다(도10b).
이어서, 레지스트(R2)를 전체 표면상에 코팅하고(도10c), 도핑된 제 2 층 아모퍼스 실리콘막(3b)을 레지스트 에칭-백에 의해 평탄화한다(도10d).
이어서, 도11a에 도시된 바와 같이, 소망하는 레지스트 패턴(R3)으로 커버링한다.
이어서, 레지스트 패턴(R3)을 마스크로서 사용하여 에칭에 의해 포토다이오드 영역(30)상의 도핑된 제 2 층 아모퍼스 실리콘막(3b)을 선택적으로 제거한다.
이어서, 도11b에 도시된 바와 같이, 레지스트 패턴(R3)을 에싱에 의해 제거한다.
따라서, 도핑된 제 2 층 아모퍼스 실리콘막(3b)으로 이루어진 제 2 전극을 형성하여 표면이 평탄한 고체 촬상 소자 전극을 형성한다.
이 방법의 경우에, 단층 구조의 전하 전송 전극을 도핑된 제 2 층 아모퍼스 실리콘막의 에칭-백에 의해 제조할 때 제 2 층인 다결정 실리콘막(3b)상에 스핀 코팅에 의해 레지스트를 코팅하고, 레지스트와 도핑된 제 2 층 아모퍼스 실리콘막의 에칭률이 거의 동일해지도록 에칭하여 표면을 평탄화한다.
그러나, 도핑된 제 1 층 아모퍼스 실리콘막의 낮은 밀도의 영역이 웨이퍼의 주변부에 있을 경우, 레지스트를 스핀 코팅에 의해 형성할 때, 도10c에 도시된 바와 같이, 레지스트(R2)의 표면 레벨이 낮아짐에 따라 도11b에 도시된 바와 같이 웨이퍼의 주변부에서 도핑된 제 2 층 아모퍼스 실리콘막의 막 감소가 발생한다.
또한, 웨이퍼의 주변부에 한정되지 않고, 반도체기판상에 있어서의 배선부, 포토다이오드부 이외의 영역 등 도핑된 아모퍼스 실리콘막의 밀도가 낮은 영역에서는 패턴 사이에 레지스트가 얇은 영역이 형성되어 있다. 이러한 경우, 배선 저항의 스케터링(scattering)이 발생하는 문제가 발생한다.
이러한 경우, 주변의 배선 저항의 스케터링이 발생하는 문제가 있다. 또한, 주변부의 전하 전송 전극의 막 두께의 스케터링에 의해 전송 효율이 저하되기도 한다. 그리고, 전하 전송 전극보다 상층의 평탄화막, 마이크로 렌즈, 컬러 필터 등의 각종 막 두께의 불균일화나 변형을 초래하게 되고, 셰이딩(shading), 감도의 스케 터링, 및 미광에 의한 스미어(smear)의 악화 등의 문제가 발생하기도 한다.
따라서, 상기 방법은 추가적인 감도의 향상에 대응하기가 곤란하다는 문제가 있다.
상기한 바와 같이, 종래의 고체 촬상 소자는 반도체기판상에 있어서의 제 1 층을 구성하는 제 1 전극의 패턴 밀도가 작은 영역 특히, 웨이퍼의 주변부에서는 도핑된 제 2 층 아모퍼스 실리콘막의 두께가 작아진다는 문제가 있다.
본 발명은 상기 실정을 감안하여 이루어진 것으로서, 제 1 층 도전성막의 패턴상에 제 2 층 도전성막을 형성하고, 제 1 층 도전성막상의 제 2 층 도전성막을 제거하여 평탄화함으로써 단층 전극 구조의 전하 전송 전극을 형성할 경우, 평탄화를 위한 레지스트 에칭-백 공정에 기인하는 막 감소를 방지하고, 균일한 막 두께의 전하 전송 전극을 형성함으로써 전하 전송 효율의 개선을 꾀하는 것을 목적으로 한다.
본 발명에 의하면, 광전변환부와 상기 광전변환부에서 생성된 전하를 전송하는 단층 전극 구조의 전하 전송 전극을 구비한 전하전송부와, 상기 전하전송부에 접속되는 주변회로부를 구비한 고체 촬상 소자의 제조방법으로서: 게이트 산화막이 형성된 반도체기판 표면에 제 1 전극 및 광전변환부와 주변회로부의 제 1 층 배선을 구성하는 제 1 층 실리콘계 도전성막의 패턴을 형성하는 공정; 상기 제 1 전극의 적어도 측벽에 전극간 절연막이 되는 절연막을 형성하여 제 1 전극/전극간 절연막이 형성된 반도체기판을 형성하는 공정; 상기 제 1 전극/전극간 절연막이 형성된 반도체기판 표면에 제 2 전극을 구성하는 제 2 층 실리콘계 도전성막을 형성하여 제 2 층 실리콘계 도전성막이 형성된 반도체기판을 형성하는 공정; 상기 제 2 층 실리콘계 도전성막이 형성된 반도체기판에 스핀 코팅 방법에 의해 레지스트를 코팅하는 공정; 및 상기 제 2 층 실리콘계 도전성막을 레지스트 에칭-백 방법에 의해 평탄화하는 공정을 포함하고, 상기 패턴은 하나 이상의 더미 패턴을 더 포함하고, 상기 패턴을 형성하는 공정은 반도체기판상에서 상기 레지스트의 표면 높이가 저하되지 않도록 상기 하나 이상의 더미 패턴(dummy pattern)을 형성하는 공정을 포함한다.
반도체기판상의 배선부, 포토다이오드부 이외의 영역 등 패턴 밀도가 작은 영역 특히, 웨이퍼 주변부에는 레지스트의 막 두께가 감소되어 표면 레벨이 저하되기 쉽다. 상기 구조에 있어서, 더미 패턴의 추가에 의한 레지스트 에칭-백 이전에 주변부에서도 표면 레벨이 저하되지 않도록 할 수 있기 때문에 전하 전송 전극을 단층화할 때에 발생되는 실리콘계 도전성막, 특히 제 2 층 실리콘계 도전성막의 막 감소를 방지할 수 있다. 따라서, 균일한 두께의 전하 전송 전극 및 주변회로를 형성할 수 있기 때문에 소자 특성의 스케터링을 방지하여 신뢰성이 높은 고체 촬상 소자를 형성할 수 있다. 레지스트를 스핀 코팅하는 경우, 웨이퍼 주변부에서 레지스트의 표면 레벨이 저하되기 쉽지만 주변부 이외의 영역에서도 레지스트의 표면 레벨이 저하되기 쉬운 영역에서는 더미 패턴에 의해 레지스트의 표면 레벨을 높이는 것이 바람직하다.
또한, 본 발명에 따른 방법에 있어서, 상기 하나 이상의 더미 패턴의 면 밀도를 상기 광전변환부의 제 1 층 배선의 면 밀도 이상이 되도록 상기 하나 이상의 더미 패턴이 형성된다.
이 구성에 따르면, 포토다이오드 영역의 제 1 층 배선의 밀도 이상이 되도록 하층이 되는 제 1 층 배선을 구성하는 제 1 층 실리콘계 도전성막에 더미 패턴을 부가하기 때문에 반도체기판 표면상에서 포토레지스트의 표면 레벨이 저하되는 것을 방지할 수 있고, 제 2 층 실리콘계 도전성막의 막 감소를 방지할 수 있다.
또한, 본 발명에 따른 방법에 있어서, 상기 하나 이상의 더미 패턴은, 상기 하나 이상의 더미 패턴 사이의 간격이, 상기 광전변환부의 상기 제 1 층 배선의 배선 간격 이하가 되도록 형성된다.
또한, 본 발명에 따른 방법에 있어서, 상기 평탄화 공정 후에 상기 하나 이상의 더미 패턴의 일부를 에칭, 제거하는 공정을 더 포함한다.
이러한 구성은 회로동작에 영향을 주지 않도록 할 수 있다.
또한, 본 발명에 따른 방법에 있어서, 상기 하나 이상의 더미 패턴은 서로 전기적으로 접속된다.
이러한 구성에 따르면, 소망하는 전위로 더미 패턴을 접속하기가 용이해진다.
또한, 본 발명에 따른 방법에 있어서, 상기 하나 이상의 더미 패턴은 네트워크 형상인 것을 특징으로 한다.
이러한 구성에 따르면, 각각의 셀을 예컨대, 소망하는 전위로 유지된 도전체에 접속할 수 있어, 노이즈가 회로동작에 영향을 주지 않도록 할 수 있다.
또한, 본 발명에 따른 방법에 의하면, 상기 하나 이상의 더미 패턴은 상기 제 2 전극에 인접한 영역에 배치되는 하나 이상의 제 1 더미 패턴을 포함하고, 상기 하나 이상의 제 1 더미 패턴은 각각 고립 패턴인 것을 특징으로 한다.
이러한 구성에 따르면, 주변부에서의 막 감소를 방지할 수 있을 뿐만 아니라 더미 패턴을 고립 패턴으로 함으로써 제 2 전극과의 단락을 방지할 수 있다.
또한, 본 발명에 따른 방법은 상기 전하전송부를 형성하기 전에 반도체기판 표면에 있어서 상기 광전변환부의 유효 촬상 영역을 둘러싸도록, 상기 주변회로부 및 상기 전하전송부에 형성된 필드 산화막의 형성 영역에 트렌치(trench)를 형성하는 공정; 상기 트렌치 내에 필드 산화막을 형성하는 공정; 상기 필드 산화막이 형성된 상기 반도체기판 표면을 평탄화하는 표면 평탄화 공정; 및 상기 반도체기판 표면에 상기 전하 전송 전극, 상기 광전변환부, 및 상기 주변회로부를 포함하는 소자부를 형성하는 공정을 포함하는 것을 특징으로 한다.
이 방법에 의해 용이하게 표면을 더욱 평탄화할 수 있다. 이 경우에, 트렌치의 깊이와 필드 산화막의 두께를 서로 동일해지도록 할 수 있다면, 특히 평탄화 공정은 불필요하다.
또한, 본 발명에 따른 고체 촬상 소자의 제조방법에 있어서, 상기 필드 산화막을 형성하는 공정은 선택 산화(LOCOS) 공정을 포함한다.
이 방법에 의하면, 장시간을 요하긴 하지만 품질이 양호한 필드 산화막을 형성할 수 있다.
또한, 본 발명에 따른 고체 촬상 소자의 제조방법에 있어서, 필드 산화막을 형성하는 공정은 상기 트렌치에 CVD 방법에 의해 절연막을 충전하는 공정을 포함한다.
이 방법에 의하면, 필드 산화막을 형성하는데 필요한 시간이 단축될 수 있다. 또한, CVD 방법 대신 스핀 코팅 방법에 의해 절연막을 충전할 수도 있다.
본 발명에 따른 고체 촬상 소자의 제조방법에 있어서, 상기 반도체기판 표면의 평탄화 공정은 스핀 코팅 방법에 의해 상기 반도체기판 표면에 레지스트를 코팅하는 공정, 및 레지스트 에칭-백 방법에 의한 평탄화 공정을 포함하는 것을 특징으로 한다.
또한, 본 발명에 따른 고체 촬상 소자의 제조방법에 있어서, 상기 반도체기판 표면을 평탄화하는 표면 평탄화 공정은 CMP(Chemical mechanical polishing) 방법에 의한 상기 반도체기판 표면의 평탄화 공정을 포함하는 것을 특징으로 한다.
또한, 본 발명에 따른 고체 촬상 소자의 제조방법은 상기 제 2 층 실리콘계 도전성막을 형성하는 공정에 앞서 상기 제 1 전극의 표면에 에칭 스토퍼로서 스토퍼 층을 형성하는 공정을 더 포함하고, 상기 평탄화 공정은 스토퍼로서 상기 스토퍼 층을 사용하여 에칭-백을 행하는 공정인 것을 특징으로 한다.
상기 구조에 의하면, 제 1 전극이 스크래핑(scraping)되지 않고 제 1 전극상에서 에칭-백을 스토핑(stopping)할 수 있기 때문에 평탄성이 양호하고 고수율의 전하전송부를 형성할 수 있다. 제 2 도전성막을 실리콘계 도전성막으로 구성할 경우 질화 실리콘 등을 사용하는 것이 바람직하다. 또한, 제 1 전극을 패터닝할 때, 산화 실리콘과 질화 실리콘의 2층막을 마스크로서 이용하고, 이것을 이대로 남겨 에칭 스토퍼에 이용함으로써 공정수를 증가시키지 않고 양호한 패터닝이 가능함과 아울러 평탄성이 뛰어난 전하전송부를 형성하는 것이 가능하다. 질화 실리콘막은 이 질화 실리콘막상에 형성된 막의 패터닝을 위한 노광 공정에서 반사방지막으로서도 작용한다.
또한, 본 발명에 따른 고체 촬상 소자는 광전변환부; 상기 광전변환부에서 생성된 전하를 전송하는 전하 전송 전극을 갖는 전하전송부; 및 상기 전하전송부에 접속된 주변회로부를 포함하고, 상기 전하 전송 전극은 제 1 층 실리콘계 도전성막을 갖는 제 1 전극, 및 상기 제 1 전극의 측벽을 커버링하는 전극간 절연막을 개재하여 형성된 제 2 층 실리콘계 도전성막을 갖는 제 2 전극을 포함하는 단층 전극 구조를 가지며, 상기 주변회로부의 배선은 제 1 층 실리콘계 도전성막을 포함하고, 상기 고체 촬상 소자는 상기 주변회로부에 형성되고, 상기 제 1 전극에 전기적 영향을 주지 않는 전위(접지 전위)가 되도록 구성된 하나 이상의 더미 패턴을 포함한다.
또한, 본 발명에 따른 고체 촬상 소자에 있어서 상기 하나 이상의 더미 패턴은 네트워크 형상인 것을 특징으로 한다.
상기 더미 패턴은 도전 채널을 구성하는 전하 전송 전극의 패턴과 동일한 패턴의 반복에 의해 형성될 수 있기 때문에 고정밀도로 용이하게 형성할 수 있는 패턴을 형성하는 것이 가능하다. 네트워크 형상은 벌집형 또는 직사각형이 될 수 있다.
도1a~1d는 본 발명에 따른 제 1 실시형태에 의한 고체 촬상 소자의 제조공정을 나타낸 도면이다.
도2a~2c는 본 발명에 따른 제 1 실시형태에 의한 고체 촬상 소자의 제조공정 을 나타낸 도면이다.
도3a~3c는 본 발명에 따른 제 1 실시형태에 의한 고체 촬상 소자의 제조공정을 나타낸 도면이다.
도4는 본 발명에 따른 제 1 실시형태에 의한 고체 촬상 소자를 나타낸 도면이다.
도5는 본 발명에 따른 제 1 실시형태에 의한 고체 촬상 소자를 나타낸 단면도이다.
도6은 볼 발명에 따른 제 1 실시형태에 의한 고체 촬상 소자의 더미 패턴을 나타낸 평면도이다.
도7a~7d는 본 발명에 따른 제 2 실시형태에 의한 고체 촬상 소자의 제조공정을 나타낸 도면이다.
도8a~8b는 본 발명에 따른 제 3 실시형태에 의한 고체 촬상 소자의 제조공정을 나타낸 도면이다.
도9a~9d는 종래기술에 의한 고체 촬상 소자의 제조공정을 나타낸 도면이다.
도10a~10d는 종래기술에 의한 고체 촬상 소자의 제조공정을 나타낸 도면이다.
도11a 및 11b는 종래기술에 의한 고체 촬상 소자의 제조공정을 나타낸 도면이다.
<부호의 설명>
1 : 실리콘 기판, 2 : 게이트 산화막
3a : 제 1 전극(도핑된 제 1 층 아모퍼스 실리콘막)
3b : 제 2 전극(도핑된 제 2 층 아모퍼스 실리콘막)
3 : 전하 전송 전극, 4 : 산화 실리콘막
5 : 질화 실리콘막, 6 : 전극간 절연막
30 : 포토다이오드 영역, 40 : 전하전송부
50 : 컬러 필터, 60 : 마이크로 렌즈
70 : 중간층
본 발명의 바람직한 실시형태를 도면을 참조하여 상세히 설명한다.
(제 1 실시형태)
고체 촬상 소자는 도 1a~1d 내지 도3a 및 도3b에 도시된 전극 형성 공정에서 볼 수 있는 바와 같이, 제 1 전극을 구성하는 제 1 층 아모퍼스 실리콘막의 패턴은 단층 전극 구조의 전하 전송 전극을 갖는 고체 촬상 소자를 형성하는 반도체기판의 주변에 더미 패턴을 갖고, 패턴 간격은 제 1 전극의 전극간 간격보다 반도체기판의 주변에서 더 크지 않다.
따라서, 레지스트 에칭-백에 의한 평탄화에 의해 제 2 층 아모퍼스 실리콘으로 구성된 제 2 전극 및 배선에서도 주변부의 막 감소는 발생되지 않는다. 따라서, 전하전송부 및 주변회로부에 있어서, 표면을 막 감소 없이 만족스럽게 평탄화 할 수 있다.
도4 및 도5에 도시된 전체 개요설명(주변부는 도시되지 않음)에서 볼 수 있 는 바와 같이, 복수의 다이오드 영역(30)은 실리콘기판(1)상에 형성되고, 포토다이오드에 의해 검출된 신호 전하를 전송하는 전하전송부(40)는 포토다이오드 영역 사이에 형성된다. 도5는 도4의 V-V선을 따라 취해진 단면도이다.
전하 전송 전극에 의해 전송되는 신호 전하가 이동하는 전하 전송 채널(33)은 도4에 도시되진 않았지만, 전하전송부(40)의 확장 방향과 교차하는 영역에 형성된다.
도4에 있어서, 전극간 절연막(6)은 포토다이오드 영역과 전하전송부(40) 사이의 경계 근방에 형성되지만 도시되지 않았다.
도5에 도시된 바와 같이, 포토다이오드 영역(30), 전하 전송 채널(33), 채널 스톱 영역(32), 및 전하 판독 영역(34)은 실리콘기판(1)내에 형성되고, 게이트 산화막(2)은 실리콘기판(1)상에 형성된다. 산화 실리콘막을 포함하는 전극간 절연막(6)과 전하 전송 전극[도핑된 제 1 층 아모퍼스 실리콘막(3a)을 갖는 제 1 전극과, 도핑된 제 2 층 아모퍼스 실리콘막(3b)을 갖는 제 2 전극]을 포함하는 게이트 산화막(2)의 표면상에 형성된다.
전하전송부(40)는 상기한 바와 같고, 그리고, 도5에 도시된 바와 같이, 중간층(70)은 전하전송부(40)의 전하 전송 전극 표면상에 형성되고, 71은 차광막, 72는 BPSG(borophospho silicate glass)를 포함하는 절연막, 73은 P-SiN을 포함하는 절연막[패시베이션막(passivation film)], 74는 투명수지막을 포함하는 평탄화층이다.
고체 촬상 소자의 위에는 포토다이오드 영역(30)의 광검출부를 제외하고 차 광막(71)이 형성되고, 컬러 필터(50) 및 마이크로 렌즈(60)가 더 형성된다. 또한, 절연성 투명수지 등을 포함하는 평탄화층(61)은 컬리 필터(50)와 마이크로 렌즈(60) 사이에 충전된다.
또한, 도5에는 소위 벌집구조의 고체 촬상 소자가 도시되었지만, 정방격자형 고체 촬상 소자에도 적용이 가능하다.
이어서, 상기 고체 촬상 소자의 제조공정을 상세히 설명한다.
우선, 두께 15~35㎚의 산화 실리콘막(2a), 두께 50㎚의 질화 실리콘막(2b), 및 두께 10㎚의 산화 실리콘막(2c)은 불순물 농도가 약 1.0×1016㎝-3인 n형 실리콘기판(1) 표면에 형성되어 3층 구조의 게이트 산화막(2)을 형성한다.
이어서, 두께 0.4㎚의 인이 도핑된 제 1 층 아모퍼스 실리콘막(3a)은 게이트 산화막(2)상에 PH3과 N2를 첨가한 SiH4를 반응성 가스로서 사용한 감압 CVD법에 의해 형성된다. 이 공정에서의 기판 온도는 600~700℃이다.
이어서, 두께 15㎚의 산화 실리콘막(4)과 두께 50㎚의 질화 실리콘막(5)은 감압 CVD법에 의해 형성된다(도1a).
이어서, 이 상층에 포지티브 레지스트를 0.5~1.4㎚의 두께로 코팅하고, 소망하는 마스크를 사용하여 포토리소그래피에 의해 노광하고, 현상 및 세척을 행하여 레지스트 패턴(R1)과 더미(레지스트) 패턴(RD)을 형성한다(도1b). 더미 패턴은 실리콘기판(1)의 주변부에서, 레지스트 패턴(R1)으로부터의 간격이 소정폭(제 1 전극의 간격) 이상이 되지 않도록 레이아웃시에 형성된다.
이어서, CHF3, C2F6, O2, 및 He의 혼합 가스를 사용한 반응성 이온 에칭에 의해 산화 실리콘막(4)과 질화 실리콘막(5)을 에칭하여 도핑된 제 1 층 아모퍼스 실리콘막(3a)을 패터닝하기 위한 마스크 패턴을 형성한다. 이 경우에도, 제 1 전극을 형성하기 위한 마스크 패턴의 좌측에 더미 마스크 패턴을 형성한다.
이어서, 레지스트 패턴을 에싱에 의해 박리, 제거한다(도1c). 이 공정에 있어서, 도핑된 제 1 층 아모퍼스 실리콘막(3a)은 본래의 제 1 전극 패턴에 더해져 그 좌측에 더미 패턴이 형성된다.
이어서, HBr과 O2의 혼합 가스를 사용한 반응성 이온 에칭에 의해 이 마스크 패턴을 마스크로 하여 게이트 산화막(2)의 질화 실리콘막(2b)을 에칭 스토퍼로서 도핑된 제 1 층 아모퍼스 실리콘막(3a)을 선택적으로 에칭, 제거하고, 제 1 전극 및 주변회로의 배선을 형성한다(도1d). 이러한 경우, ECR(Electron Cyclotron Resonance) 방식 또는 ICP(Inductively Coupled Plasma) 방식 등의 에칭 장치를 이용하는 것이 바람직하다.
이어서, 산화 방법에 의해 제 1 전극 패턴의 측면에 두께 80㎚의 산화 실리콘막을 포함하는 전극간 절연막(6)을 형성한다(도2a).
이어서, SiH4 가스에 PH3과 N2를 첨가한 반응성 가스를 사용한 감압 CVD법에 의해 두께 0.4~0.7㎚의 도핑된 제 2 층 아모퍼스 실리콘막(3b)을 형성한다(도2b). 이러한 경우, 도핑된 제 2 층 아모퍼스 실리콘막(3b)의 막 두께는 도핑된 제 1 층 아모퍼스 실리콘막, 산화 실리콘막(4), 및 질화 실리콘막(5)의 두께의 합인 전체 두께 이상이 될 필요가 있다.
이어서, 도2c에 도시된 바와 같이, 도핑된 제 2 층 아모퍼스 실리콘막(3b)이 형성된 표면에 레지스트(R2)를 코팅하여 표면 레벨을 완전히 평탄화한다. 이 공정에서 OFPR 800은 레지스트(R2)로서 사용되고, 700~800㎚의 두께로 코팅된다.
이어서, 도3a에 도시된 바와 같이, 레지스트와 도핑된 제 2 층 아모퍼스 실리콘막(3b) 사이에서 거의 동일한 에칭률로 전면 에칭이 이루어지고, 도핑된 제 2 층 아모퍼스 실리콘막(3b)을 평탄화한다.
이어서, 도3b에 도시된 바와 같이, 주변회로를 형성하기 위한 레지스트 패턴(R3)을 형성한다. 이러한 경우, 고체 촬상 소자의 형성 부분과 주변회로부의 일부를 커버하도록 레지스트 패턴(R3)을 형성한다.
이어서, 도3c에 도시된 바와 같이, 레지스트 패턴(R3)을 마스크로 하여, 포토다이오드 영역(30)상의 도핑된 제 2 층 아모퍼스 실리콘막(3b)을 에칭, 제거함과 아울러 주변회로 패턴(3S)을 잔류시킨다.
이어서, 에싱에 의해 레지스트를 제거함으로써, 고체 촬상 소자의 형성 부분과 주변회로부의 부분을 커버하도록 도핑된 제 2 층 아모퍼스 실리콘막(3b)을 형성한다.
도핑된 제 2 층 아모퍼스 실리콘막(3b)을 포함하는 제 2 전극을 상기한 바에 따라 형성하여 표면이 평탄한 전하 전송 전극을 형성한다. 이 공정에서, 벌집형 더미 패턴(3D)은 기판의 주변에 잔류한다. 도6은 확대 평면도이다. 더미 패턴(3D)은 네트워크 형상이며, 접지 전위에 바람직하게 접속된다. 따라서 안정적인 접속이 가 능하다.
이어서, 차광막의 패턴(71)과 두께 700㎚의 BPSG막(72)을 그 상층에 형성하고, 850℃에서 리플로잉(reflowing)에 의해 평탄화한다. 이어서, P-SiN을 포함하는 절연막(패시베이션막)과 투명수지막을 포함하는 평탄화층(74)을 형성한다.
이어서, 컬러 필터(50), 평탄화층(61), 마이크로 렌즈(60) 등을 형성하여 도4 및 도5에 도시된 바와 같은 고체 촬상 소자를 얻는다.
상기 방법에 의하면, 도핑된 제 1 층 아모퍼스 실리콘막을 포함하는 더미 패턴은 주변회로부에 형성되기 때문에, 에칭-백을 위한 레지스트의 표면 레벨은 중앙부와 동일하게 형성될 수 있고, 주변부에서의 막 감소 없이 고정밀도의 패턴 형성을 실현할 수 있으며, 기능적 측면에서도 신뢰성이 높은 동작 특성을 얻을 수 있다.
상기한 바와 같이 상기 구성에 의하면, 기판의 주변 등, 제 1 전극의 패턴 밀도가 작은 부분 특히, 기판 주변부 등에 상기 더미 패턴이 형성되어 스핀 코팅에 의해 레지스트를 코팅할 때 레지스트의 표면 레벨이 낮아지지 않기 때문에 특성 변화없이 신뢰성이 높은 고체 촬상 소자를 형성할 수 있다.
또한, 상기 실시형태에서는 전극간 절연막(6)을 감압 CVD법에 의해 제 1 전극의 주변에 형성했지만, 이 방법을 대신하여 열산화에 의해 전극간 절연막(6)을 형성할 수 있다. 즉, 제 1 전극의 패터닝용 마스크 및 제 2 전극의 평탄화시에 에칭 스토퍼로서 사용하는 산화 실리콘막 및 질화 실리콘막의 2층막에 있어서의 질화 실리콘막을 산화방지막으로 해서, 제 1 전극의 열산화를 행함으로써 제 1 전극의 측벽에 선택적으로 산화 실리콘막을 형성하고, 이것을 전극간 절연막으로 사용한다. 이러한 경우, 레지스트 패턴을 미리 형성하여 제 1 전극의 폭을 산화되는 영역만큼 증가시킬 필요가 있다.
(제 2 실시형태)
상기 제 1 실시형태에서는 더미 패턴을 남기고, 접지선으로 사용했지만, 레지스트 에칭-백 처리 후에 제거할 수 있다.
즉, 제 2 실시형태는 도3b에 도시된 주변회로를 형성하기 위한 레지스트 패턴(R3)을 더미 패턴을 포함하지 않는 레지스트 패턴(R3´)으로 구성한 점에서 상기 제 1 실시형태와 다르다.
도7a에 도시된 바와 같이, 주변회로 형성 부분과 전하전송부를 커버하는 레지스트 패턴(R3´)을 에칭-백에 의해 평탄화된 기판의 표면에 형성한다. 도3b와의 비교에 의해 명확한 바와 같이, 이 실시형태는 더미 패턴을 포함하지 않는 레지스트 패턴(R3´)이 사용된다는 점에서만 다르다.
이러한 경우, 고체 촬상 소자 형성부 및 주변회로부의 일부를 커버하고 더미 패턴을 노광(expose)하도록 레지스트 패턴(R3´)을 형성한다.
이어서, 도7b에 도시된 바와 같이, 레지스트 패턴(R3´)을 마스크로 사용하여 포토다이오드 영역(30)상의 도핑된 제 2 층 아모퍼스 실리콘막(3b)을 에칭, 제거함과 아울러 주변회로 패턴(3S)을 잔류시킨다.
이어서, 도7c에 도시된 바와 같이, 레지스트 패턴(R3´)을 남긴 채 산화 실리콘막 및 질화 실리콘막을 순차적으로 에칭, 제거함과 아울러 도핑된 아모퍼스 실 리콘막을 제거하고, 더미 패턴을 제거한다.
이어서, 에싱에 의해 레지스트 패턴(R3´)을 제거함으로써 도핑된 제 2 층 아모퍼스 실리콘막(3b)을 형성하여 고체 촬상 소자 형성부 및 주변회로부의 일부를 커버한다.
이러한 방법에 의하면, 더미 패턴이 제거되어 있기 때문에 회로 특성에 영향을 주지 않는다.
또한, 광전변환부의 제 1 층 배선의 밀도 이상의 밀도로 더미 패턴을 형성할 수 있기 때문에 표면 레벨을 저하시키지 않고 더미 패턴을 형성할 수 있다.
(제 3 실시형태)
상기 실시형태에서는 상세히 설명하지 않았지만, 칩 주변부에는 그 유효 촬상 영역을 둘러싸도록 프레임 형상으로 필드 산화막을 형성하고 포토센서를 갖는 광전변환부 및 전하전송부의 표면 레벨과 동일하게 되도록 리세스 로코스법(recess LOCOS method)에 의해 형성하는 것이 바람직하다.
본 실시형태의 고체 촬상 소자는 주변회로부 및 상기 전하전송부에 형성된 필드 산화막의 표면 레벨이 상기 광전변환부의 표면 레벨과 동일한 정도가 되도록 하고, 소자 영역의 형성시에 기판 표면 전체가 평탄화 되도록 하고, 포토리소그래피에 의한 패턴 정밀도를 향상시키도록 한 것으로, 전하 전송 전극을 단층화할 때 보이는 도전성막, 특히 제 2 층 도전성막의 막 감소를 방지할 수 있고, 균일한 막 두께의 전하 전송 전극 및 주변회로를 형성하는 것이다. 즉, 도8a 및 8b에 도시된 바와 같이, 본 발명의 특징에 따른 고체 촬상 소자는 광전변환부, 상기 광전변환부에서 생성된 전하를 전송하는 전하 전송 전극을 포함한 전하전송부, 및 상기 전하전송부와 접속되는 출력회로를 포함하는 주변회로부를 포함한 유효 촬상 영역(수광 영역)(A)을 둘러싸도록 프레임 형상으로 형성된 필드 산화막(10)의 표면이 포토센서를 갖는 광전변환부와 전하전송부의 표면 레벨과 동일하게 되도록 리세스 로코스법에 의해 형성되는 것을 특징으로 한다. 도8a는 고체 촬상 소자 칩을 나타낸 개요도이며, 유효 촬상 영역은 광전변환부와 수직전송로(전하전송부의 일부)를 포함하는 수광영역 및 수평전송로(전하전송부의 일부)로 구성되고, 그 외측에 주변회로로서의 출력회로가 형성된다. p는 고체 촬상 소자의 칩 주변에 형성된 패드이다. 또한, 출력회로를 포함하는 주변회로는 비촬상 영역(B)에 대응된다. 3S는 주변회로의 배선 패턴이다.
또한, 도8a 및 8b의 개요설명도에 도시한 바와 같이, 실리콘기판(1)에는 광전변환부를 포함하는 복수의 포토다이오드 영역이 형성되고, 포토다이오드에 의해 검출된 신호전하를 전송하는 전하전송부가 포토다이오드 영역 사이에 형성된다. 도8b는 도8a의 VIIIB-VIIIB 선의 단면도를 나타낸다.
필드 절연막 이외의 다른 부분은 제 1 실시형태에 의한 통상의 고체 촬상 소자와 동일하게 형성된다.
즉, 도8a 및 8b에 도시된 바와 같이, 실리콘기판(1)의 표면에 형성된 트렌치(T)내에 필드 산화막(10)을 형성하여 기판(1)의 표면 레벨과 필드 산화막(10)의 표면 레벨이 동일해진다.
실리콘기판(1)의 표면에 형성된 트렌치(T)내에 선택적인 산화에 의해 필드 산화막(10)을 형성하고, 비촬상 영역(B)과 유효 촬상 영역(A) 사이의 경계에서 단차가 영(zero)이 되도록 CMP 처리를 적용한다. 이어서, 포토다이오드를 포함하는 광전변환부를 실리콘기판(1)내에 형성하고, 포토다이오드에 의한 광전전류(photocurrent)를 전하전송부에 의해 판독한다.
본 실시형태에 있어서, 실리콘기판(1)내의 비촬상 영역과 전하전송부의 소자 절연 영역에 두께 약 600㎚로 형성된 트렌치(T)내에 선택 산화에 의해 두께 600㎚의 산화 실리콘막을 필드 산화막으로서 형성한다. 수평방향으로 신호전하를 전송하는 수평 전송 레지스터, 신호 처리 회로, 및 배선(7)을 필드 산화막(10)상에 형성한다.
상기 구성에 의해, 도8a 및 8b에 도시된 바와 같이, 평탄한 표면에 상기 패턴을 형성하기 때문에 극히 높은 정밀도로 패턴을 형성할 수 있고, 극히 미세한 전하전송부를 형성할 수 있다. 또한, 주변회로부를 포함하는 배선도 미세화할 수 있다.
상기 실시형태에서는 선택 산화에 의한 필드 산화막(10)을 실리콘기판(1) 표면에 형성된 트렌치(T)내에 형성했지만, 트렌치내에 산화 실리콘막 등을 충전할 수도 있다.
본 발명의 방법에 의하면, 레지스트 에칭-백 방법에 의해 평탄화를 행할 때 언더링 패턴(underling pattern)의 유무에 기인하는 표면 레벨의 스캐터링에 의한 제 2 층 실리콘계 도전성막의 막 감소를 방지하고, 전하 전송 효율이 양호한 고체 촬상 소자를 형성할 수 있다.
상기한 바와 같이, 본 발명의 방법에 의하면, 제 2 층 도전성막을 에칭-백에 의해 평탄화하여 단층 구조의 전하 전송 전극을 형성할 경우, 에칭-백 이전에 제 1 층 도전성막의 더미 패턴을 형성하기 때문에, 패턴 밀도가 소정값 이상으로 설정되고, 막 감소가 방지된다. 특성의 스케터링이 감소되어 신뢰성이 높은 전하 전송 전극을 얻을 수 있고, 이것은 미세하고 감도가 높은 고체 촬상 소자의 형성에 효과적이다.
외국 우선권의 이익이 본 출원내에서 주장되기 때문에 각각의 및 모든 외국 특허출원의 전체 공지는 마치 전체가 공지된 것처럼 참조에 의해 여기에 일체화되어 있다.
Claims (15)
- 광전변환부, 상기 광전변환부에서 생성된 전하를 전송하는 단층 전극 구조의 전하 전송 전극을 구비한 전하전송부, 및 상기 전하전송부에 접속되는 주변회로부를 구비한 고체 촬상 소자의 제조방법으로서:게이트 산화막이 형성된 반도체기판 표면에 제 1 전극 및 상기 광전변환부와 상기 주변회로부의 제 1 층 배선을 구성하는 제 1 층 실리콘계 도전성막의 패턴을 형성하는 공정;상기 제 1 전극의 적어도 측벽에 전극간 절연막이 되는 절연막을 형성하여 제 1 전극/전극간 절연막이 형성된 반도체기판을 형성하는 공정;상기 제 1 전극/전극간 절연막이 형성된 반도체기판 표면에 제 2 전극을 구성하는 제 2 층 실리콘계 도전성막을 형성하여 제 2 층 실리콘계 도전성막이 형성된 반도체기판을 형성하는 공정;상기 제 2 층 실리콘계 도전성막이 형성된 반도체기판에 스핀 코팅 방법에 의해 레지스트를 코팅하는 공정; 및상기 제 2 층 실리콘계 도전성막을 레지스트 에칭-백 방법에 의해 평탄화하는 공정을 포함하고;상기 패턴은 하나 이상의 더미 패턴을 더 포함하고, 상기 패턴을 형성하는 공정은 반도체기판상에서 상기 레지스트의 표면 높이가 저하되지 않도록 상기 하나 이상의 더미 패턴을 형성하는 공정을 포함하는 것을 특징으로 하는 고체 촬상 소자의 제조방법.
- 제 1 항에 있어서,상기 하나 이상의 더미 패턴의 면 밀도가 상기 광전변환부의 제 1 층 배선의 면 밀도 이상이 되도록 상기 하나 이상의 더미 패턴이 형성되는 것을 특징으로 하는 고체 촬상 소자의 제조방법.
- 제 1 항에 있어서,상기 하나 이상의 더미 패턴은, 상기 하나 이상의 더미 패턴 사이의 간격이, 상기 광전변환부의 상기 제 1 층 배선의 배선 간격 이하가 되도록 형성되는 것을 특징으로 하는 고체 촬상 소자의 제조방법.
- 제 1 항에 있어서,상기 평탄화 공정 후에 상기 하나 이상의 더미 패턴의 일부를 에칭, 제거하는 공정을 더 포함하는 것을 특징으로 하는 고체 촬상 소자의 제조방법.
- 제 1 항에 있어서,상기 하나 이상의 더미 패턴은 서로 전기적으로 접속되는 것을 특징으로 하는 고체 촬상 소자의 제조방법.
- 제 5 항에 있어서,상기 하나 이상의 더미 패턴은 벌집 또는 직사각형 형상인 것을 특징으로 하는 고체 촬상 소자의 제조방법.
- 제 1 항에 있어서,상기 하나 이상의 더미 패턴은 상기 제 2 전극에 인접한 영역에 배치되는 하나 이상의 제 1 더미 패턴을 포함하고, 상기 하나 이상의 제 1 더미 패턴은 각각 고립 패턴인 것을 특징으로 하는 고체 촬상 소자의 제조방법.
- 제 1 항에 있어서,상기 전하전송부를 형성하기 전에, 반도체기판 표면에, 광전변환부와 수직전송로를 포함하는 수광영역 및 수평전송로로 구성되는 유효 촬상 영역을 둘러싸도록, 상기 주변회로부 및 상기 전하전송부에 형성된 필드 산화막의 형성 영역에 트렌치를 형성하는 공정;상기 트렌치 내에 필드 산화막을 형성하는 공정;상기 필드 산화막이 형성된 상기 반도체기판 표면을 평탄화하는 표면 평탄화 공정; 및상기 반도체기판 표면에 상기 전하 전송 전극, 상기 광전변환부, 및 상기 주변회로부를 포함하는 소자부를 형성하는 공정을 더 포함하는 것을 특징으로 하는 고체 촬상 소자의 제조방법.
- 제 8 항에 있어서,상기 필드 산화막을 형성하는 공정은 선택 산화(LOCOS) 공정을 포함하는 것 을 특징으로 하는 고체 촬상 소자의 제조방법.
- 제 8 항에 있어서,상기 필드 산화막을 형성하는 공정은 상기 트렌치에 CVD 방법에 의해 절연막을 충전하는 공정을 포함하는 것을 특징으로 하는 고체 촬상 소자의 제조방법.
- 제 8 항에 있어서,상기 반도체기판 표면의 평탄화 공정은 스핀 코팅 방법에 의해 상기 반도체기판 표면에 레지스트를 코팅하는 공정, 및레지스트 에칭-백 방법에 의한 평탄화 공정을 포함하는 것을 특징으로 하는 고체 촬상 소자의 제조방법.
- 제 8 항에 있어서,상기 반도체기판 표면을 평탄화하는 표면 평탄화 공정은 CMP 방법에 의한 상기 반도체기판 표면의 평탄화 공정을 포함하는 것을 특징으로 하는 고체 촬상 소자의 제조방법.
- 제 1 항에 있어서,상기 제 2 층 실리콘계 도전성막을 형성하는 공정에 앞서 상기 제 1 전극의 표면에 에칭 스토퍼로서 스토퍼 층을 형성하는 공정을 더 포함하고,상기 평탄화 공정은 스토퍼로서 상기 스토퍼 층을 사용하여 에칭-백을 행하는 공정인 것을 특징으로 하는 고체 촬상 소자의 제조방법.
- 광전변환부;상기 광전변환부에서 생성된 전하를 전송하는 전하 전송 전극을 갖는 전하전송부; 및상기 전하전송부에 접속된 주변회로부를 포함하는 고체 촬상 소자에 있어서:상기 전하 전송 전극은 제 1 층 실리콘계 도전성막을 갖는 제 1 전극, 및 상기 제 1 전극의 측벽을 커버링하는 전극간 절연막을 개재하여 형성된 제 2 층 실리콘계 도전성막을 갖는 제 2 전극을 포함하는 단층 전극 구조를 가지며,상기 주변회로부의 배선은 제 1 층 실리콘계 도전성막을 포함하며,상기 고체 촬상 소자는 상기 주변회로부에 형성되고, 상기 제 1 전극에 접지 전위가 되도록 구성된 하나 이상의 더미 패턴을 포함하는 것을 특징으로 하는 고체 촬상 소자.
- 제 14 항에 있어서,상기 하나 이상의 더미 패턴은 벌집 또는 직사각형 형상인 것을 특징으로 하는 고체 촬상 소자.
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