KR100793913B1 - 액티브 매트릭스 회로 기판, 이의 제조방법, 및 이를구비한 액티브 매트릭스 디스플레이 장치 - Google Patents

액티브 매트릭스 회로 기판, 이의 제조방법, 및 이를구비한 액티브 매트릭스 디스플레이 장치 Download PDF

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Abstract

본 발명은 비용이 적게 들고, 패터닝 공정이 적게 사용되며, 플렉시블 디스플레이에 적합하도록 하기 위한 것으로, 복수개의 데이터 라인들과, 복수개의 셀렉트 라인들과, 각각이 상기 데이터 라인들 중 하나에 전기적으로 연결되고, 상기 셀렉트 라인들 중 서로 인접한 두 개의 셀렉트 라인에 전기적으로 연결된 복수개의 픽셀 회로들을 포함하고, 상기 각 픽셀 회로는, 게이트 전극이 하나의 셀렉트 라인과 연결되고, 소스/드레인 전극 중 어느 하나가 상기 데이터 라인과 연결된 박막 트랜지스터, 및 제1전극이 상기 소스/드레인 전극 중 다른 하나에 연결되고, 제2전극이 상기 게이트 전극이 연결된 셀렉트 라인에 인접한 다른 셀렉트 라인에 연결된 스토리지 커패시터를 포함하며, 한 픽셀회로의 게이트 전극이, 인접한 다른 픽셀회로의 제2전극과 하나의 선을 형성하는 액티브 매트릭스 회로 기판, 이의 제조방법, 및 이를 구비한 액티브 매트릭스 디스플레이 장치에 관한 것이다.

Description

액티브 매트릭스 회로 기판, 이의 제조방법, 및 이를 구비한 액티브 매트릭스 디스플레이 장치{Active matrix circuit substrate, manufacturing method thereof, and active matrix display device therewith}
도 1은 본 발명에 따른 액티브 매트릭스 디스플레이 장치의 픽셀 회로구성을 개략적으로 도시한 회로도,
도 2는 도 1에 나타난 x번째 열과, y번째 행의 픽셀(P[x-y])의 회로구성을 보다 상세히 도시한 회로도,
도 3a 및 도 3b는 본 발명에 따른 액티브 매트릭스 디스플레이 장치의 단면도,
도 4a는 본 발명의 바람직한 일 실시예에 따른 액티브 매트릭스 회로 기판의 제조단계에서, 제1픽셀전극, 소스 전극, 드레인 전극, 스토리지 커패시터의 제1전극, 및 데이터 라인이 형성된 단계를 도시한 평면도,
도 4b는 도 4a의 A-A'의 단면도,
도 5a는 본 발명의 바람직한 일 실시예에 따른 액티브 매트릭스 회로 기판의 제조단계에서, 반도체층이 형성된 단계를 도시한 평면도,
도 5b는 도 5a의 B-B'의 단면도,
도 6a는 본 발명의 바람직한 일 실시예에 따른 액티브 매트릭스 회로 기판의 제조단계에서, 절연막이 형성된 단계를 도시한 평면도,
도 6b는 도 6a의 C-C'의 단면도,
도 7a는 본 발명의 바람직한 일 실시예에 따른 액티브 매트릭스 회로 기판의 제조단계에서, 게이트 전극, 셀렉트 라인 및 스토리지 커패시터의 제2전극이 형성된 단계를 개략적으로 도시한 평면도,
도 7b는 도 7a의 D-D'의 단면도,
도 8은 본 발명의 액티브 매트릭스 회로 기판의 제조단계에서, 복수개의 제1픽셀전극과, 복수개의 소스 전극과, 복수개의 드레인 전극과, 복수개의 제1전극과, 복수개의 데이터 라인이 형성된 4개의 인접한 픽셀을 나타낸 평면도,
도 9는 본 발명의 액티브 매트릭스 회로 기판의 제조단계에서, 반도체층, 절연막, 복수개의 제2전극, 복수개의 셀렉트 라인, 및 복수개의 게이트 라인이 형성된 4개의 인접한 픽셀을 나타낸 평면도,
도 10은 본 발명의 액티브 매트릭스 회로 기판의 제조단계에서, 절연막을 패터닝한 단계를 개략적으로 도시한 평면도.
종래기술1: WO 99/53371호
종래기술2: WO 03/098696호
종래기술3: US 2003/0059975호
본 발명은 액티브 매트릭스 회로 기판, 이의 제조방법 및 이를 구비한 액티브 매트릭스 디스플레이 장치에 관한 것으로, 더욱 상세하게는 간단하게 플렉시블하게 구현할 수 있는 액티브 매트릭스 기판, 이의 제조방법, 및 이를 구비한 액티브 매트릭스 디스플레이 장치에 관한 것이다.
유기 회로 장치, 예컨대, 평판 디스플레이용 유기 액티브 매트릭스 회로 장치는 최근 점점 더 중요해지고 있다. 그런데, 이에 있어 한계 사항은 여전히 제조 비용에 관한 문제이다. 따라서, 저비용 제조공정에 기초를 둔 디스플레이를 구현할 필요가 있다.
종래기술1에는 미세봉지된(microencapsulated) 전기영동(electrophoretic) 입자들을 디스플레이 매체로 구비하고, 유기 TFT 매트릭스를 갖는 디스플레이가 개시되어 있다.
종래기술2에는 패터닝된 막을 제공하기 위해 리소그래피 기술을 사용하고, 잉크젯 프린팅 기술을 이용해 구획화된 영역에 반도체 물질을 증착하는 기술이 개시되어 있다.
종래기술3에는 소수성인 표면과 친수성인 표면에 잉크젯 프린트된 반도체들을 한정하는 기술이 개시되어 있다. 개시된 방법에 의하면, 소수성 기판 영역이나 친수성 기판 영역에 잉크를 한정시키기 위해, 표면을 패터닝하는 단계가 필요하다.
이러한 종래기술들에 따르면, 액티브 매트릭스 회로 구조는 각 유기 박막 트랜지스터들, 스토리지 커패시터들, 및 각 신호 라인들(e.g. 데이터 라인들 및 셀렉트 라 인들)을 정의할 수 있는 많은 값비싼 패터닝 단계들을 필요로 하게 된다.
따라서, 본 발명의 주된 목적은 비용이 적게 들고, 패터닝 공정이 적게 사용되며, 플렉시블 디스플레이에 적합한 액티브 매트릭스 회로 구조를 제공하는 것이다.
본 발명의 다른 목적은 보다 적은 비용으로 실현할 수 있는 액티브 매트릭스 회로 구조의 제조방법을 제공하는 것이다.
상기 목적을 달성하기 위하여, 본 발명은 복수개의 데이터 라인들과, 복수개의 셀렉트 라인들과, 각각이 상기 데이터 라인들 중 하나에 전기적으로 연결되고, 상기 셀렉트 라인들 중 서로 인접한 두 개의 셀렉트 라인에 전기적으로 연결된 복수개의 픽셀 회로들을 포함하고, 상기 각 픽셀 회로는, 게이트 전극이 하나의 셀렉트 라인과 연결되고, 소스/드레인 전극 중 어느 하나가 상기 데이터 라인과 연결된 박막 트랜지스터, 및 제1전극이 상기 소스/드레인 전극 중 다른 하나에 연결되고, 제2전극이 상기 게이트 전극이 연결된 셀렉트 라인에 인접한 다른 셀렉트 라인에 연결된 스토리지 커패시터를 포함하며, 한 픽셀회로의 게이트 전극이, 인접한 다른 픽셀회로의 제2전극과 하나의 선을 형성하는 액티브 매트릭스 회로 기판을 제공한다.
본 발명은 또한, 제1기판 상에, 복수개의 데이터 라인들, 복수개의 픽셀 회로의 스토리지 커패시터의 복수개의 제1전극들, 및 상기 복수개의 픽셀 회로의 박막 트랜지스터의 복수개의 소스 및 드레인 전극들을 형성하는 단계와, 상기 각 소스 전극과 드레인 전극의 사이에 반도체층을 형성하는 단계와, 상기 소스 및 드레인 전극들, 상기 반도체층 및 제1전극들을 덮도록 절연막을 형성하는 단계와, 상기 절연막 상에, 복수개의 셀렉트 라인들, 상기 복수개의 픽셀 회로의 스토리지 커패시터의 복수개의 제2전극들, 및 상기 복수개의 픽셀 회로의 박막 트랜지스터의 복수개의 게이트 전극들을 형성하는 단계를 포함하고, 한 픽셀회로의 게이트 전극과, 인접한 다른 픽셀회로의 제2전극이 도전성 물질로 하나의 선을 형성함에 의해 형성되는 액티브 매트릭스 회로 기판의 제조방법을 제공한다.
본 발명은 또한, 복수개의 데이터 라인들과, 복수개의 셀렉트 라인들과, 각각이 상기 데이터 라인들 중 하나에 전기적으로 연결되고, 상기 셀렉트 라인들 중 서로 인접한 두 개의 셀렉트 라인에 전기적으로 연결된 복수개의 픽셀 회로들과, 상기 각 픽셀 회로에 전기적으로 연결된 것으로, 각각이 제1픽셀 전극 및 제2픽셀 전극을 포함하는 복수개의 디스플레이 소자들을 포함하고, 상기 각 픽셀 회로는, 게이트 전극이 하나의 셀렉트 라인과 연결되고, 소스/드레인 전극 중 어느 하나가 상기 데이터 라인과 연결된 박막 트랜지스터와, 제1전극이 상기 소스/드레인 전극 중 다른 하나에 연결되고, 제2전극이 상기 게이트 전극이 연결된 셀렉트 라인에 인접한 다른 셀렉트 라인에 연결된 스토리지 커패시터를 포함하며, 한 픽셀회로의 게이트 전극이, 인접한 다른 픽셀회로의 제2전극과 하나의 선을 형성하는 액티브 매 트릭스 디스플레이 장치를 제공한다.
이하 첨부된 도면을 참조하여, 바람직한 실시예에 따른 본 발명을 상세히 설명하기로 한다.
도 1은 본 발명에 따른 액티브 매트릭스 디스플레이 장치의 픽셀 회로 구성을 개략적으로 도시한 회로도로, n개의 데이터 라인들(D[n])과, m개의 셀렉트 라인들(S[m])을 갖는다. 상기 액티브 매트릭스 디스플레이 장치의 x번째 열과, y번째 행의 픽셀은 도면부호 P[x-y]로 표시된다.
도 2는 도 1에 나타난 x번째 열과, y번째 행의 픽셀(P[x-y])의 회로구성을 보다 상세히 나타낸 것이다. 상기 픽셀(P[x-y])은 픽셀 회로를 구비하고 있는 데, 이 픽셀 회로는 하나의 데이터 라인(D[x])에 전기적으로 연결되어 있고, 두 개의 서로 인접한 셀렉트 라인(S[y-1], S[y])에 전기적으로 연결되어 있다.
상기 픽셀(P[x-y])의 픽셀 회로는 유기 박막 트랜지스터(11)를 구비하고, 상기 유기 박막 트랜지스터(11)는 소스 전극(1), 드레인 전극(2), 게이트 전극(3), 소스 전극(1)과 드레인 전극(2) 사이에 배치된 반도체층(도2에서는 도시하지 않음) 및 게이트 전극(3)과 반도체층 사이에 배치된 절연막(8, 도2에서는 도시하지 않음)을 포함한다. 상기 픽셀(P[x-y])의 픽셀 회로는 또한, 스토리지 커패시터(15)를 구비하고, 상기 스토리지 커패시터(15)는 제1전극(14), 제2전극(15) 및 상기 제1전극(14)과 제2전극(15) 사이에 배치된 절연막(8)을 포함한다. 상기 픽셀(P[x-y])은 또한, 상기 픽셀 회로에 전기적으로 연결된 디스플레이 소자(19)를 더 포함하는 데, 이 디스플레이 소자(19)는 제1픽셀전극(4) 및 제2픽셀전극(13)을 포함한다. 상기 디스플레이 소자(19)는 기능층(21, 도2에서는 도시하지 않음)을 구비하는 데, 만일, 상기 디스플레이 소자(19)가 전기영동(electrophoretic)소자일 경우, 상기 디스플레이 소자(19)는 제1픽셀전극(4)과 제2픽셀전극(13) 사이에 배치되어 전계에 의해 조절되는 파티클들을 구비한 기능층을 포함하게 된다. 상기 기능층(21)은 이외에도 전기발색(electrochrome) 기능층, 또는 액정디스플레이 기능층이 될 수 있다.
상기 제2픽셀전극(13)은 커먼전압(Vcom)에 연결되어 있다. 상기 유기 박막 트랜지스터(11)의 소스전극(1)은 x 번째 열의 데이터 라인(D[x])에 연결되어 있고, 게이트 전극(3)은 y 번째 행의 셀렉트 라인(S[y])에 연결되어 있으며, 드레인 전극(2)은 스토리지 커패시터(10)의 제1전극(14) 및 디스플레이 소자(19)의 제1픽셀전극(4)에 연결되어 있다. 또한, 스토리지 커패시터(10)의 제2전극(15)은 y-1 번째 행의 셀렉트 라인(S[y-1])에 연결되어 있다.
이러한 회로구성은 도 3a에서 볼 수 있는 단면 구성으로 구현될 수 있다. 소스전극(1), 드레인 전극(2), 제1픽셀전극(4), 및 스토리지 커패시터(10)의 제1전극(14)이 제1기판(18) 상에 형성되어 있다. 반도체층(7)은 소스 전극(1)과 드레인 전극(2) 사이에 배치된다. 절연막(8)이 상기 전체 구조를 덮도록 배치된다. 상기 절연막(8) 위에, 게이트 전극(3), 스토리지 커패시터(10)의 제2전극(15), 및 이 제2전극(15)과 연결된 셀렉트 라인(S)이 배치되고, 버퍼층(9)이 절연막(8), 제2전극(15), 및 셀렉트 라인(S)을 덮는다. 버퍼층(9) 위로는 기능층(21), 제2 픽셀전극(13), 및 캐리어 기판으로 사용되는 제2기판(22)이 순차로 배치된다. 상기 디스플레이 소자(19)에 의해 반사된 빛은 관찰자(20)에 의해 인지될 수 있다.
도 3b는 상기 액티브 매트릭스 디스플레이 장치를 두 개의 파트로 나누어 나타낸 것이다. 제1픽셀전극(4)은 구성 요소 1~8,10~12,14~15 및 18을 포함하는 액티브 매트릭스 회로기판(30)의 부분이고, 제2픽셀전극(13)은 구성 요소 9,13,21 및 22를 포함하는 디스플레이 기판(40)의 부분이다.
도 3b에서 볼 수 있듯이, 본 발명의 액티브 매트릭스 디스플레이 장치는 두 개의 부분, 즉, 액티브 매트릭스 회로 기판(30)과 디스플레이 기판(40)으로 구비될 수 있다. 도3b에서, 상기 디스플레이 기판(40)은 화살표로 표시된 바와 같이 상기 액티브 매트릭스 회로기판(30)에 라미네이트될 수 있고, 이에 따라 액티브 매트릭스 디스플레이 장치를 형성할 수 있다. 도 3b에서 볼 때, 상기 버퍼층(9)은 디스플레이 기판(40)에 형성된 것으로 도시되었으나, 반드시 이에 한정되는 것은 아니며, 액티브 매트릭스 회로기판(30)에 형성되어 있을 수도 있고, 양쪽 모두에 형성되어 있을 수도 있다.
다음으로, 본 발명의 액티브 매트릭스 디스플레이 장치의 액티브 매트릭스 회로기판(30)의 제조단계를 통해 본 발명의 특징적 구성을 보다 상세히 설명한다.
도 4a 내지 도 7b는 본 발명의 액티브 매트릭스 디스플레이 장치의 액티브 매트릭스 회로기판(30)의 제조단계를 순차적으로 나타낸 것이다.
도 4a는 전술한 본 발명의 액티브 매트릭스 회로 기판(30)의 제조단계에서, 제1픽셀전극(4), 소스 전극(1), 드레인 전극(2), 스토리지 커패시터의 제1 전극(14), 및 데이터 라인(D)이 제1기판(18) 상에 형성된 상태를 도시한 평면도이고, 도4b는 도 4a의 A-A'라인의 단면을 나타낸 것이다. 상기 소스 전극(1) 및 드레인 전극(2)은 고기능 TFT를 구현하기 위해 상호 교호적으로 엇갈려(interdigited) 있다. 상기 제1픽셀전극(4), 스토리지 커패시터의 제1전극(14), 소스전극(1) 및 드레인 전극(2)은 동일 층으로, 동시에 형성될 수 있으며, 동일한 물질에 의해 형성되어 패터닝될 수 있다.
도 5a는 본 발명의 액티브 매트릭스 회로 기판(30)의 제조단계에서, 소스 전극(1)과 드레인 전극(2)이 엇갈린 영역에 반도체층(7)이 형성된 단계를 개략적으로 도시한 평면도이고, 도 5b는 도 5a의 B-B'의 단면도이다. 이 다음 단계로서, 도 6a 및 도 6b에서 볼 수 있듯이, 절연막(8)이 전체 액티브 매트릭스 회로기판을 덮는다.
도 7a는 본 발명의 액티브 매트릭스 회로 기판(30)의 제조단계에서, 게이트 전극(3), 셀렉트 라인(S) 및 스토리지 커패시터(10)의 제2전극(15)이 형성된 단계를 개략적으로 도시한 평면도이고, 도 7b는 도 7a의 D-D'의 단면도이다. 본 발명에 따르면, 게이트 전극(3), 셀렉트 라인(S), 및 스토리지 커패시터(10)의 제2전극(15)이 하나의 선으로 형성되며, 바람직하게는 하나의 직선으로 형성된다. 이에 따라 본 발명의 액티브 매트릭스 회로 기판(30)이 제조된다. 상기 액티브 매트릭스 회로 기판(30)은 별도의 절연물로 패시베이션될 수 있다. 전술한 디스플레이 기판(40)이 상기 패시베이션된 액티브 매트릭스 회로 기판(30)에 라미네이팅될 수 있다. 이러한 액티브 매트릭스 회로 기판(30)에 기초한 본 발명의 액티브 매트릭스 디스플레이 장치는 각 셀렉트 라인(S)에 부의 전압(ex. -20V)이 인가됨으로써 각 픽셀이 어드레싱될 수 있다. 이에 따라 상기 유기 박막 트랜지스터(11)는 턴 온되면, 부의 데이터 전압(ex. -15V)이 스토리지 커패시터(10)를 챠지시킨다. 선택되지 않은 열은 그라운드로 스위치되어 있다. 상기 스토리지 커패시터(10)는 한 프레임 시간동안 디스플레이 소자(19)에 공급되는 전압을 저장한다.
본 발명에 따르면, 상기 게이트 전극(3), 스토리지 커패시터(10)의 제2전극(15), 및 셀렉트 라인(S), 예컨대 셀렉트 라인(S)의 적어도 일 부분이 동일 조성물에 의해 일체로 형성된다. 상기 박막 트랜지스터(11)는 상기 스토리지 커패시터(10)에 바로 인접하여 위치하고, 양 소자는 하나의 직선상으로 제조될 수 있다. 따라서, 이러한 구조는 셀렉트 라인(6)과 스토리지 커패시터(10)를 위해 별도의 면적을 필요로 하지 않으므로, 고밀도의 집속을 보여준다. 이렇게 직선적인 디자인과 단일 선상의 스위칭 구조는 잉크젯 프린팅 공정에 가장 적합하다. 단지 하나의 직선이 게이트 전극, 스토리지 커패시터의 제2전극, 셀렉트 라인을 형성할 수 있다.
상기 제1기판(18)으로는 글라스나, 플라스틱 또는 금속 호일을 사용할 수 있다. 소스/드레인 전극(1,2)과 제1픽셀전극(4)을 패터닝하는 데에 리소그래피법을 사용할 수 있다. 유기 반도체층(17)은 저온 공정, 예컨대 잉크젯 프린팅 방법으로 직접 패터닝할 수 있다. 절연막(8)은 유기물로서 형성할 수 있는 데, 스핀 코팅 또는 잉크젯 프린팅 방법에 의해 형성할 수 있다. 그러나, 반드시 이에 한정되지 않으며, 스크린 프린팅이나 증착의 방법을 사용할 수 있다.
셀렉트 라인(S)의 패터닝은 잉크젯 방법을 사용할 경우, 후술하는 바와 같이, 직선상으로 프린팅하면 되므로, 더욱 효과적이다. 그러나, 반드시 이에 한정되지 않으며, 스크린 프린팅, 오프셋(offset) 프린팅이나 섀도우 마스크를 이용한 직접 증착의 방법을 사용할 수 있다.
선택적인 패시베이션 또는 버퍼층(9)의 형성은 스핀 코팅에 의해 행할 수 있다.
도 8은 본 발명의 액티브 매트릭스 회로 기판(30)의 제조단계에서, 복수개의 제1픽셀전극(4)과, 복수개의 소스 전극(1)과, 복수개의 드레인 전극(2)과, 복수개의 제1전극(14)과, 복수개의 데이터 라인(D)이 형성된 4개의 인접한 픽셀을 나타낸 평면도이다. 도 9 및 도 10은 도 8의 단계 이후, 반도체층(7), 절연막(8) 및 데이터 라인(D[y])이 더 형성된 상태를 도시한 서로 다른 실시예의 평면도이다.
도 9 및 도 10에서 볼 수 있듯이, 직선상으로 형성되어 있는 픽셀 P[x-y]의 셀렉트 라인(S[y])은 픽셀 P[x-y]의 게이트 전극(3)이 됨과 동시에, 인접한 픽셀인 픽셀 P[x-(y+1)]의 스토리지 커패시터의 제2전극(15)이 된다.
한편, 상기 절연막(8)은 도 9에서 볼 수 있듯이, 전체 픽셀들을 모두 덮도록 형성될 수도 있으나, 도 10에서 볼 수 있듯이, 셀렉트 라인(S[y])을 따라 직선상으로 형성될 수 있다. 이 경우, 도 3a의 단면구조에서 볼 때, 디스플레이 소자(19)의 제1픽셀 전극(4)과 제2픽셀 전극(13)의 거리가 가깝게 되어 보다 높은 전계를 형성할 수 있다. 이 경우, 보다 낮은 전압으로도 픽셀을 콘트롤할 수 있다. 이러한 효과는 도 3a에서 버퍼층(9)을 셀렉트 라인(S[y])을 따라 직선상으로 형성할 경우에도 동일하다.
상술한 바와 같은 본 발명에 따르면, 다음과 같은 효과를 얻을 수 있다.
첫째, 게이트 전극, 커패시터가 집적된 셀렉트 라인으로 인해 고밀도 집속을 이룰 수 있다.
둘째, 고성능 유기 박막 트랜지스터를 이룰 수 있는 소스/드레인 패터닝을 단일 마스킹 단계로 이룰 수 있으며, 후속 공정을 줄일 수 있다.
셋째, 패터닝을 위한 복잡한 공정이 필요없고, 단지 하나의 선으로 게이트 전극, 커패시터의 전극, 셀렉트 라인을 구현할 수 있다.
넷째, 롤(roll)-to-롤(roll) 공정이 적용 가능하다.
다섯째, 간단한 공정으로 인해, 높은 수율(high yield)을 얻을 수 있다.
여섯째, 비아홀을 필요로 하지 않는다.
일곱째, 비용면에서 효과적인 잉크젯 프린팅 방법으로 유기 반도체, 유기 절연막, 게이트, 커패시터, 셀렉트 라인 등을 패터닝할 수 있다.
본 발명은 첨부된 도면에 도시된 일 실시예를 참고로 설명되었으나 이는 예시적인 것에 불과하며, 당해 기술분야에서 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 타 실시예가 가능하다는 점을 이해할 수 있을 것이다. 따라서 본 발명의 진정한 보호 범위는 첨부된 청구 범위에 의해서만 정해져야 할 것이다.

Claims (30)

  1. 복수개의 데이터 라인들;
    복수개의 셀렉트 라인들; 및
    각각이 상기 데이터 라인들 중 하나에 전기적으로 연결되고, 상기 셀렉트 라인들 중 서로 인접한 두 개의 셀렉트 라인에 전기적으로 연결된 복수개의 픽셀 회로들;을 포함하고,
    상기 각 픽셀 회로는,
    게이트 전극이 하나의 셀렉트 라인과 연결되고, 소스/드레인 전극 중 어느 하나가 상기 데이터 라인과 연결된 유기 박막 트랜지스터; 및
    제1전극이 상기 소스/드레인 전극 중 다른 하나에 연결되고, 제2전극이 상기 게이트 전극이 연결된 셀렉트 라인에 인접한 다른 셀렉트 라인에 연결된 스토리지 커패시터;를 포함하며,
    한 픽셀회로의 게이트 전극이, 인접한 다른 픽셀회로의 제2전극과 하나의 선을 형성하는 액티브 매트릭스 회로 기판.
  2. 제 1항에 있어서,
    상기 한 픽셀회로의 게이트 전극이, 상기 인접한 다른 픽셀회로의 제2전극과 하나의 직선을 형성하는 것을 특징으로 하는 액티브 매트릭스 회로 기판.
  3. 제 1항에 있어서,
    상기 한 픽셀회로의 게이트 전극 및 상기 게이트 전극에 연결된 셀렉트 라인이, 상기 인접한 다른 픽셀회로의 제2전극과 하나의 선을 형성하는 것을 특징으로 하는 액티브 매트릭스 회로 기판.
  4. 제 3항에 있어서,
    상기 한 픽셀회로의 게이트 전극 및 상기 게이트 전극에 연결된 셀렉트 라인이, 상기 인접한 다른 픽셀회로의 제2전극과 하나의 직선을 형성하는 것을 특징으로 하는 액티브 매트릭스 회로 기판.
  5. 제 1항에 있어서,
    상기 한 픽셀회로의 게이트 전극, 및 상기 픽셀회로의 유기 박막 트랜지스터에 중첩되는 셀렉트 라인의 부분이, 상기 인접한 다른 픽셀회로의 제2전극과 하나의 선을 형성하는 것을 특징으로 하는 액티브 매트릭스 회로 기판.
  6. 제 5항에 있어서,
    상기 한 픽셀회로의 게이트 전극, 및 상기 픽셀회로의 유기 박막 트랜지스터에 중첩되는 셀렉트 라인의 부분이, 상기 인접한 다른 픽셀회로의 제2전극과 하나의 직선을 형성하는 것을 특징으로 하는 액티브 매트릭스 회로 기판.
  7. 제 1 항 내지 제 6항 중 어느 한 항에 있어서,
    상기 소스 전극과 상기 드레인 전극은 상호 교호적으로 엇갈려(interdigited)있는 것을 특징으로 하는 액티브 매트릭스 회로 기판.
  8. 제 1 항 내지 제 6항 중 어느 한 항에 있어서,
    상기 한 픽셀회로의 유기 박막 트랜지스터와, 상기 인접한 다른 픽셀회로의 스토리지 커패시터는 서로 인접하여 위치하는 것을 특징으로 하는 액티브 매트릭스 회로 기판.
  9. 제 1 항 내지 제 6항 중 어느 한 항에 있어서,
    상기 한 픽셀회로의 셀렉트 라인은, 상기 인접한 다른 픽셀회로의 스토리지 커패시터의 제2전극을 형성하는 것을 특징으로 하는 액티브 매트릭스 회로 기판.
  10. 삭제
  11. 제1기판 상에, 복수개의 데이터 라인들, 복수개의 픽셀 회로의 스토리지 커패시터의 복수개의 제1전극들, 및 상기 복수개의 픽셀 회로의 유기 박막 트랜지스터의 복수개의 소스 및 드레인 전극들을 형성하는 단계;
    상기 각 소스 전극과 드레인 전극의 사이에 반도체층을 형성하는 단계;
    상기 소스 및 드레인 전극들, 상기 반도체층 및 제1전극들을 덮도록 절연막을 형성하는 단계; 및
    상기 절연막 상에, 복수개의 셀렉트 라인들, 상기 복수개의 픽셀 회로의 스토리지 커패시터의 복수개의 제2전극들, 및 상기 복수개의 픽셀 회로의 유기 박막 트랜지스터의 복수개의 게이트 전극들을 형성하는 단계;를 포함하고,
    한 픽셀회로의 게이트 전극과, 인접한 다른 픽셀회로의 제2전극이 도전성 물질로 하나의 선을 형성함에 의해 형성되는 액티브 매트릭스 회로 기판의 제조방법.
  12. 제 11항에 있어서,
    상기 한 픽셀회로의 게이트 전극과, 상기 인접한 다른 픽셀회로의 제2전극이 도전성 물질로 하나의 직선을 형성함에 의해 형성되는 것을 특징으로 하는 액티브 매트릭스 회로 기판의 제조방법.
  13. 제 11항 또는 제12항에 있어서,
    상기 한 픽셀회로의 게이트 전극과, 상기 인접한 다른 픽셀회로의 제2전극은 잉크젯 프린팅, 스크린 프린팅, 오프셋(offset) 프린팅, 또는 섀도우 마스크를 통한 증착에 의해 형성되는 것을 특징으로 하는 액티브 매트릭스 회로 기판의 제조방법.
  14. 제 11항에 있어서,
    상기 한 픽셀회로의 게이트 전극 및 상기 게이트 전극에 연결된 셀렉트 라인과, 상기 인접한 다른 픽셀회로의 제2전극이 하나의 선을 형성함에 의해 형성되는 것을 특징으로 하는 액티브 매트릭스 회로 기판의 제조방법.
  15. 제 14항에 있어서,
    상기 한 픽셀회로의 게이트 전극 및 상기 게이트 전극에 연결된 셀렉트 라인과, 상기 인접한 다른 픽셀회로의 제2전극이 하나의 직선을 형성함에 의해 형성되는 것을 특징으로 하는 액티브 매트릭스 회로 기판의 제조방법.
  16. 제 14항 또는 제15항에 있어서,
    상기 한 픽셀회로의 게이트 전극 및 상기 게이트 전극에 연결된 셀렉트 라인과, 상기 인접한 다른 픽셀회로의 제2전극은 잉크젯 프린팅, 스크린 프린팅, 오프셋(offset) 프린팅, 또는 섀도우 마스크를 통한 증착에 의해 형성되는 것을 특징으로 하는 액티브 매트릭스 회로 기판의 제조방법.
  17. 제 11항에 있어서,
    상기 한 픽셀회로의 유기 박막 트랜지스터와 중첩되는 셀렉트 라인의 부분과, 상기 인접한 다른 픽셀회로의 제2전극이 하나의 선을 형성함에 의해 형성되는 것을 특징으로 하는 액티브 매트릭스 회로 기판의 제조방법.
  18. 제 17항에 있어서,
    상기 한 픽셀회로의 유기 박막 트랜지스터와 중첩되는 셀렉트 라인의 부분과, 상기 인접한 다른 픽셀회로의 제2전극이 하나의 직선을 형성함에 의해 형성되는 것을 특징으로 하는 액티브 매트릭스 회로 기판의 제조방법.
  19. 제 17항 또는 제18항에 있어서,
    상기 한 픽셀회로의 유기 박막 트랜지스터와 중첩되는 셀렉트 라인의 부분과, 상기 인접한 다른 픽셀회로의 제2전극은 잉크젯 프린팅, 스크린 프린팅, 오프셋(offset) 프린팅, 또는 섀도우 마스크를 통한 증착에 의해 형성되는 것을 특징으로 하는 액티브 매트릭스 회로 기판의 제조방법.
  20. 제11항, 제12항, 제14항, 제15항, 제17항 또는 제18항 중 어느 한 항에 있어서,
    상기 절연막은 잉크젯 프린팅, 스크린 프린팅, 오프셋(offset) 프린팅, 또는 섀도우 마스크를 통한 증착에 의해 직선상으로 패터닝되어 형성되는 것을 특징으로 하는 액티브 매트릭스 회로 기판의 제조방법.
  21. 복수개의 데이터 라인들;
    복수개의 셀렉트 라인들;
    각각이 상기 데이터 라인들 중 하나에 전기적으로 연결되고, 상기 셀렉트 라인들 중 서로 인접한 두 개의 셀렉트 라인에 전기적으로 연결된 복수개의 픽셀 회로들; 및
    상기 각 픽셀 회로에 전기적으로 연결된 것으로, 각각이 제1픽셀 전극 및 제2픽셀 전극을 포함하는 복수개의 디스플레이 소자들;을 포함하고,
    상기 각 픽셀 회로는,
    게이트 전극이 하나의 셀렉트 라인과 연결되고, 소스/드레인 전극 중 어느 하나가 상기 데이터 라인과 연결된 유기 박막 트랜지스터; 및
    제1전극이 상기 소스/드레인 전극 중 다른 하나에 연결되고, 제2전극이 상기 게이트 전극이 연결된 셀렉트 라인에 인접한 다른 셀렉트 라인에 연결된 스토리지 커패시터;를 포함하며,
    한 픽셀회로의 게이트 전극이, 인접한 다른 픽셀회로의 제2전극과 하나의 선을 형성하는 액티브 매트릭스 디스플레이 장치.
  22. 제 21항에 있어서,
    상기 한 픽셀회로의 게이트 전극이, 상기 인접한 다른 픽셀회로의 제2전극과 하나의 직선을 형성하는 것을 특징으로 하는 액티브 매트릭스 디스플레이 장치.
  23. 제 21항에 있어서,
    상기 한 픽셀회로의 게이트 전극 및 상기 게이트 전극에 연결된 셀렉트 라인 이, 상기 인접한 다른 픽셀회로의 제2전극과 하나의 선을 형성하는 것을 특징으로 하는 액티브 매트릭스 디스플레이 장치.
  24. 제 23항에 있어서,
    상기 한 픽셀회로의 게이트 전극 및 상기 게이트 전극에 연결된 셀렉트 라인이, 상기 인접한 다른 픽셀회로의 제2전극과 하나의 직선을 형성하는 것을 특징으로 하는 액티브 매트릭스 디스플레이 장치.
  25. 제 21항에 있어서,
    상기 한 픽셀회로의 게이트 전극 및 상기 픽셀회로의 유기 박막 트랜지스터에 중첩되는 셀렉트 라인의 부분이, 상기 인접한 다른 픽셀회로의 제2전극 및 상기 인접한 다른 픽셀회로의 제1픽셀전극과 하나의 선을 형성하는 것을 특징으로 하는 액티브 매트릭스 디스플레이 장치.
  26. 제 25항에 있어서,
    상기 한 픽셀회로의 게이트 전극 및 상기 픽셀회로의 유기 박막 트랜지스터에 중첩되는 셀렉트 라인의 부분이, 상기 인접한 다른 픽셀회로의 제2전극 및 상기 인접한 다른 픽셀회로의 제1픽셀전극과 하나의 직선을 형성하는 것을 특징으로 하는 액티브 매트릭스 디스플레이 장치.
  27. 제 21 항 내지 제 26항 중 어느 한 항에 있어서,
    상기 소스 전극과 상기 드레인 전극은 상호 교호적으로 엇갈려(interdigited)있는 것을 특징으로 하는 액티브 매트릭스 디스플레이 장치.
  28. 제 21 항 내지 제 26항 중 어느 한 항에 있어서,
    상기 한 픽셀회로의 유기 박막 트랜지스터와, 상기 인접한 다른 픽셀회로의 스토리지 커패시터는 서로 인접하여 위치하는 것을 특징으로 하는 액티브 매트릭스 디스플레이 장치.
  29. 제 21 항 내지 제 26항 중 어느 한 항에 있어서,
    상기 디스플레이 소자는 전기발색(electrochrome) 디스플레이 소자, 전기영동(electrophoretic) 디스플레이 소자, 또는 액정 디스플레이 소자인 것을 특징으로 하는 액티브 매트릭스 디스플레이 장치.
  30. 삭제
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