KR100782673B1 - 성막 방법 및 반도체 장치의 제조 방법 - Google Patents

성막 방법 및 반도체 장치의 제조 방법 Download PDF

Info

Publication number
KR100782673B1
KR100782673B1 KR1020067003057A KR20067003057A KR100782673B1 KR 100782673 B1 KR100782673 B1 KR 100782673B1 KR 1020067003057 A KR1020067003057 A KR 1020067003057A KR 20067003057 A KR20067003057 A KR 20067003057A KR 100782673 B1 KR100782673 B1 KR 100782673B1
Authority
KR
South Korea
Prior art keywords
film
carbon film
added carbon
forming
opening
Prior art date
Application number
KR1020067003057A
Other languages
English (en)
Other versions
KR20060038469A (ko
Inventor
고헤이 가와무라
야스오 고바야시
겐이치 니시자와
야스히로 데라이
아키라 아사노
Original Assignee
동경 엘렉트론 주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 동경 엘렉트론 주식회사 filed Critical 동경 엘렉트론 주식회사
Publication of KR20060038469A publication Critical patent/KR20060038469A/ko
Application granted granted Critical
Publication of KR100782673B1 publication Critical patent/KR100782673B1/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02107—Forming insulating materials on a substrate
    • H01L21/02109—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates
    • H01L21/02112—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer
    • H01L21/02118—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer carbon based polymeric organic or inorganic material, e.g. polyimides, poly cyclobutene or PVC
    • H01L21/0212—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer carbon based polymeric organic or inorganic material, e.g. polyimides, poly cyclobutene or PVC the material being fluoro carbon compounds, e.g.(CFx) n, (CHxFy) n or polytetrafluoroethylene
    • C—CHEMISTRY; METALLURGY
    • C23—COATING METALLIC MATERIAL; COATING MATERIAL WITH METALLIC MATERIAL; CHEMICAL SURFACE TREATMENT; DIFFUSION TREATMENT OF METALLIC MATERIAL; COATING BY VACUUM EVAPORATION, BY SPUTTERING, BY ION IMPLANTATION OR BY CHEMICAL VAPOUR DEPOSITION, IN GENERAL; INHIBITING CORROSION OF METALLIC MATERIAL OR INCRUSTATION IN GENERAL
    • C23C—COATING METALLIC MATERIAL; COATING MATERIAL WITH METALLIC MATERIAL; SURFACE TREATMENT OF METALLIC MATERIAL BY DIFFUSION INTO THE SURFACE, BY CHEMICAL CONVERSION OR SUBSTITUTION; COATING BY VACUUM EVAPORATION, BY SPUTTERING, BY ION IMPLANTATION OR BY CHEMICAL VAPOUR DEPOSITION, IN GENERAL
    • C23C16/00—Chemical coating by decomposition of gaseous compounds, without leaving reaction products of surface material in the coating, i.e. chemical vapour deposition [CVD] processes
    • C23C16/22—Chemical coating by decomposition of gaseous compounds, without leaving reaction products of surface material in the coating, i.e. chemical vapour deposition [CVD] processes characterised by the deposition of inorganic material, other than metallic material
    • C23C16/26—Deposition of carbon only
    • C—CHEMISTRY; METALLURGY
    • C23—COATING METALLIC MATERIAL; COATING MATERIAL WITH METALLIC MATERIAL; CHEMICAL SURFACE TREATMENT; DIFFUSION TREATMENT OF METALLIC MATERIAL; COATING BY VACUUM EVAPORATION, BY SPUTTERING, BY ION IMPLANTATION OR BY CHEMICAL VAPOUR DEPOSITION, IN GENERAL; INHIBITING CORROSION OF METALLIC MATERIAL OR INCRUSTATION IN GENERAL
    • C23C—COATING METALLIC MATERIAL; COATING MATERIAL WITH METALLIC MATERIAL; SURFACE TREATMENT OF METALLIC MATERIAL BY DIFFUSION INTO THE SURFACE, BY CHEMICAL CONVERSION OR SUBSTITUTION; COATING BY VACUUM EVAPORATION, BY SPUTTERING, BY ION IMPLANTATION OR BY CHEMICAL VAPOUR DEPOSITION, IN GENERAL
    • C23C16/00—Chemical coating by decomposition of gaseous compounds, without leaving reaction products of surface material in the coating, i.e. chemical vapour deposition [CVD] processes
    • C23C16/56—After-treatment
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02107—Forming insulating materials on a substrate
    • H01L21/02225—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer
    • H01L21/0226—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a deposition process
    • H01L21/02263—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a deposition process deposition from the gas or vapour phase
    • H01L21/02271—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a deposition process deposition from the gas or vapour phase deposition by decomposition or reaction of gaseous or vapour phase compounds, i.e. chemical vapour deposition
    • H01L21/02274—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a deposition process deposition from the gas or vapour phase deposition by decomposition or reaction of gaseous or vapour phase compounds, i.e. chemical vapour deposition in the presence of a plasma [PECVD]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02107—Forming insulating materials on a substrate
    • H01L21/02296—Forming insulating materials on a substrate characterised by the treatment performed before or after the formation of the layer
    • H01L21/02318—Forming insulating materials on a substrate characterised by the treatment performed before or after the formation of the layer post-treatment
    • H01L21/02337—Forming insulating materials on a substrate characterised by the treatment performed before or after the formation of the layer post-treatment treatment by exposure to a gas or vapour
    • H01L21/0234—Forming insulating materials on a substrate characterised by the treatment performed before or after the formation of the layer post-treatment treatment by exposure to a gas or vapour treatment by exposure to a plasma
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/312—Organic layers, e.g. photoresist
    • H01L21/3127—Layers comprising fluoro (hydro)carbon compounds, e.g. polytetrafluoroethylene
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
    • H01L21/76802—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics
    • H01L21/76814—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics post-treatment or after-treatment, e.g. cleaning or removal of oxides on underlying conductors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
    • H01L21/76822—Modification of the material of dielectric layers, e.g. grading, after-treatment to improve the stability of the layers, to increase their density etc.
    • H01L21/76826—Modification of the material of dielectric layers, e.g. grading, after-treatment to improve the stability of the layers, to increase their density etc. by contacting the layer with gases, liquids or plasmas
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
    • H01L21/76841—Barrier, adhesion or liner layers
    • H01L21/76843—Barrier, adhesion or liner layers formed in openings in a dielectric
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
    • H01L21/76841—Barrier, adhesion or liner layers
    • H01L21/76853—Barrier, adhesion or liner layers characterized by particular after-treatment steps
    • H01L21/76855—After-treatment introducing at least one additional element into the layer
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02107—Forming insulating materials on a substrate
    • H01L21/02109—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates
    • H01L21/02112—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer
    • H01L21/02115—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material being carbon, e.g. alpha-C, diamond or hydrogen doped carbon

Landscapes

  • Engineering & Computer Science (AREA)
  • Chemical & Material Sciences (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • Power Engineering (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Computer Hardware Design (AREA)
  • Manufacturing & Machinery (AREA)
  • General Physics & Mathematics (AREA)
  • Plasma & Fusion (AREA)
  • Chemical Kinetics & Catalysis (AREA)
  • Organic Chemistry (AREA)
  • Metallurgy (AREA)
  • Mechanical Engineering (AREA)
  • Materials Engineering (AREA)
  • General Chemical & Material Sciences (AREA)
  • Inorganic Chemistry (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
  • Chemical Vapour Deposition (AREA)
  • Formation Of Insulating Films (AREA)
  • Drying Of Semiconductors (AREA)

Abstract

성막 방법은, F첨가 탄소막을, C와 F를 포함하는 원료 가스를 사용하여 형성하는 공정과, 형성된 상기 F첨가 탄소막을 래디컬에 의해 개질하는 공정과, 상기 F첨가 탄소막을 개질하는 공정을 포함하고, 상기 원료 가스는, 원료 가스 분자내에 있어서의 F원자 수와 C원자 수의 비 F/C가 1보다도 크고 2보다도 작은 것을 특징으로 한다.

Description

성막 방법 및 반도체 장치의 제조 방법{METHOD FOR FORMING FILM AND METHOD FOR MANUFACTURING SEMICONDUCTOR DEVICE}
본 발명은 일반적으로 절연막의 형성 방법에 관한 것으로, 특히 F(불소) 첨가 탄소막의 성막 방법, 이러한 불소 첨가 탄소막의 성막 방법을 사용한 반도체 장치의 제조 방법 및 이러한 방법에 의해 형성된 반도체 장치, 또는 이러한 반도체 장치의 제조를 위한 기판 처리 시스템에 관한 것이다.
최근 미세화된 반도체 장치에서는, 기판상에 형성된 막대한 수의 반도체 소자를 전기적으로 접속하는 데, 이른바 다층 배선 구조가 사용된다. 다층 배선 구조에서는, 배선 패턴을 매설한 층간 절연막을 다수개 적층하고, 하나의 층의 배선 패턴은 인접하는 층의 배선 패턴과, 또는 기판내의 확산 영역과, 상기 층간 절연막내에 형성한 콘택트 홀을 거쳐서 상호 접속된다.
이러한 미세화된 반도체 장치에서는, 층간 절연막내에 있어서 복잡한 배선 패턴이 근접하게 형성되기 때문에, 층간 절연막내의 기생 용량에 의한 전기 신호의 배선 지연이 심각한 문제로 된다.
이 때문에, 특히 최근의 이른바 서브미크론, 또는 서브쿼터미크론이라고 불리는 초미세화 반도체 장치에는, 다층 배선 구조를 구성하는 배선층으로서 동(銅)배선 패턴이 사용되고, 층간 절연막으로서, 비유전율이 4정도인 종래의 실리콘 산화막(SiO2막) 대신에, 비유전율이 3~3.5정도인 F첨가 실리콘 산화막(SiOF막)이 사용되고 있다.
그러나, SiOF막에서는 비유전율의 저감에도 한계가 있어, 이러한 SiO2 베이스의 절연막에서는, 설계 룰 0.1㎛ 이후 세대의 반도체 장치에서 요구되는 3.0 미만의 비유전율을 달성하는 것은 곤란하였다.
한편, 비유전율이 보다 낮은, 이른바 저유전율(low-K) 절연막에는 여러 가지의 재료가 있지만, 다층 배선 구조에 사용되는 층간 절연막에는, 비유전율이 낮을 뿐만 아니라, 높은 기계적 강도와 열처리에 대한 안정성을 구비한 재료를 사용할 필요가 있다.
F첨가 탄소(CF)막은 충분한 기계적 강도를 갖고, 또한 2.5 이하의 비유전율을 실현할 수 있는 점에서, 차세대 초고속 반도체 장치에 사용되는 저유전율 층간 절연막으로서 유망하다.
일반적으로 F첨가 탄소막은 CnFm으로 표현되는 화학식을 갖고 있으며, 평행 평판형 플라즈마 처리 장치, 또는 ECR형 플라즈마 처리 장치에 의해 형성할 수 있는 것이 보고되고 있다.
예를 들면, 특허 문헌 1은, 평행 평판형 플라즈마 처리 장치 중에서 CF4, C2F6, C3F8, C4F8 등의 불화 탄소 화합물을 원료 가스에 사용하여, F첨가 탄소막을 얻고 있다. 또한, 특허 문헌 2에서는, ECR형 플라즈마 처리 장치에서 CF4, C2F6, C3F8, C4F8 등의 불화 가스를 원료에 사용하여, F첨가 탄소막을 얻고 있다.
특허 문헌 1: 일본 특허 공개 평성 제8-83842호 공보
특허 문헌 2: 일본 특허 공개 평성 제10-144675호 공보
발명의 개시
발명이 해결하고자 하는 과제
한편, 종래의 F첨가 탄소막에서는 리크 전류가 크고, 또한 400℃ 정도의 반도체 프로세스에서 사용되는 온도로 가열된 경우, 막으로부터 탈(脫)가스가 발생하기 쉬운 문제가 있으며, 이러한 막을 층간 절연막에 사용한 경우에는, 반도체 장치의 신뢰성에 심각한 영향이 발생한다고 생각된다. 리크 전류가 크고 또한 탈가스가 발생하는 것은, 이들 종래의 F첨가 탄소막에서는 막내에 여러 가지의 결함이 포함되어 있는 것을 시사하고 있다.
또한, 종래의 기술에 의해 이러한 F첨가 탄소막을 형성하고자 하면, 불화 탄소 화합물의 해리에 의해 발생한 F래디컬을 시스템으로부터 제거하기 위해서, 원료 가스내에 수소 가스를 첨가할 필요가 있으며, 그 결과, 얻어진 불소 첨가 탄소막내에는 대량의 수소가 포함되는 것으로 된다. 그러나, 이와 같이 수소를 다량으로 포함하는 불소 첨가 탄소막에서는 막내에 있어서 HF의 방출이 발생하여, 배선층이나 절연막에 부식이 발생해 버린다.
또한, 앞서도 설명한 바와 같이 F첨가 탄소막은 다층 배선 구조에 있어서 층간 절연막으로서, 동배선 패턴과 조합되어서 사용되는 일이 많지만, 이러한 동배선 패턴을 사용한 다층 배선 구조에서는, 배선 패턴으로부터의 Cu의 확산을 저지하기 위해서, 배선 패턴이 형성되는 배선홈 또는 비어홀의 측벽면을 전형적으로는 Ta 등의 배리어 금속막에 의해 덮는 것이 필수이다. 그러나, F첨가 탄소막의 표면에 Ta 배리어 금속막을 퇴적하면, F첨가 탄소막내의 F와 배리어 금속막내의 Ta가 반응하여 휘발성의 TaF가 형성되어 버린다. 이러한 TaF의 형성은 특히 F첨가 탄소막이 노출한 비어홀의 측벽면 등에서 발생하여, 밀착성을 열화시키고, 또한 다층 배선 구조의 신뢰성 또는 수명을 열화시킨다.
도 1은 이러한 종래의 F첨가 탄소막을 사용한 비어 콘택트 구조의 예를 나타낸다.
도 1을 참조하여, F첨가 탄소막으로 이루어지는 층간 절연막(2)이, 동배선 패턴(1A)이 매설된 저유전율 층간 절연막(1)상에 형성되어 있으며, 상기 F첨가 탄소막(2)내에는 상기 동배선 패턴(1A)을 노출하도록, 상기 F첨가 탄소막(2)상에 형성된 하드 마스크 패턴(3)을 마스크로 비어홀(2A)이 형성되어 있다.
상기 비어홀(2A)의 측벽면에서는 상기 층간 절연막(2)을 구성하는 F첨가 탄소막이 노출하고 있으며, 상기 측벽면은 상기 하드 마스크 패턴(3)상에 상기 비어홀(2A)을 덮도록 퇴적된 Ta막(4)에 의해 덮어져 있다. 이러한 비어 콘택트 구조에 서는, 앞서도 설명한 바와 같이 막내에 다량의 수소가 포함되기 때문에, 막을 구성하는 F와 수소가 반응하여 부식성의 HF가 형성될 우려가 있다.
또한, 상기 비어홀(2A)의 측벽면에서는 Ta 배리어막(4)이 드라이 에칭에 의해 노출된 신선한 F첨가 탄소막 표면에 콘택트하기 때문에, 이러한 막 표면에 존재하는 F와 반응하여 휘발성의 TaF가 형성되어 버린다.
그래서, 본 발명은 상기의 문제점을 해결한, 새롭고 유용한 성막 방법, 반도체 장치의 제조 방법, 반도체 장치 및 기판 처리 시스템을 제공하는 것을 개괄적 과제로 한다.
본 발명의 보다 구체적인 과제는, 불소 첨가 탄소막을 층간 절연막에 사용하여 신뢰성이 높은 다층 배선 구조를 형성할 수 있는 성막 방법을 제공하는 것에 있다.
과제를 해결하기 위한 수단
본 발명에 의하면, F첨가 탄소막을, C와 F를 포함하는 원료 가스를 사용하여 형성하는 공정과, 형성된 상기 F첨가 탄소막을 래디컬에 의해 개질하는 공정을 포함하고, 상기 원료 가스는, 원료 가스 분자내에 있어서의 F원자 수와 C원자 수의 비 F/C가 1보다도 크고 2보다도 작은 성막 방법이 제공된다.
또한, 본 발명에 의하면, 기판상에 F첨가 탄소막을, 분자내에 C와 F를 포함하는 원료 가스를 사용한 플라즈마 CVD 프로세스에 의해 퇴적하는 공정과, 상기 F첨가 탄소막을 드라이 에칭하여, 상기 F첨가 탄소막내에 개구부를 형성하는 공정 과, 상기 개구부의 측벽면과 바닥면을 금속막으로 덮는 공정을 포함하는 반도체 장치의 제조 방법에 있어서, 상기 개구부를 형성하는 공정 후, 상기 개구부의 측벽면과 바닥면을 상기 금속막으로 덮는 공정 전에, 적어도 상기 개구부의 측벽면을 래디컬에 의해 개질하는 공정을 포함하고, 상기 원료 가스는, 원료 가스 분자내에 있어서의 F원자 수와 C원자 수의 비 F/C가 1보다도 크고 2보다도 작은 반도체 장치의 제조 방법이 제공된다.
또한, 본 발명에 의하면, 진공 반송실과, 상기 진공 반송실에 결합되어, 불소 첨가 탄소막의 드라이 에칭을 실행하는 제 1 처리실과, 상기 진공 반송실에 결합되어, 불소 첨가 탄소막의 개질을 실행하는 제 2 처리실과, 상기 진공 반송실에 결합되어, 불소 첨가 탄소막의 드라이 클리닝을 실행하는 제 3 처리실과, 상기 진공 반송실에 결합되어, 금속막의 퇴적을 실행하는 제 4 처리실을 구비한 기판 처리 시스템으로서, 상기 제 1 및 제 2 처리실의 각각은, 배기계에 결합되어 피처리 기판을 유지하는 기판 유지대를 구비한 처리 용기와, 상기 기판 유지대상의 피처리 기판에 대면하도록 마련되고, 상기 처리 용기의 외벽의 일부를 구성하는 마이크로파 창(microwave window)과, 상기 처리 용기의 외측에, 상기 마이크로파 창에 결합해서 마련된 평면 마이크로파 안테나와, 상기 처리 용기내에 희가스를 공급하는 제 1 가스 공급계와, 상기 처리 용기내에, 상기 처리 용기 내부의 공간을 상기 마이크로파 창이 포함되는 제 1 공간 부분과 상기 기판 유지대가 포함되는 제 2 공간 부분으로 분할하도록 마련되어, 상기 제 1 공간 부분에 형성된 플라즈마가 상기 제 2 공간 부분에 침입할 수 있도록 개구부를 형성하고, 또한 처리 가스를 상기 처리 용 기내에 도입하는 제 2 가스 공급계를 구비한 기판 처리 시스템이 제공된다.
또한, 본 발명에 의하면, 기판상에 불소 첨가 탄소막을, 분자내에 C와 F를 포함하는 원료 가스를 사용한 플라즈마 CVD 프로세스에 의해 퇴적하는 공정과, 상기 불소 첨가 탄소막내에 드라이 에칭에 의해 개구부를 형성하는 공정과, 상기 개구부의 측벽면과 바닥면을 덮도록 제 1 금속막을 퇴적하는 공정으로 이루어지는 반도체 장치의 제조 방법에 있어서, 상기 개구부를 형성하는 공정 후, 상기 제 1 금속막을 퇴적하는 공정 전에, 적어도 상기 개구부의 측벽면 및 바닥면을 덮도록, F와 반응한 경우에 안정한 화합물을 형성하는 금속 원소로 이루어지는 제 2 금속막을 퇴적하는 공정을 마련한 반도체 장치의 제조 방법이 제공된다.
또한, 본 발명에 의하면, 기판과, 상기 기판상에 형성된 불소 첨가 탄소막과, 상기 불소 첨가 탄소막내에 형성된 개구부와, 적어도 상기 개구부의 측벽면과 바닥면을 따라서 형성된 제 1 금속막으로 이루어지는 반도체 장치에 있어서, 상기 불소 첨가 탄소막과 상기 제 1 금속막 사이에는, 상기 개구부의 측벽면과 바닥면을 덮도록 제 2 금속막이 형성되어 있으며, 상기 제 2 금속막에는, 상기 불소 첨가 탄소막이 노출되는 상기 개구부의 측벽면과의 계면을 따라서 불화물막이 형성되어 있는 반도체 장치가 제공된다.
발명의 효과
본 발명에 의하면, F첨가 탄소막의 노출 표면을 개질하는 것에 의해, 막 표면에 존재하는 F원자가 제거되고, 그 결과, 이러한 막 표면상에 배리어 금속막 등 을 형성한 경우에도, 계면에서 휘발성의 불화막이 형성되는 일이 없어, 신뢰성이 높은 전기적 콘택트를 실현할 수 있다. 상기 F첨가 탄소막을 형성할 때에, 전자 온도가 낮은 마이크로파를 사용한 플라즈마 CVD 프로세스를 사용하고, 또한 분자내에 있어서의 F와 C의 원자수의 비 F/C가 1보다도 크고 2 미만의 원료 가스를 사용하는 것에 의해, 수소 가스를 첨가하지 않아도 소망하는 F첨가 탄소막의 퇴적이 실현 가능하게 된다. 즉, 이렇게 해서 형성된 F첨가 탄소막은 막내에 수소를 실질적으로 포함하지 않고, 이 때문에 다층 배선 구조 등에 사용된 경우에도, 배선층이나 다른 절연막을 부식하는 일이 없다. 또한, 본 발명의 F첨가 탄소막에서는 막내에 수소가 실질적으로 포함되지 않기 때문에, 상기 개질 처리를 예를 들어 질소 래디컬을 사용하여 실행한 경우에, 막이 에칭되는 일이 없어, 소망하는 개질 처리를 안정하게, 양호한 재현성으로 실행하는 것이 가능하게 된다.
또한, 본 발명에 의하면, F첨가 탄소막의 드라이 에칭과 개질 처리, 또한 드라이 클리닝 처리와 금속막 퇴적 처리를 클러스터형의 기판 처리 시스템에 의해 실행하는 것에 의해, 드라이 에칭으로부터 금속막 퇴적 처리까지를, 기판을 대기에 노출하는 일 없이 실행하는 것이 가능하여, 반응성이 높은 F첨가 탄소막의 드라이 에칭 직후의 노출 표면에 대기중의 수분이 흡착되는 일이 없다.
또한, 본 발명에 의하면, F첨가 탄소막상에 Ta막 등의 금속막을 퇴적할 때에, 이 사이에 F와 반응하여 안정한 화합물을 형성하는 제 2 금속막을 개재시키는 것에 의해, TaF 등의 휘발성 화합물이 형성되어 층간 절연막과 배리어 금속막과의 계면이 불안정하게 되는 문제가 회피된다.
도 1은 종래의 반도체 장치의 제조 방법에 있어서의 문제점을 설명하는 도면,
도 2(a)는 본 발명에서 사용되는 마이크로파 플라즈마 처리 장치의 구성을 나타내는 도면,
도 2(b)는 본 발명에서 사용되는 마이크로파 플라즈마 처리 장치의 구성을 나타내는 다른 도면,
도 3은 도 2의 마이크로파 플라즈마 처리 장치의 일부를 나타내는 도면,
도 4(a)는 도 2의 마이크로파 플라즈마 처리 장치내에 있어서의 전자 온도 분포를 나타내는 도면,
도 4(b)는 도 2의 마이크로파 플라즈마 처리 장치내에 있어서의 전자 밀도 분포를 나타내는 도면,
도 5(a)는 본 발명의 제 1 실시예에 따른 반도체 장치의 제조 방법을 나타내는 도면(그 1),
도 5(b)는 본 발명의 제 1 실시예에 따른 반도체 장치의 제조 방법을 나타내는 도면(그 2),
도 5(c)는 본 발명의 제 1 실시예에 따른 반도체 장치의 제조 방법을 나타내는 도면(그 3),
도 5(d)는 본 발명의 제 1 실시예에 따른 반도체 장치의 제조 방법을 나타내는 도면(그 4),
도 5(e)는 본 발명의 제 1 실시예에 따른 반도체 장치의 제조 방법을 나타내는 도면(그 5),
도 5(f)는 본 발명의 제 1 실시예에 따른 반도체 장치의 제조 방법을 나타내는 도면(그 6),
도 5(g)는 본 발명의 제 1 실시예에 따른 반도체 장치의 제조 방법을 나타내는 도면(그 7),
도 5(h)는 본 발명의 제 1 실시예에 따른 반도체 장치의 제조 방법을 나타내는 도면(그 8),
도 6은 본 발명의 제 2 실시예에 따른 클러스터형 기판 처리 장치의 구성을 나타내는 도면,
도 7은 본 발명의 제 2 실시예에서 사용되는 다른 클러스터형 기판 처리 장치의 구성을 나타내는 도면,
도 8은 본 발명의 제 3 실시예에 따른 반도체 장치의 구성을 나타내는 도면이다.
발명을 실시하기 위한 최선의 형태
[제 1 실시예]
도 2(a), 2(b)는 본 발명의 제 1 실시예에서 사용되는 마이크로파 플라즈마 처리 장치(100)의 구성을 나타낸다. 단, 도 2(a)는 마이크로파 플라즈마 처리 장치(100)의 단면도를, 또한 도 2(b)는 래디얼 라인 슬롯 안테나의 구성을 나타내는 도면이다.
도 2(a)를 참조하여, 마이크로파 플라즈마 처리 장치(100)는 복수의 배기 포트(11D)로부터 배기되는 처리 용기(11)를 갖고, 상기 처리 용기(11)내에는 피처리 기판(12)을 유지하는 유지대(13)가 형성되어 있다. 상기 처리 용기(11)의 균일한 배기를 실현하기 위해서, 상기 유지대(13)의 주위에는 링 형상으로 공간(11C)이 형성되어 있으며, 상기 복수의 배기 포트(11D)를 상기 공간(11C)에 연통하도록 등간격으로, 즉 피처리 기판에 대하여 축 대칭으로 형성하는 것에 의해, 상기 처리 용기(11)를 상기 공간(11C) 및 배기 포트(11D)를 거쳐서 균일하게 배기할 수 있다.
상기 처리 용기(11)상에는, 상기 유지대(13)상의 피처리 기판(12)에 대응하는 위치에, 상기 처리 용기(11)의 외벽의 일부로서, 저손실 유전체로 이루어지는 세라믹 커버 플레이트(17)가 씰링(16A)을 거쳐서 상기 피처리 기판(12)에 대면하도록 형성되어 있다.
상기 커버 플레이트(17)는 상기 처리 용기(11)상에 마련된 링 형상 부재(14)상에 상기 씰링(16A)을 거쳐서 착석하고 있으며, 상기 링 형상 부재(14)에는, 플라즈마 가스 공급 포트(14A)에 연통한, 상기 링 형상 부재(14)에 대응한 링 형상의 플라즈마 가스 통로(14B)가 형성되어 있다. 또한, 상기 링 형상 부재(14)내에는, 상기 플라즈마 가스 통로(14B)에 연통하는 복수의 플라즈마 가스 도입구(14C)가 상기 피처리 기판(12)에 대하여 축 대칭으로 형성되어 있다.
그래서, 상기 플라즈마 가스 공급 포트(14A)에 공급된 Ar, Kr이나 Xe 및 H2 등의 플라즈마 가스는 상기 플라즈마 가스 통로(14B)로부터 상기 도입구(14C)에 공급되어, 상기 도입구(14C)로부터 상기 처리 용기(11) 내부의 상기 커버 플레이트(17) 바로 아래의 공간(11A)에 방출된다.
상기 처리 용기(11)상에는, 또한 상기 커버 플레이트(17)상에, 상기 커버 플레이트(17)로부터 4~5㎜ 이간하여, 도 2(b)에 나타내는 방사면을 갖는 래디얼 라인 슬롯 안테나(30)가 마련되어 있다.
상기 래디얼 라인 슬롯 안테나(30)는 상기 링 형상 부재(14)상에 씰링(16B)을 거쳐서 착석하고 있으며, 외부의 마이크로파원(도시하지 않음)에 동축 도파관(21)을 거쳐서 접속되어 있다. 상기 래디얼 라인 슬롯 안테나(30)는 상기 마이크로파원으로부터의 마이크로파에 의해, 상기 공간(11A)에 방출된 플라즈마 가스를 여기한다.
상기 래디얼 라인 슬롯 안테나(30)는, 상기 동축 도파관(21)의 외측 도파관(21A)에 접속된 평탄한 디스크 형상의 안테나 본체(22)와, 상기 안테나 본체(22)의 개구부에 형성된, 도 2(b)에 나타내는 다수의 슬롯(18a) 및 이에 직교하는 다수의 슬롯(18b)이 형성된 방사판(18)으로 이루어지고, 상기 안테나 본체(22)와 상기 방사판(18) 사이에는 두께가 일정한 유전체판으로 이루어지는 지상판(遲相板)(19)이 삽입되어 있다. 또한, 상기 방사판(18)에는 동축 도파관(21)을 구성하는 중심 도체(21B)가 접속되어 있다. 상기 안테나 본체(22)상에는 냉매 통로(20A)를 포함하는 냉각 블록(20)이 마련되어 있다.
이러한 구성의 래디얼 라인 슬롯 안테나(30)에서는, 상기 동축 도파관(21)으 로부터 급전된 마이크로파는 상기 디스크 형상의 안테나 본체(22)와 방사판(18) 사이를 반경 방향으로 넓어지면서 진행하지만, 그 때에 상기 지상판(19)의 작용에 의해 파장이 압축된다. 그래서, 이렇게 해서 반경 방향으로 진행하는 마이크로파의 파장에 대응하여 상기 슬롯(18a 및 18b)을 동심원 형상으로, 또한 서로 직교하도록 형성해 놓은 것에 의해, 원편파를 갖는 평면파를 상기 방사판(18)에 실질적으로 수직한 방향으로 방사할 수 있다.
이러한 래디얼 라인 슬롯 안테나(30)를 사용하는 것에 의해, 상기 커버 플레이트(17) 바로 아래의 공간(11A)에 균일한 고밀도 플라즈마가 형성된다. 이렇게 해서 형성된 고밀도 플라즈마는 전자 온도가 낮고, 그 때문에 피처리 기판(12)에 손상이 발생하는 일이 없고, 또한 처리 용기(11) 기벽의 스퍼터링에 기인하는 금속 오염이 발생하는 일도 없다.
도 2(a), 2(b)의 플라즈마 처리 장치(100)에서는, 또한 상기 처리 용기(11)내, 상기 커버 플레이트(17)와 피처리 기판(12) 사이에, 외부의 처리 가스원(도시하지 않음)으로부터 상기 처리 용기(11)내에 형성된 처리 가스 통로(23 및 24A)를 거쳐서 공급된 처리 가스를 방출하는 다수의 노즐(24B)이 형성된 도체 구조물(24)이 형성되어 있으며, 상기 노즐(24B)의 각각은 공급된 처리 가스를 상기 도체 구조물(24)과 피처리 기판(12) 사이의 공간(11B)에 방출한다. 즉, 상기 도체 구조물(24)은 처리 가스 공급부로서 기능한다. 상기 처리 가스 공급부를 구성하는 도체 구조물(24)에는, 상기 인접하는 노즐(24B와 24B) 사이에, 도 3에 나타내는 바와 같이 상기 공간(11A)에서 형성된 플라즈마를 상기 공간(11A)으로부터 상기 공간(11B) 으로 확산에 의해, 효율적으로 통과시키는 크기의 개구부(24C)가 형성되어 있다.
도 3은 상기 처리 가스 공급부(24)의 저면도를 나타낸다.
도 3으로부터 알 수 있는 바와 같이 상기 노즐(24B)은 상기 처리 가스 공급부(24)의 상기 기판(12)에 대면하는 측에 형성되어 있으며, 상기 커버 플레이트(17)에 면하는 측에는 형성되어 있지 않다.
그래서, 도 2(a), 2(b)의 플라즈마 처리 장치(100)에 있어서 상기 처리 가스 공급부(24)로부터 상기 노즐(24B)을 거쳐서 처리 가스를 상기 공간(11B)에 방출한 경우, 방출된 처리 가스는 상기 공간(11A)에서 형성된 고밀도 플라즈마에 의해 여기되어, 상기 피처리 기판(12)상에 똑같은 플라즈마 처리가 효율적이고 또한 고속으로, 게다가 기판 및 기판상의 소자 구조를 손상시키는 일 없이, 또한 기판을 오염하는 일 없이 실행된다. 한편, 상기 래디얼 라인 슬롯 안테나(30)로부터 방사된 마이크로파는 도체로 이루어지는 상기 처리 가스 공급부(24)에 의해 저지되어, 피처리 기판(12)을 손상시키는 일은 없다.
도 2(a), 2(b)의 기판 처리 장치에서는, 상기 공간(11A 및 11B)이 프로세스 공간을 형성하지만, 도 3의 처리 가스 공급부(24)를 마련한 경우, 상기 공간(11A)에서는 주로 플라즈마의 여기가 발생하고, 한편, 상기 공간(11B)에서는 처리 가스에 의한 성막이 주로 발생한다.
도 4(a)는 도 2(a), 2(b)의 플라즈마 처리 장치(100)에 있어서 상기 플라즈마 가스 도입구(14C)로부터 Ar 가스를 도입하는 것에 의해 상기 처리 용기(11)내의 프로세스압을 약 67㎩(0.5Torr)로 설정하고, 또한 상기 래디얼 라인 슬롯 안테나 (30)에 2.45㎓ 또는 8.3㎓의 마이크로파를 1.27W/㎠의 파워 밀도로 도입한 경우에 상기 공간(11A 및 11B)을 포함하는 프로세스 공간내에 발생하는 전자 온도의 분포를 나타낸다. 단, 도 4(a) 중, 세로축은 전자 온도를, 가로축은 상기 커버 플레이트 하면으로부터 측정한 거리를 나타낸다.
도 4(a)를 참조하여, 전자 온도는 상기 커버 플레이트(17) 바로 아래의 영역에서 가장 높고, 마이크로파 주파수가 2.45㎓인 경우에는 약 2.0eV, 마이크로파 주파수가 8.3㎓인 경우에는 약 1.8eV인 데 반하여, 상기 커버 플레이트(17)로부터 20㎜ 이상 떨어진, 이른바 확산 플라즈마 영역에서는 전자 온도가 거의 일정하여, 1.0~1.1eV의 값을 취하는 것을 알 수 있다.
이와 같이, 도 2(a), 2(b)의 마이크로파 플라즈마 처리 장치(100)에서는, 매우 낮은 전자 온도의 플라즈마를 형성할 수 있고, 이러한 낮은 전자 온도의 플라즈마를 사용하여 낮은 에너지가 요구되는 프로세스를 실행할 수 있다.
도 4(b)는 도 2(a), 2(b)의 플라즈마 처리 장치(100)에 있어서 상기 처리 용기(11)내에 발생하는 플라즈마 전자 밀도의 분포를 나타낸다.
도 4(b)를 참조하여, 도시한 예는 도 4(a)와 마찬가지로 상기 플라즈마 가스 도입구(14C)로부터 Ar 가스를 도입하는 것에 의해 상기 처리 용기(11)내의 프로세스압을 약 67㎩(0.5Torr)로 설정하고, 또한 상기 래디얼 라인 슬롯 안테나(30)에 2.45㎓ 또는 8.3㎓의 마이크로파를 1.27W/㎠의 파워 밀도로 도입한 경우에 대한 결과를 나타내지만, 상기 커버 플레이트(17)의 하면으로부터 60~70㎜ 정도의 거리까 지는, 주파수가 2.45㎓인 경우이더라도 8.3㎓인 경우이더라도, 1×1012㎝-2의 매우 높은 플라즈마 밀도가 실현되어 있는 것을 알 수 있다.
그래서, 본 실시예에서는, 상기 처리 가스 도입구(24)의 위치를, 상기 1×1012㎝-2의 플라즈마 전자 밀도가 실현되도록 상기 커버 플레이트(17)의 하면으로부터 60㎜ 이내의 거리로 설정하고, 상기 프로세스 공간(11A)에 플라즈마를, 상기 플라즈마 가스 도입구(14C)로부터 Ar 가스를 도입하여, 상기 안테나로부터 주파수가 1~10㎓ 정도의 마이크로파를 도입해서 여기하고, 이 상태에서 상기 처리 가스 도입구(24)로부터 상기 프로세스 공간(11B)에 C5F8 가스를 상기 노즐(24B)을 거쳐서 도입하는 것에 의해, 상기 피처리 기판(12)상에 F첨가 탄소막을 형성하는 것이 가능하다.
도 5(a)~5(h)는 본 발명의 제 1 실시예에 따른 반도체 장치의 제조 방법을 나타내는 도면이다.
도 5(a)를 참조하여, SiO2, SiOC 또는 그 밖의 저유전율 절연막(42)이 형성된 Si 기판(41)상에는 SiN막 또는 SiOC막 등으로 이루어지는 캡층(43)이 형성되어 있으며, 상기 캡층(43)상에는, 상기 도 2(a), 2(b)에서 설명한 플라즈마 처리 장치(100)내에 있어서, 상기 프로세스 공간(11B)내에 상기 처리 가스 공급부(24)로부터 C5F8 원료 가스를 공급하는 것에 의해, F첨가 탄소막(44)이 형성된다. 이러한 F첨가 탄소막(44)의 퇴적은, 예를 들면 기판 온도를 250℃로 설정하고, 약 100㎩의 압 력하, 상기 커버 플레이트(17) 바로 아래의 공간(11A)에 Ar 가스를 상기 플라즈마 가스 공급부(14C)로부터 공급하며, 또한 상기 래디얼 라인 슬롯 안테나(30)로부터 주파수가 2.45㎓인 마이크로파를 2.0W/㎠의 파워 밀도로 공급하는 것에 의해, 실행할 수 있다. 도시한 예에서는, 상기 저유전율 절연막(42)내에 Cu 등으로 이루어지는 배선 패턴(42A)이 매설되어 있다.
평행 평판형 또는 ICP형의 통상의 플라즈마 처리 장치를 사용한 플라즈마 CVD 프로세스에 있어서 F첨가 탄소막(44)을 형성하는 경우에는, 원료 가스 분자가 해리하여 발생하는 F래디컬을 시스템으로부터 제거하기 위해서 수소 가스를 첨가할 필요가 있으며, 그 때문에 얻어지는 F첨가 탄소막은 다량의 수소를 포함하는 것을 피할 수 없다. 이에 반하여, 도 2(a), 2(b)의 플라즈마 처리 장치에 있어서 상기 래디얼 라인 슬롯 안테나(30)로부터 공급된 마이크로파에 의해, 상기 C5F8 원료 가스 등, 분자내에 있어서의 F원자 수와 C원자 수의 비, 즉 F/C가 1보다도 크고 2 미만의 불화 탄소 원료를 해리시킨 경우에는, 수소 가스를 첨가하지 않아도 소망하는 F첨가 탄소막(44)을 형성할 수 있다. 이렇게 해서 형성된 F첨가 탄소막(44)은 수소를 실질적으로 포함하지 않는 막으로 되어 있다.
이렇게 해서 F첨가 탄소막(44)을 형성한 후, 다음에 도 5(b)의 공정에서 상기 F첨가 탄소막(44)상에, 동일한 플라즈마 처리 장치(100)를 사용하여 SiCN, SiN 또는 SiO2 등의 하드 마스크막(45)을 형성하고, 또한 도 5(c)의 공정에서 상기 하드 마스크막(45)상에 개구부(46A)를 갖는 레지스트 패턴(46)을 통상의 포토리소그래피 에 의해 형성한다. 상기 플라즈마 처리 장치(100)에 있어서 상기 하드 마스크막(45)을 SiCN막에 의해 형성하는 경우에는, 상기 처리 가스 공급부(24)로부터 상기 프로세스 공간(11B)에 트리메틸실란을 원료 가스로서 공급하고, 또한 상기 플라즈마 가스 공급부(14C)로부터 Ar 가스와 질소 가스를 상기 커버 플레이트(17) 바로 아래의 공간(11A)에 도입하여 질소 래디컬을 포함하는 플라즈마를 여기한다. 전형적인 경우, 이러한 SiCN막(45)의 퇴적은, 예를 들면 기판 온도를 350℃로 설정하고, 약 200㎩의 압력하, 상기 래디얼 라인 슬롯 안테나(30)로부터 주파수가 2.54㎓인 마이크로파를 1.0W/㎠의 파워 밀도로 공급하는 것에 의해, 실행할 수 있다.
또한, 도 5(c)의 공정에서는 상기 레지스트 패턴(46)을 마스크로 상기 하드 마스크층(45)을 패터닝하여 하드 마스크 패턴(45A)을 형성하고, 도 5(d)의 공정에서 상기 하드 마스크 패턴(45A)을 마스크로 그 아래의 F첨가 탄소막(44)을 패터닝하여, 상기 F첨가 탄소막(44)내에, 상기 레지스트 개구부(46A)에 대응한 개구부(44A)를, 상기 배선층(42A)이 상기 개구부(44A)의 바닥부에서 노출하도록 형성한다.
본 실시예에서는, 또한 도 5(e)의 공정에서 도 5(d)의 구조를 도 2(a), 2(b)의 플라즈마 처리 장치(100)내에 다시 도입하여, 상기 플라즈마 가스 도입구(14C)로부터 상기 커버 플레이트(17) 바로 아래의 공간(11A)에 Ar과 질소의 혼합 가스를 도입하는 것에 의해, 질소 래디컬 N*을 생성시킨다.
도 5(e)의 공정에서는, 또한 이렇게 해서 생성한 질소 래디컬 N*을 사용해서 상기 프로세스 공간(11B)에서 피처리 기판(41)을 처리하여, 상기 개구부(44A)의 측 벽면에서 노출한 상기 F첨가 탄소막(44)의 표면에 존재하는 F원자를 탈리시킨다. 또한, 이러한 질소 래디컬 처리의 결과, 상기 F첨가 탄소막(44)의 노출 표면에서 질소가 결합한 개질층 형성될 가능성도 있다.
도 5(e)의 공정 후, 본 실시예에서는 도 5(f)의 공정에 있어서 도 5(e)의 구조상에 Ta막(47)을 배리어 금속막으로 하여, 상기 Ta막(47)이 상기 하드 마스크막(45)의 표면 및 상기 F첨가 탄소막(44)의 노출측 벽면, 또한 상기 개구부(44A)의 바닥부에서 노출된 배선 패턴(42A)의 표면을 연속해서 덮도록 형성한다.
본 실시예에서는 도 5(e)의 공정에 있어서 상기 개구부(44A)의 측벽면에 노출하고 있는 F첨가 탄소막(44)의 표면으로부터 F원자가 제거되어 있기 때문에, 이와 같이 상기 측벽면을 덮도록 Ta막(47)을 형성하더라도 휘발성의 TaF의 형성은 실질적으로 발생하는 일이 없어, 상기 Ta막(47)은 우수한 밀착성을 갖는다. 또한, 상기 F첨가 탄소막(44)내에는 수소가 실질적으로 포함되어 있지 않아, 이 때문에 막(44)으로부터의 HF의 방출도 효과적으로 억제되고 있다.
그런데, 도 5(e)의 공정과 같이 F첨가 탄소막을 질소 래디컬에 의해 처리한 경우, 일반적으로는 심한 에칭이 발생해 버려, 개질 처리를 실행하는 것은 매우 곤란하지만, 이는 F첨가 탄소막내에 포함되는 수소가 질소 래디컬과 반응하여 N-H기를 형성하는 것이 원인일 가능성이 있다. 이에 대하여, 본 발명에서는 상기 F첨가 탄소막(44)이 수소를 실질적으로 포함하지 않는 막이기 때문에, 이러한 문제는 발생하지 않는다.
도 5(f)의 공정 후, 도 5(g)의 공정에 있어서 도 5(d)의 구조상에는 상기 개 구부(44A)를 충전하도록 Cu층(48)이 전형적으로는 CVD법에 의한 시드층 형성 공정과 전해 도금에 의한 충전 공정을 실행하는 것에 의해 형성되고, 또한 도 5(h)의 공정에 있어서 CMP법에 의해 상기 Cu층(48)의 일부, 상기 Ta 배리어 금속막(47) 및 상기 하드 마스크막(45)까지를 제거하는 것에 의해, 상기 F첨가 탄소막(44)내에 Ta 배리어 금속막(47)을 거쳐서 Cu 배선 패턴 또는 플러그를 구성하는 Cu 패턴(48A)이 형성된 구조를 얻을 수 있다.
앞서도 설명한 바와 같이, 이렇게 해서 얻어진 구조는 안정하고, 신뢰성이 높은 콘택트를 실현한다.
[제 2 실시예]
앞서 설명한 본 발명의 제 1 실시예에 있어서는, 도 5(d)의 드라이 에칭 공정 후, 상기 개구부(44A)의 측벽면에 부착된 불순물을 제거하기 위해서 클리닝 공정을 실행할 필요가 있으며, 이를 드라이 에칭 장치로부터 대기중에 취출하여 실행하고 있었다.
그러나, 이와 같이 대기중에서 도 5(d)의 구조를 클리닝한 경우에는, 상기 개구부(44A)의 측벽면에 대기중의 수분이 흡착되어, HF 형성의 원인으로 될 우려가 있다.
그래서, 본 실시예에서는, 도 5(d)~도 5(f)까지의 공정을 도 6에 나타내는 클러스터형 기판 처리 시스템(60)을 사용해서 실행한다.
도 6을 참조하여, 클러스터형 기판 처리 장치(60)는 기판을 출납하는 로드록 실(62)이 결합되고 반송 로봇이 설치된 진공 반송실(61)과, 상기 진공 반송실(61)에 결합된 드라이 에칭실(63)과, 상기 진공 반송실(61)에 결합되고 도 5(e)의 개질 처리를 실행하는 개질 처리실(64)과, 상기 진공 반송실(61)에 결합되고 도 5(f)의 Ta막의 퇴적을 실행하는 스퍼터링실(65)과, 상기 진공 반송실(61)에 결합되고, 도 5(d)의 구조에 대하여 드라이 클리닝을 실행하는 클리닝실(66)로 이루어지며, 상기 드라이 에칭실(63)과 개질 처리실(64)의 각각에는, 도 2(a), 2(b)에서 설명한 것과 동일 구성의 플라즈마 처리 장치(100)가 설치되어 있다.
그래서, 도 5(c)의 공정 후, 피처리 기판(41)은 상기 레지스트 패턴(46)을 애싱 등에 의해 제거한 후, 상기 로드록실(62)로부터 진공 반송실(61)을 거쳐서 드라이 에칭실(63)에 도입되어, 도 5(d)의 드라이 에칭 공정이 실행된다.
이 드라이 에칭 공정에서는, 상기 드라이 에칭실(63)내에 설치된 플라즈마 처리 장치(100)에 있어서, 상기 플라즈마 가스 도입부(14C)로부터 Ar 가스를 공간(11A)에 도입하고, 또한 상기 처리 가스 도입부(24)로부터 N2+H2 등의 에칭 가스를 상기 프로세스 공간(11B)에 도입하며, 또한 상기 기판 유지대(13)에 고주파 전원(13A)으로부터 고주파 바이어스를 인가하면서 상기 래디얼 라인 슬롯 안테나(30)로부터 마이크로파를 상기 공간(11A)에 상기 마이크로파 창(17)을 거쳐서 도입하는 것에 의해, 소망하는 드라이 에칭이 실행된다.
도 5(d)의 드라이 에칭 공정 후, 상기 피처리 기판(41)은 상기 진공 반송실(61)을 거쳐서 개질 처리실(64)에 반송되어, 도 5(e)의 개질 처리 공정이 실행된 다.
이 개질 처리 공정에서는, 상기 개질 처리실(64)에 설치된 플라즈마 처리 장치(100)에 있어서 상기 플라즈마 가스 도입부(14C)로부터 Ar 가스와 질소 가스를 상기 공간(11A)에 도입하고, 또한 상기 래디얼 라인 슬롯 안테나(30)로부터 마이크로파를 상기 공간(11A)에 상기 마이크로파 창(17)을 거쳐서 도입하는 것에 의해, 도 5(e)의 개질 처리가 실행된다.
또한, 도 5(e)의 개질 처리 후, 상기 피처리 기판(41)은 진공 반송실(61)을 거쳐서 드라이 클리닝실(66)에 반송되어, NF3, F2, CO2 또는 플루오르화 탄소계 가스를 사용한 드라이 클리닝이 실행된다.
상기 처리실(66)에서의 드라이 클리닝 처리가 종료한 피처리 기판(41)은 또한 진공 반송실(61)을 거쳐서 스퍼터링 처리실(65)에 반송되어, 도 5(f)의 공정에 의해 상기 Ta 배리어 금속막(47)이 형성된다.
도 5(f)의 공정 후, 상기 피처리 기판(41)은 상기 진공 반송실(61)을 거쳐서 상기 로드록실(62)로 되돌려진다.
도 7은 도 6의 기판 처리 시스템(60)과 함께 사용되고, 상기 캡막(43), 상기 F첨가 탄소막(44) 및 하드 마스크막(45)의 형성에 사용되는 다른 클러스터형 기판 처리 시스템(80)의 구성을 나타낸다.
도 7을 참조하여, 클러스터형 기판 처리 장치(80)는, 기판을 출납하는 로드록실(82)이 결합되고 반송 로봇이 설치된 진공 반송실(81)과, 상기 진공 반송실 (81)에 결합되고 상기 캡막(43)의 형성에 사용되는 퇴적실(83)과, 상기 진공 반송실(81)에 결합되고 상기 F첨가 탄소막(44)의 형성에 사용되는 퇴적실(84)과, 상기 진공 반송실(81)에 결합되고 상기 하드 마스크막(45)의 형성에 사용되는 퇴적실(85)을 포함하며, 상기 퇴적실(83, 84 및 85)의 각각에는, 도 2(a), 2(b)에서 설명한 것과 동일 구성의 플라즈마 처리 장치(100)가 설치되어 있다.
그래서, 상기 피처리 기판(41)은 절연막(42) 및 배선 패턴(42A)의 형성 후, 상기 로드록실(82)로부터 상기 진공 반송실(81)을 거쳐서 퇴적실(83)에 반송되고, 상기 퇴적실(83)내에 설치되어 있는 플라즈마 처리 장치(100)에 있어서, 상기 플라즈마 가스 공급부(14C)로부터 상기 커버 플레이트(17) 바로 아래의 공간(11A)에 Ar 가스와 질소 가스를 공급하고, 상기 처리 가스 공급부(24)로부터 상기 프로세스 공간(11B)에 트리메틸실란이나 SiH4 등의 Si 함유 원료 가스를 공급하며, 또한 상기 래디얼 라인 슬롯 안테나(30)로부터 상기 공간(11A)에 상기 커버 플레이트(17)를 거쳐서 마이크로파를 공급하는 것에 의해 상기 공간(11A)내에 마이크로파 플라즈마를 여기함으로써, 절연막(42)상에 상기 캡막(43)이 형성된다.
이렇게 해서 캡막(43)이 형성된 후, 상기 피처리 기판(41)은 상기 퇴적실(83)로부터 진공 반송실(81)을 통해서 퇴적실(84)에 반송되고, 상기 퇴적실(84)내에 설치되어 있는 플라즈마 처리 장치(100)에 있어서, 상기 플라즈마 가스 공급부(14C)로부터 상기 커버 플레이트(17) 바로 아래의 공간(11A)에 Ar 가스와 질소 가스를 공급하고, 상기 처리 가스 공급부(24)로부터 상기 프로세스 공간(11B)에 C5F8 등, 분자내의 F/C비가 1보다도 크고 2 미만의 불화 탄소 원료 가스를 공급하며, 또한 상기 래디얼 라인 슬롯 안테나(30)로부터 상기 공간(11A)에 상기 커버 플레이트(17)를 거쳐서 마이크로파를 공급하는 것에 의해 상기 공간(11A)내에 마이크로파 플라즈마를 여기하는 것에 의해, 상기 캡막(43)상에 F첨가 탄소막(44)이 형성된다. 앞서도 설명한 바와 같이, 이 F첨가 탄소막(44)의 형성 공정에서는 원료 가스에 수소 가스를 첨가할 필요가 없고, 따라서 얻어지는 F첨가 탄소막(44)은 막내에 실질적인 양의 수소를 포함하지 않는다.
이렇게 해서 F첨가 탄소막(44)이 형성된 후, 상기 피처리 기판(41)은 상기 퇴적실(84)로부터 진공 반송실(81)을 통해서 퇴적실(85)에 반송되고, 상기 퇴적실(85)내에 설치되어 있는 플라즈마 처리 장치(100)에 있어서, 상기 플라즈마 가스 공급부(14C)로부터 상기 커버 플레이트(17) 바로 아래의 공간(11A)에 Ar 가스와 질소 가스를 공급하고, 상기 처리 가스 공급부(24)로부터 상기 프로세스 공간(11B)에 트리메틸실란이나 SiH4 등의 Si 함유 원료 가스를 공급하며, 또한 상기 래디얼 라인 슬롯 안테나(30)로부터 상기 공간(11A)에 상기 커버 플레이트(17)를 거쳐서 마이크로파를 공급하는 것에 의해 상기 공간(11A)내에 마이크로파 플라즈마를 여기함으로써, 상기 F첨가 탄소막(44)상에 하드 마스크막(45)이 형성된다.
이렇게 해서 하드 마스크막(45)이 형성된 피처리 기판(41)은 상기 진공 반송실(81)을 통해서 로드록실로 되돌려지고, 또한 도 5(c)의 레지스트 프로세스 및 포토리소그래피 프로세스로 보내어진다.
이와 같이, 도 7의 클러스터형 기판 처리 시스템(80)을 사용하는 것에 의해, 상기 F첨가 탄소막(44)상에 하드 마스크막(45)을, 상기 불소 첨가 탄소막(44)을 대기에 노출하는 일 없이 형성할 수 있어, 막(44)의 표면에서의 수분의 흡착을 회피할 수 있다.
[제 3 실시예]
도 8은 본 발명의 제 4 실시예에 따른 반도체 장치(120)의 구성을 나타낸다. 단, 도 8 중, 앞서 설명한 부분에는 동일한 참조 부호를 부여하고 설명을 생략한다.
도 8을 참조하여, 도시한 구성은 앞서 도 5(f)에서 설명한 상태, 즉 Ta 배리어 금속막(47)이 형성된 후, 도 5(g)의 Cu층(48)이 형성되기 전의 상태에 대응하고 있지만, 본 실시예에서는 상기 하드 마스크층(45)의 표면 및 상기 개구부(44A)에서 노출되는 F첨가 탄소막(44)의 측벽면과 상기 Ta 배리어 금속막(47) 사이에 Al막(49)이 퇴적되어 있다.
상기 Al막(49)을 마련하는 것에 의해, 상기 Ta 배리어막(47)이 상기 F첨가 탄소막(44)으로부터 이간되고, 배리어막(47)이 F와 반응하여 휘발성의 TaF를 형성하는 문제를 회피할 수 있다. Al이 F와 반응한 경우, 안정한 AlF를 형성하기 위해서, 도 8의 구성에서는 상기 Al막(49) 중, 상기 F첨가 탄소막 표면과 접촉하는 계면에는 AlF층이 형성되어 있다. 또한, 상기 Al막(49) 중, 상기 Cu 배선 패턴(42A)과 콘택트하고 있는 개구부(44A)의 바닥부에 대응하는 부분에서는 Al-Cu 합금이 형 성되어 있다.
상기 Al막(49)은 스퍼터링에 의해서 형성되는 것이 전형적이지만, ALD법에 의해서도, 또는 CVD법에 의해서도 형성할 수 있다.
또한, 상기 막(49)으로서는, F와 반응하여 안정한 화합물을 형성하는 금속막이면, 어떠한 것이더라도 사용할 수 있다. 예를 들면, 상기 금속막(49)으로서, Al 외에 Ru, Ni, Co, Pt, Au, Ag 등을 사용할 수 있다.
본 실시예에서도 부식성의 HF의 발생을 회피하기 위해서, 상기 F첨가 탄소막(44)은 F/C비가 1보다도 크고 2보다도 작은 불화 탄소 원료를 사용하여, 도 2(a), 2(b)에서 설명한 마이크로파 플라즈마 처리 장치(100)에 의해 형성하는 것이 바람직하다.
그 때, 상기 불화 탄소 원료로서는, C5F8 외에 C3F4, C4F6 등을 사용하는 것도 가능하다.
또한, 본 발명에 따른 불소 첨가 탄소막의 개질은, 앞서 설명한 질소 또는 Ar뿐만 아니라, Kr, C, B, Si 중 어느 하나를 포함하는 래디컬내에 있어서 실행하는 것이 가능하다.
이상, 본 발명을 바람직한 실시예에 대해서 설명했지만, 본 발명은 이러한 특정한 실시예에 한정되는 것이 아니라, 특허청구의 범위에 기재한 요지내에서 여러 가지의 변형ㆍ변경이 가능하다.
본 발명은 일반적으로 절연막의 형성 방법에 적용 가능하고, 특히 F(불소) 첨가 탄소막의 성막 방법, 이러한 불소 첨가 탄소막의 성막 방법을 사용한 반도체 장치의 제조 방법 및 이러한 방법에 의해 형성된 반도체 장치, 또는 이러한 반도체 장치의 제조를 위한 기판 처리 시스템에 적용 가능하다.

Claims (17)

  1. F첨가 탄소막을, C와 F를 포함하는 원료 가스를 사용해서 형성하는 공정과,
    형성된 상기 F첨가 탄소막을 질소 래디컬에 의해 개질하는 공정
    을 포함하는 것을 특징으로 하는 성막 방법.
  2. F첨가 탄소막을, C와 F를 포함하는 원료 가스를 사용해서 형성하는 공정과,
    상기 F첨가 탄소막 중에 개구부를 형성하는 공정과,
    적어도 상기 개구부의 측벽면을, 질소 래디컬에 의해 개질하는 공정과,
    상기 개구부의 측벽면과 저면을 금속막으로 덮는 공정
    을 포함하는 성막 방법.
  3. 제 1 항 또는 제 2 항에 있어서,
    상기 질소 래디컬은, 질소 가스로부터 생성되는 것을 특징으로 하는 성막 방법.
  4. 제 1 항 또는 제 2 항에 있어서,
    상기 질소 래디컬은 마이크로파 플라즈마에 의해 여기되는 성막 방법.
  5. 제 4 항에 있어서,
    상기 마이크로파 플라즈마는, 상기 F첨가 탄소막이 형성되는 프로세스 공간에, 평면 형상 마이크로파 안테나로부터 상기 프로세스 공간을 형성하는 마이크로파 창(microwave window)을 거쳐서 마이크로파를 도입하는 것에 의해 형성되는
    성막 방법.
  6. 제 1 항 또는 제 2 항에 있어서,
    상기 원료 가스는 C3F4, C4F6, C5F8 중 어느 하나로 이루어지는 성막 방법.
  7. 제 1 항 또는 제 2 항에 있어서,
    상기 원료 가스는 수소 가스 성분을 포함하지 않는 성막 방법.
  8. 제 1 항 또는 제 2 항에 있어서,
    상기 F첨가 탄소막은 상기 C와 F를 포함하는 원료 가스를 사용한 플라즈마 CVD법에 의해 형성되는 성막 방법.
  9. 제 8 항에 있어서,
    상기 플라즈마 CVD법은 상기 원료 가스를 마이크로파 플라즈마에 의해 해리시키는 것에 의해 실행되는 성막 방법.
  10. 기판상에 F첨가 탄소막을, 분자내에 C와 F를 포함하는 원료 가스를 사용한 플라즈마 CVD 프로세스에 의해 퇴적하는 공정과,
    상기 F첨가 탄소막을 드라이 에칭하여, 상기 F첨가 탄소막 중에 개구부를 형성하는 공정과,
    상기 개구부의 측벽면과 바닥면을 금속막으로 덮는 공정
    을 포함하는 반도체 장치의 제조 방법에 있어서,
    상기 개구부를 형성하는 공정 후, 상기 개구부의 측벽면과 바닥면을 상기 금속막으로 덮는 공정의 전에, 적어도 상기 개구부의 측벽면을 질소 래디컬에 의해 개질하는 공정을 포함하는
    반도체 장치의 제조 방법.
  11. 제 10 항에 있어서,
    상기 개질 공정에 있어서 상기 질소 래디컬은, 마이크로파 플라즈마에 의해 여기되는 것을 특징으로 하는 반도체 장치의 제조 방법.
  12. 제 10 항에 있어서,
    상기 F첨가 탄소막을 퇴적하는 공정은, 상기 F첨가 탄소막의 표면에, 또한 하드 마스크막을 형성하는 공정을 포함하고,
    상기 F첨가 탄소막을 퇴적하는 공정과 상기 하드 마스크막을 형성하는 공정은, 제 1 진공 반송실에 결합된 제 1 및 제 2 처리실에서 각각 실행되고,
    상기 개구부를 형성하는 공정과 상기 개질 공정은, 제 2 진공 반송실에 결합된 제 3 및 제 4 처리실에서 각각 실행되는
    반도체 장치의 제조 방법.
  13. 삭제
  14. 삭제
  15. 삭제
  16. 삭제
  17. 삭제
KR1020067003057A 2003-08-15 2004-07-23 성막 방법 및 반도체 장치의 제조 방법 KR100782673B1 (ko)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
JP2003293904A JP4413556B2 (ja) 2003-08-15 2003-08-15 成膜方法、半導体装置の製造方法
JPJP-P-2003-00293904 2003-08-15

Related Child Applications (1)

Application Number Title Priority Date Filing Date
KR1020077001738A Division KR100780199B1 (ko) 2003-08-15 2004-07-23 반도체 장치 및 그 제조 방법

Publications (2)

Publication Number Publication Date
KR20060038469A KR20060038469A (ko) 2006-05-03
KR100782673B1 true KR100782673B1 (ko) 2007-12-07

Family

ID=34191011

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020067003057A KR100782673B1 (ko) 2003-08-15 2004-07-23 성막 방법 및 반도체 장치의 제조 방법

Country Status (7)

Country Link
US (2) US7875549B2 (ko)
EP (2) EP2284875A3 (ko)
JP (1) JP4413556B2 (ko)
KR (1) KR100782673B1 (ko)
CN (1) CN100514574C (ko)
TW (1) TW200518221A (ko)
WO (1) WO2005017990A1 (ko)

Families Citing this family (20)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TW200518831A (en) * 2003-09-17 2005-06-16 Tokyo Electron Ltd Production of insulating film with low dielectric constant
JP4555143B2 (ja) * 2004-05-11 2010-09-29 東京エレクトロン株式会社 基板の処理方法
JP2006135303A (ja) * 2004-10-05 2006-05-25 Tokyo Electron Ltd プラズマ成膜方法及びプラズマ成膜装置、並びにプラズマ成膜装置に用いられる記憶媒体
JP5194393B2 (ja) * 2006-06-23 2013-05-08 東京エレクトロン株式会社 半導体装置の製造方法
US7964496B2 (en) * 2006-11-21 2011-06-21 Taiwan Semiconductor Manufacturing Company, Ltd. Schemes for forming barrier layers for copper in interconnect structures
JP5261964B2 (ja) * 2007-04-10 2013-08-14 東京エレクトロン株式会社 半導体装置の製造方法
US8197913B2 (en) 2007-07-25 2012-06-12 Tokyo Electron Limited Film forming method for a semiconductor
JP2009111251A (ja) * 2007-10-31 2009-05-21 Tohoku Univ 半導体装置およびその製造方法
US20110081500A1 (en) * 2009-10-06 2011-04-07 Tokyo Electron Limited Method of providing stable and adhesive interface between fluorine-based low-k material and metal barrier layer
JP5700513B2 (ja) * 2010-10-08 2015-04-15 国立大学法人東北大学 半導体装置の製造方法および半導体装置
JP2012216633A (ja) * 2011-03-31 2012-11-08 Tokyo Electron Ltd プラズマ窒化処理方法、プラズマ窒化処理装置および半導体装置の製造方法
JP5364765B2 (ja) * 2011-09-07 2013-12-11 東京エレクトロン株式会社 半導体装置及び半導体装置の製造方法
WO2013125647A1 (ja) * 2012-02-22 2013-08-29 東京エレクトロン株式会社 半導体装置の製造方法及び半導体装置
JP6045975B2 (ja) 2012-07-09 2016-12-14 東京エレクトロン株式会社 カーボン膜の成膜方法および成膜装置
JP2014036148A (ja) * 2012-08-09 2014-02-24 Tokyo Electron Ltd 多層膜をエッチングする方法、及びプラズマ処理装置
US20150118416A1 (en) * 2013-10-31 2015-04-30 Semes Co., Ltd. Substrate treating apparatus and method
JP6457101B2 (ja) 2015-09-17 2019-01-23 株式会社Ｋｏｋｕｓａｉ Ｅｌｅｃｔｒｉｃ 半導体装置の製造方法、基板処理装置およびプログラム
CN108751123B (zh) * 2018-05-21 2022-05-20 赛莱克斯微系统科技（北京）有限公司 一种接触窗的形成方法
CN111686766B (zh) * 2019-03-11 2021-09-21 中国科学院福建物质结构研究所 一种金属-氟掺杂碳复合材料及其制备方法和在电催化固氮中的应用
JP6960953B2 (ja) * 2019-03-20 2021-11-05 株式会社Kokusai Electric 半導体装置の製造方法、基板処理方法、基板処理装置、およびプログラム

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
EP1035568A1 (en) 1997-11-20 2000-09-13 Tokyo Electron Limited Method of plasma processing
EP1077486A1 (en) 1998-05-07 2001-02-21 Tokyo Electron Limited Semiconductor device
US20030025209A1 (en) * 1999-11-10 2003-02-06 Matsushita Electric Industrial Co., Ltd. Semiconductor device and method for fabricating the same

Family Cites Families (20)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2748864B2 (ja) 1994-09-12 1998-05-13 日本電気株式会社 半導体装置及びその製造方法及び非晶質炭素膜の製造方法及びプラズマｃｖｄ装置
JP3666106B2 (ja) 1996-02-29 2005-06-29 ソニー株式会社 半導体装置の製造方法
US5989998A (en) * 1996-08-29 1999-11-23 Matsushita Electric Industrial Co., Ltd. Method of forming interlayer insulating film
JP3400918B2 (ja) * 1996-11-14 2003-04-28 東京エレクトロン株式会社 半導体装置の製造方法
JP3402972B2 (ja) 1996-11-14 2003-05-06 東京エレクトロン株式会社 半導体装置の製造方法
US6107192A (en) * 1997-12-30 2000-08-22 Applied Materials, Inc. Reactive preclean prior to metallization for sub-quarter micron application
EP0933814A1 (en) * 1998-01-28 1999-08-04 Interuniversitair Micro-Elektronica Centrum Vzw A metallization structure on a fluorine-containing dielectric and a method for fabrication thereof
SE512274C2 (sv) 1998-05-13 2000-02-21 Volvo Wheel Loaders Ab Bromsanordning och ett bromsmanöverorgan
EP1146555B1 (en) * 1999-03-09 2007-12-12 Tokyo Electron Limited Production method for a semiconductor device
US6740580B1 (en) * 1999-09-03 2004-05-25 Chartered Semiconductor Manufacturing Ltd. Method to form copper interconnects by adding an aluminum layer to the copper diffusion barrier
US20010042513A1 (en) * 1999-10-13 2001-11-22 Chien-Teh Kao Apparatus for improved remote microwave plasma source for use with substrate processing systems
US6284657B1 (en) * 2000-02-25 2001-09-04 Chartered Semiconductor Manufacturing Ltd. Non-metallic barrier formation for copper damascene type interconnects
US6818990B2 (en) * 2000-04-03 2004-11-16 Rensselaer Polytechnic Institute Fluorine diffusion barriers for fluorinated dielectrics in integrated circuits
JP4366856B2 (ja) * 2000-10-23 2009-11-18 東京エレクトロン株式会社 プラズマ処理装置
US6518193B1 (en) * 2001-03-09 2003-02-11 Lsi Logic Corporation Substrate processing system
US6972223B2 (en) * 2001-03-15 2005-12-06 Micron Technology, Inc. Use of atomic oxygen process for improved barrier layer
JP4727057B2 (ja) * 2001-03-28 2011-07-20 忠弘 大見 プラズマ処理装置
JP2002329682A (ja) * 2001-04-27 2002-11-15 Anelva Corp Ｃｕ薄膜作製方法
JP3648480B2 (ja) * 2001-12-26 2005-05-18 株式会社東芝 半導体装置およびその製造方法
US20040161946A1 (en) * 2002-06-24 2004-08-19 Hsin-Yi Tsai Method for fluorocarbon film depositing

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
EP1035568A1 (en) 1997-11-20 2000-09-13 Tokyo Electron Limited Method of plasma processing
EP1077486A1 (en) 1998-05-07 2001-02-21 Tokyo Electron Limited Semiconductor device
US20030025209A1 (en) * 1999-11-10 2003-02-06 Matsushita Electric Industrial Co., Ltd. Semiconductor device and method for fabricating the same

Also Published As

Publication number Publication date
TWI373073B (ko) 2012-09-21
JP2005064302A (ja) 2005-03-10
EP1655771A1 (en) 2006-05-10
EP1655771B1 (en) 2012-10-17
CN1836317A (zh) 2006-09-20
EP2284875A3 (en) 2011-08-31
EP2284875A2 (en) 2011-02-16
WO2005017990A1 (ja) 2005-02-24
US20060223306A1 (en) 2006-10-05
EP1655771A4 (en) 2008-02-27
US20100317188A1 (en) 2010-12-16
JP4413556B2 (ja) 2010-02-10
US7875549B2 (en) 2011-01-25
KR20060038469A (ko) 2006-05-03
TW200518221A (en) 2005-06-01
CN100514574C (zh) 2009-07-15
US8119518B2 (en) 2012-02-21

Similar Documents

Publication Publication Date Title
US8119518B2 (en) Noble metal barrier for fluorine-doped carbon films
KR100260775B1 (ko) 플라즈마처리장치
US7803705B2 (en) Manufacturing method of semiconductor device and film deposition system
US7662723B2 (en) Methods and apparatus for in-situ substrate processing
US6793835B2 (en) System level in-situ integrated dielectric etch process particularly useful for copper dual damascene
US20050269294A1 (en) Etching method
TWI362703B (ko)
JP5204229B2 (ja) 半導体等の成膜方法
US20070111528A1 (en) Method of cleaning semiconductor substrate conductive layer surface
US20050009356A1 (en) Method of manufacturing semiconductor device and method of cleaning plasma etching apparatus used therefor
JP4209253B2 (ja) フッ素添加カーボン膜の形成方法
KR100780199B1 (ko) 반도체 장치 및 그 제조 방법
US8691709B2 (en) Method of forming metal carbide barrier layers for fluorocarbon films
JP2009295992A (ja) 半導体装置の製造方法、半導体装置
KR20190015132A (ko) 피처리체를 처리하는 방법
US20240191353A1 (en) Electrochemical reduction of surface metal oxides
KR100733440B1 (ko) 불소 첨가 카본막의 형성 방법
KR20230053548A (ko) 서브트랙티브 (subtractive) 구리 에칭

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
A107 Divisional application of patent
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
G170 Re-publication after modification of scope of protection [patent]
FPAY Annual fee payment

Payment date: 20111028

Year of fee payment: 5

FPAY Annual fee payment

Payment date: 20121114

Year of fee payment: 6

LAPS Lapse due to unpaid annual fee