KR100771501B1 - 적층형 칩 타입 전자 부품의 표면 코팅용 조성물, 이를이용한 적층형 칩 타입 전자 부품 및 그 제조방법 - Google Patents

적층형 칩 타입 전자 부품의 표면 코팅용 조성물, 이를이용한 적층형 칩 타입 전자 부품 및 그 제조방법 Download PDF

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Abstract

본 발명은 복수의 단위 레이어들이 적층되어 소정 형태로 성형된 적층형 칩 타입 전자 부품으로서, 상기 전자 부품은 내부에 적어도 하나 이상의 전극이 배치되어 있고, 상기 전자 부품의 표면에는 결정질 유리 분말과 비정질 유리 분말의 혼합물을 포함하는 코팅층이 형성되어 있으며, 상기 전자 부품의 표면의 적어도 일부분에 외부 전극이 형성되어 있는 것을 특징으로 하는 적층형 칩 타입 전자 부품을 제공한다. 상기 코팅층은 전자 부품의 외관 불량을 현저히 감소시킬 뿐만 아니라, 별도의 연마 공정 없이도 내부 전극과 외부 전극을 전기적으로 도통시켜 전체적인 제조 공정을 크게 단순화시킨다. 따라서, 본 발명에 따르면, 제품의 품질 향상과 더불어 제조 공정의 생산성을 크게 향상시킬 수 있다.
적층형 칩 타입 전자 부품, 표면 코팅, 결정질 및 비정질 유리 혼합물

Description

적층형 칩 타입 전자 부품의 표면 코팅용 조성물, 이를 이용한 적층형 칩 타입 전자 부품 및 그 제조방법{COATING COMPOSITION FOR STACKED CHIP TYPE ELECTRONIC DEVICE, STACKED CHIP TYPE ELECTRONIC DEVICE AND FABRICATION METHOD THEREOF USING THE SAME}
도 1a 및 1b는 기존의 적층형 칩 타입 전자 부품의 외관 및 내부 구조를 보인 모식도.
도 2는 기존의 적층형 칩 타입 전자 부품의 제조 공정을 보인 순서도.
도 3a 내지 3c는 도 2에 따른 제조 공정에 의하여 생산된 전자 부품의 외관 불량을 보인 사진.
도 4a 내지 4b는 본 발명에 따른 적층형 칩 타입 전자 부품의 외관 불량을 보인 사진.
도 5는 본 발명에 따른 적층형 칩 타입 전자 부품의 제조 공정을 보인 순서도.
도 6a 및 6b는 본 발명에 따른 적층형 칩 타입 전자 부품의 외관을 보인 사진.
도 7a 내지 7d는 본 발명에 따른 적층형 칩 타입 전자 부품의 제조 공정을 보인 모식적 단면도.
*** 도면의 주요 부분에 대한 부호의 설명 ***
110: 전자 부품 본체 115: 내부 전극
120: 코팅층 130: 외부 전극
본 발명은 적층형 칩 타입 전자 부품에 관한 것으로, 상세하게는 외관 불량을 개선하기 위한 표면 코팅층을 형성한 적층형 칩 타입 전자 부품 및 그 제조방법에 관한 것이다.
칩(chip) 타입의 바리스터, 비드(bead), 인덕터, LC 필터, 캐패시터 등은 컴퓨터의 각종 부품, 휴대용 통신 기기, 기타 다양한 전자 제품에 사용되는 전자 부품으로서, 전자 제품의 소형화, 박형화 추세에 따라 표면에 실장이 가능하도록 다수의 박형의 레이어를 적층하여 초소형 제품으로 제조되고 있다.
이들 칩 타입 전자 부품은 전기적인 특성이 양호하게 발현되어야 함은 물론, 그 적용 특성상 제조 과정에서 발생될 수 있는 각종 불량 요인들이 제거되어야 내구성과 신뢰성이 뛰어난 제품으로 평가받을 수 있다.
도 1a에 따르면, 적층형 칩 타입 전자 부품의 일례를 도시한 것으로, 전자 부품(10)의 본체(11)는 내부 전극 패턴을 포함하는 다수의 레이어들이 적층되고 소정 형태로 성형되어 준비된다. 이 본체(11)의 적어도 일부분, 예를 들어 양단에 내 부 전극을 외부 장치와 전기적으로 연결하기 위한 외부 전극(12)이 형성되어 있다. 상기 외부 전극(12)은 주로 도금 등의 공정에 의하여 형성되는데, 상기 본체(11)의 표면 결함 (예를 들어 다공성 기공이나 표면 크랙)에 의하여 도금액이 원하는 외부 전극 영역 이외의 본체 영역(15)으로 번지게 되는 제품 불량이 발생된다. 이러한 도금액 번짐에 의한 제품 불량은 제품 특성을 저하시키고 생산성을 악화시키는 문제점이 있다.
또한, 도 1b는 도 1a의 A-A선 단면을 도시한 것으로서, 전자 부품의 본체(11) 내부에 배치되어 있는 내부 전극(13)이 외부 전극(12)과 연결되어 있는 모습을 모식적으로 도시한 것이다. 도시된 바에 따르면, 아래쪽 내부 전극은 외부 전극과 전기적인 연결이 이루어져 있으나, X로 표시된 영역의 내부 전극과 외부 전극은 서로 전기적인 연결이 이루어지지 않은 것을 볼 수 있다. 이와 같은 전기적인 연결 불량은 전자 부품의 본체(11) 표면에 형성된 절연층이 내부 전극과 외부 전극 사이의 전기적인 연결을 형성함에 기인하는 것으로서 후술하는 바와 같이 별도의 표면 연마 공정을 요구하게 되었다.
도 2를 참조하면, 기존의 적층형 칩 타입 전자 부품의 제조 공정을 개략적으로 나타낸 순서도로서, 내부에 전극 패턴이 형성되어 있는 단위 레이어(layer)들을 복수로 적층하고 성형하여 전자 부품 본체를 완성한다. 완성된 본체는 1차로 표면 코팅 공정을 통하여 절연층을 형성하고, 경화 및 건조 단계를 거쳐 실리콘 표면 처리를 수행한다. 실리콘 표면 처리는 본체 표면에 형성되어 있는 크랙 등의 결함을 완화시키기 위한 것이며, 이후 세척과 경화/건조 단계를 거친 후, 다시 2차 표면 코팅 공정을 수행한다.
1차 및 2차 코팅 공정에 사용되는 코팅 물질은 절연성을 확보하기 위한 실리카 계열의 유리 물질을 이용한다. 코팅 공정이 완료된 후 제품을 소결한 다음, 외부 전극이 내부 전극과 전기적으로 양호하게 연결될 수 있도록 외부 전극이 도포되는 영역, 예를 들어 본체 양단의 터미널 부분을 기계적으로 연마하여 내부 전극이 부분적으로 외부로 노출되도록 한다. 그 후, 외부 전극을 도금 등의 방법으로 도포하여 제품을 완성한다.
이와 같은 적층형 칩 타입 전자 부품의 제조 공정은 전체적인 공정 시간이 약 20여 시간에 이를 정도로 매우 오래 동안 소요될 뿐만 아니라, 공정 진행 중에 제품 불량이 발생될 가능성을 크게 한다. 특히, 내부 전극과 외부 전극의 전기적 도통을 위하여 제품 본체를 부분적으로 연마하게 되면 연마시 제품에 가해지는 압력에 의하여 제품 본체에 스트레스가 형성될 수 있어 제품 성능에 좋지 않은 영향을 미칠 수 있다. 뿐만 아니라, 제품의 표면 결함을 완전히 방지하기가 어렵고, 이에 따라 외부 전극 도포시 도금액이 제품 표면으로 번지게 되어 제품의 성능을 저하시키는 치명적인 문제점을 안고 있다.
도 3a 내지 3c는 기존의 제조 공정에 따라 형성된 적층형 칩 타입 전자 부품의 외관을 보인 사진으로서, 도금액이 본체 영역으로 번지거나(도 3a), 본체 표면에 다수의 크랙이 형성되어(도 3b 및 3c) 외관 불량이 발생된 것을 보이고 있다.
이러한 외관 불량은 제품의 전기적인 성능의 저하를 가져와 제품 신뢰성을 떨어뜨리고, 제품 생산성을 악화시켜 제품 단가를 높이는 주요 원인이 되고 있다. 따라서, 이러한 문제에 대한 개선이 절실히 요구되고 있다.
본 발명은 이와 같은 배경하에서 안출된 것으로, 적층형 칩 타입 전자 부품의 외관 불량을 개선하는데 일차적인 목적이 있다.
또한, 본 발명의 다른 목적은 도금 공정시 도금액이 제품의 원하는 영역 이외로 번지는 것을 방지하는데 있다.
뿐만 아니라, 본 발명의 다른 목적은 제품 생산 공정을 개선하여 내부 및 외부 전극 사이에 양호한 전기적 연결을 얻음과 동시에 전체적인 공정을 단순화시킬 수 있는 새로운 제품 및 공정을 제공하는데 있다.
상기 목적을 달성하기 위하여, 본 발명의 제1특징에 따르면, 적층형 칩 타입 전자 소자의 표면 코팅용 조성물로서 결정질 유리 분말과 비정질 유리 분말의 혼합물을 포함하는 것을 특징으로 하며, 상기 혼합물은 SiO2, ZnO, B2O3를 포함하는 비정질 유리 분말 20 ~ 40wt%와, SiO2, CrO3, CuO, MnO, Al2O3를 포함하는 결정질 유리 분말 60 ~ 80wt%로 구성되는 표면 코팅용 조성물을 제공한다.
또한, 본 발명의 제2특징에 따르면, 복수의 단위 레이어들이 적층되어 소정 형태로 성형된 적층형 칩 타입 전자 부품으로서, 상기 전자 부품은 내부에 적어도 하나 이상의 전극이 배치되어 있고, 상기 전자 부품의 표면에는 결정질 유리 분말과 비정질 유리 분말의 혼합물을 포함하는 코팅층이 형성되어 있으며, 상기 전자 부품의 표면의 적어도 일부분에 외부 전극이 형성되어 있는 것을 특징으로 하는 적층형 칩 타입 전자 부품을 제공한다.
상기 혼합물은 SiO2, ZnO, B2O3를 포함하는 비정질 유리 분말 20 ~ 40wt%와, SiO2, CrO3, CuO, MnO, Al2O3를 포함하는 결정질 유리 분말 60 ~ 80wt%로 포함하며, 상기 전자 부품으로는 바리스터, 인덕터, 비드(bead), LC 필터, 기타 다양한 형태의 적층형 칩 타입 전자 부품이 포함될 수 있다.
상기 전자 부품의 내부 전극의 적어도 하나는 상기 코팅층을 투과하여 외부 전극에 전기적으로 연결된다. 따라서, 본 발명에 따르면, 전자 부품의 제조 공정에서 외부 전극과 내부 전극을 전기적 및 물리적으로 연결하기 위하여 별도의 터미널 영역의 연마 공정이 필요치 않다.
또한, 본 발명의 제3특징에 따르면, 다수의 단위 레이어들을 적층하여 소정 형태의 적층형 칩 타입 전자 부품의 본체를 형성하는 단계와, 상기 전자 부품의 본체 표면에 결정질 유리 분말과 비정질 유리 분말의 혼합물을 포함하는 코팅층을 형성하는 단계와, 상기 전자 부품을 소결하는 단계, 및 상기 전자 부품의 표면의 적어도 일부분에 외부 전극을 형성하는 단계를 포함하는 적층형 칩 타입 전자 부품의 제조방법을 제공한다.
상기 코팅층은 비정질 유리 분말과 결정질 유리 분말을 포함하는 유리 분말 혼합물 20 ~ 40wt%와, 니트로셀룰로오즈 1 ~ 5wt% 및 유기용매 55wt% ~ 79wt%로 구성되는 페이스트를 상기 전자 부품의 표면에 도포하여 형성할 수 있다.
본 발명에 따르면, 적층형 칩 타입 전자 부품의 표면을 강화시킴으로써 전자 부품 자체의 다공성에 기인하여 발생되는 외관 불량을 억제할 수 있다. 또한, 외부 전극 형성에 있어서, 전극 도포 공정(도금 공정)시 제품 본체를 보호하여 도금액이 본체 전체 영역으로 번지는 것을 방지한다. 따라서, 제품 외관 불량 및 성능 저하를 현저히 개선할 수 있다.
또한, 표면의 코팅 성능이 강화됨에 따라 적층형 칩 타입 전자 부품의 절연 저항(insulation resistance)이 크게 향상된다.
뿐만 아니라, 전체적인 제조 공정을 단순화시킬 수 있어, 제품의 공정 시간(lead time)을 줄일 수 있다. 따라서, 생산성이 크게 향상되어 수율을 높일 수 있고 제품 원가를 감소시킬 수 있는 장점이 있다.
본 발명에 있어서 가장 큰 특징은 적층형 칩 타입 전자 부품의 표면 불량, 예를 들어 다공성에 기인하는 크랙(crack) 등을 개선하기 위하여, 새로운 표면 코팅층을 제공하는 것이다.
상기 표면 코팅층은 결정질 유리 분말과 비정질 유리 분말이 혼합된 혼합물을 이용한다. 본 발명에서 코팅층이 적절한 점도 및 강도를 유지하면서, 이와 동시에 후술하는 바와 같이 내부 전극의 투과 현상이 원활하기 위해서는 SiO2, ZnO, B2O3를 포함하는 비정질 유리 분말은 20 ~ 40wt%의 범위, SiO2, CrO3, CuO, MnO, Al2O3를 포함하는 결정질 유리 분말 60 ~ 80wt%의 범위가 바람직한데, 비정질 유리 분말이 40wt%를 초과하게 되면 코팅층의 흐름성이 과도하여 강도 저하가 발생하여 코팅층의 내구성이 떨어지며, 20wt% 미만일 경우에는 결정질(즉 경화성) 유리 성분에 의하여 경화성이 과도하게 되어 코팅액의 유리 성분의 유동이 약화되기 때문에 후술하는 내부 전극의 투과 현상을 얻을 수 없게 된다. 비정질 유리 분말은 SiO2가 60 ~ 90wt%, ZnO 및 B2O3가 각각 5 ~ 20wt%의 범위로 구성되며, 결정질 유리 분말은 SiO2가 60 ~ 80wt%, CrO3는 10 ~ 15wt%, CuO는 5 ~ 14wt%, MnO는 5 ~ 9wt%, Al2O3는 0 ~ 2wt%의 범위로 구성된다. 이와 같이 본 발명에서 사용되는 표면 코팅층의 유리 성분은 비정질 성분과 결정질 성분이 적절하게 혼합되어 칩 타입 전자 부품의 표면 코팅층으로서의 경도 및 내구성을 유지하면서 동시에 소결시 적당한 유동(흐름)에 의하여 내부 전극을 부분적으로 노출시킬 수 있는 조성이라면 충분하며 상기 제시된 조성 범위에 반드시 한정될 필요는 없을 것이다.
상기 혼합물에서 Al2O3와 SiO2는 유리 막을 형성하는 기본 물질로 작용하며, B2O3는 유리의 용융 온도를 낮추는 역할을 한다. 또한, CuO, MnO, Cr2O3는 코팅되는 유리의 안료(pigment)로서 작용한다.
일실시예로서 표면 코팅층을 구성하는 물질로서 상기 혼합물은 중량 %로 SiO2 18%, Cr2O3 2.5%, CuO 2%, MnO 1.2%, ZnO 0.6%, B2O3 0.6%, Al2O3 0.2%로 구성하고, 상기 혼합물에 니트로셀룰로오즈(nitorcellulose) 3% 및 유기 용매 71%를 더 포함하여 페이스트 상태로 준비한 다음, 소정 형태로 성형된 적층형 칩 타입 전자 부품의 표면에 도포하여 코팅층을 형성하였다. 상기 유기 용매로는 2- Butoxyethanol 및 1-Ethoxy-2-Propanal을 포함하며, 기타 경화제를 더 포함할 수 있다.
상기 니트로셀룰로오즈는 상기 혼합물에 있어서 바인더 역할을 하며 코팅액에 점도를 부여함과 동시에 코팅 공정시 제품 본체에 코팅액의 부착성이 향상되도록 한다. 한편, 상기 유기 용매는 코팅을 위한 혼합물의 희석을 위하여 사용된다.
본 발명에 따른 표면 코팅층은 i) 코팅층 형성 원료들을 최초부터 혼합하여 페이스트 상태로 전자 부품의 표면에 코팅할 수도 있으며, ii) 비정질 유리 분말과 결정질 유리 분말을 각각 페이스트 상태로 형성하여 두 페이스트를 혼합한 다음, 전자 부품의 표면에 형성할 수 있다. 후자의 경우, 일실시예로서 중량 %로 SiO2 12%, ZnO 2%, B2O3 2%로 구성되는 비정질 유리 분말 16%와, 니트로셀룰로오즈 10%, 및 2-Butoxyethanol 과 1-Ethoxy-2-Propanal를 포함하는 유기용매 74%로 구성되는 제1페이스트 30wt%와, 중량 %로 SiO2 20%, Cr2O3 3.6%, CuO 2.8%, MnO 1.8%, Al2O3 0.3%을 포함하는 결정질 (경화) 유리 분말 30%와, 2-Butoxyethanol 과 1-Ethoxy-2-Propanal를 포함하는 유기용매 70%로 구성되는 제2페이스트 70wt%를 혼합하여 사용하였다.
도 4a 내지 4c는 본 발명에 따른 코팅층을 적용하여 제품 외관 및 도금 공정 불량을 개선한 적층형 칩 타입 전자 부품의 외관을 보인 사진이다. 외부 전극 형성에 이용된 도금액이 제품 본체로 번지지 않고 말끔하게 외관이 형성된 것을 볼 수 있으며(도 4a), 제품 본체에도 크랙이 전혀 발생되지 않고 양호한 외관을 보이는 것을 볼 수 있다(도 4b 및 4c)
이와 같이 새롭게 개발된 표면 코팅용 조성물을 사용하여 후술하는 바와 같이 한번의 코팅 공정만으로 제품의 절연성을 확보하며, 후속 공정에서 도금액이 제품 표면의 원하지 않는 영역으로 번지는 것을 방지하여 제품의 불량을 억제할 수 있다.
도 5는 본 발명에 따른 적층형 칩 타입 전자 부품의 제조 공정을 개략적으로 도시한 순서도로서, 도 2에 도시한 기존의 제품의 제조 공정과 달리 매우 단순화된 공정을 보이고 있다. 즉, 내부에 전극 패턴이 형성되어 있는 단위 레이어(주로 세라믹, 자성체, 금속 물질로 구성)들을 복수로 적층하고 성형하여 완성된 전자 부품 본체에 대하여 한번의 표면 코팅 공정만을 수행한 후, 소결과 외부 전극 도포 공정을 통하여 제품을 완성한다.
이와 같은 개선된 공정에서는 표면 코팅층 형성을 위하여 복수의 공정이 요구되지 않으므로 경화, 건조, 세척 등의 단계가 필요 없어 전체적인 공정이 크게 단축되는 장점이 있다. 공정 시간의 단축은 복수의 표면 코팅 및 부수적인 공정에 소요되는 약 20여 시간이 한번의 코팅층 형성으로 인하여 3 시간 정도로 크게 단축됨을 확인하였다.
또한, 외부 전극 도포 이전에 연마 공정을 수행하지 않기 때문에 연마 공정시 제품에 가해지는 스트레스로 인한 제품의 하자가 원천적으로 방지된다.
본 발명에 따른 적층형 칩 타입 전자 부품은 양호한 외관 형성 및 제조 공정의 단순화와 더불어, 코팅층을 경계로 각각 형성되어 있는 내부 전극과 외부 전극 이 연마 공정없이도 상호 양호하게 전기적으로 연결되는 장점이 있다. 도 6a 및 6b를 참조하면, 본 발명에 따라 제조된 적층형 칩 타입 전자 부품의 내부 단면 구조를 보인 사진으로서, 내부 전극과 외부 전극이 결함없이 양호하게 전기적으로 연결되어 있는 것을 볼 수 있다. 특히, 도 6a를 참조하면, 제품 본체(110)의 내부에 형성되어 있는 내부 전극(115)(예를 들어, Ag 또는 Ag-Pd로 형성)이 코팅층(120)을 투과하여 외부 전극층(130)(예를 들어 Ag로 형성)과 전기적으로 연결되어 있는 것을 볼 수 있다. 도 6a의 내부 전극과 외부 전극이 연결된 영역(Y)은 도 6b의 원으로 표시된 영역에서도 동일하게 양호한 연결이 되어 있는 것을 볼 수 있다.
이와 같이 내부 전극과 외부 전극 사이의 투과 현상(projection effect)은 상기 코팅층(120)이 결정질 및 비정질 유리 물질로 구성되는데 기인하는 것이다. 이를 도 7a 내지 7d를 참고하여 좀더 상세하게 설명하면, 적층 공정이 완료된 칩 타입 전자 부품의 본체(110)는 소성 과정에서 제품의 수축에 따라 내부 전극(115)의 끝단이 외부 표면으로 미세하게 돌출되며(도 7a의 A 참조), 이 상태에서 본 발명에 따른 표면 코팅층(120)을 형성한 후(도 7b), 소결을 진행한다. 이 때, 소결 온도는 상기 표면 코팅층의 용융점(melting point) 까지 진행하는 것이 중요하다. 내부 전극 끝단 부위의 코팅층(120)에서는 칩 타입 전자 부품 본체 표면으로 미세하게 돌출된 내부 전극과 본체 표면의 단차 및 코팅액의 유리 성분의 응집 현상으로 코팅층의 유동이 발생하여 내부 전극(115)의 끝단이 코팅층 표면으로 미세하게 토출된다(도 7c의 B 참조). 이 상태에서 외부 전극(130)을 형성하면, 외부 전극과 내부 전극(115)의 끝단이 전기적으로 양호하게 연결된다(도 7d의 C 참조).
이러한 투과 현상에 의하여 전기적인 연결이 가능하므로 별도로 내부 전극 부근의 코팅층을 연마하여 내부 전극을 외부에 노출시키는 공정이 필요치 않으며, 그 결과 공정이 단순해지는 장점이 있다.
이상에서 바람직한 실시예를 통하여 본 발명을 설명하였으나, 제시된 실시예는 본 발명의 이해를 돕기 위한 것이며, 본 발명은 후술하는 특허청구범위의 기술적 사상의 범위 내에서 다양한 변형 및 개량이 당업자에게 가능할 것이다.
이상에서 살펴본 바와 같이, 본 발명에 따르면, 적층형 칩 타입 전자 부품의 제조 공정이 크게 단축되어 생산성이 향상되며 제품의 제조 원가를 절감할 수 있다. 또한, 제품의 외관 불량률이 개선되어 더욱 우수한 품질의 적층형 칩 타입 전자 부품을 제공할 수 있다.

Claims (10)

  1. 적층형 칩 타입 전자 소자의 표면 코팅용 조성물로서,
    결정질 유리 분말과 비정질 유리 분말의 혼합물을 포함하는 것을 특징으로 하며,
    상기 혼합물은 SiO2, ZnO, B2O3를 포함하는 비정질 유리 분말 20 ~ 40wt%와, SiO2, CrO3, CuO, MnO, Al2O3를 포함하는 결정질 유리 분말 60 ~ 80wt%로 구성되는
    표면 코팅용 조성물.
  2. 복수의 단위 레이어들이 적층되어 소정 형태로 성형된 적층형 칩 타입 전자 부품으로서,
    상기 전자 부품은 내부에 적어도 하나 이상의 전극이 배치되어 있고,
    상기 전자 부품의 표면에는 결정질 유리 분말과 비정질 유리 분말의 혼합물로 구성되는 코팅층이 형성되어 있으며, 상기 혼합물은 SiO2, ZnO, B2O3를 포함하는 비정질 유리 분말 20 ~ 40wt%와, SiO2, CrO3, CuO, MnO, Al2O3를 포함하는 결정질 유리 분말 60 ~ 80wt%로 구성되고,
    상기 전자 부품의 표면의 적어도 일부분에 외부 전극이 형성되어 있는 것을 특징으로 하는
    적층형 칩 타입 전자 부품.
  3. 삭제
  4. 제2항에 있어서, 상기 전자 부품의 내부 전극의 적어도 하나는 상기 코팅층을 투과하여 외부 전극에 전기적으로 연결되는 것을 특징으로 하는 적층형 칩 타입 전자 부품.
  5. 제2항에 있어서, 상기 전자 부품은 바리스터, 인덕터, 비드(bead), LC 필터 중에서 선택되는 어느 하나인 것을 특징으로 하는 적층형 칩 타입 전자 부품.
  6. 내부 전극 패턴이 형성되어 있는 다수의 단위 레이어들을 적층하여 소정 형태의 적층형 칩 타입 전자 부품의 본체를 형성하는 단계와,
    상기 전자 부품의 본체 표면에 SiO2, ZnO, B2O3를 포함하는 비정질 유리 분말 20 ~ 40wt%와, SiO2, CrO3, CuO, MnO, Al2O3를 포함하는 결정질 유리 분말 60 ~ 80wt%을 포함하는 유리 분말 혼합물로 구성되는 코팅층을 형성하는 단계와,
    상기 전자 부품을 소결하는 단계, 및
    상기 전자 부품의 표면의 적어도 일부분에 외부 전극을 형성하는 단계를 포함하는
    적층형 칩 타입 전자 부품의 제조방법.
  7. 삭제
  8. 제6항에 있어서, 상기 코팅층 형성단계는 비정질 유리 분말과 결정질 유리 분말을 포함하는 유리 분말 혼합물 20 ~ 40wt%와, 니트로셀룰로오즈 1 ~ 5wt% 및 유기용매 55wt% ~ 79wt%로 구성되는 페이스트를 상기 전자 부품의 표면에 도포하는 것을 특징으로 하는 적층형 칩 타입 전자 부품의 제조 방법.
  9. 제6항에 있어서, 상기 전자 부품의 내부 전극의 적어도 하나는 상기 코팅층을 투과하여 외부 전극에 전기적으로 연결되는 것을 특징으로 하는 적층형 칩 타입 전자 부품의 제조 방법.
  10. 제6항에 있어서, 상기 소결 단계는 상기 코팅층을 구성하는 유리 분말의 용융점 까지 소결을 수행하는 것을 특징으로 하는 적층형 칩 타입 전자 부품의 제조 방법.
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