KR100744246B1 - 반도체소자의 금속배선 형성 방법 - Google Patents

반도체소자의 금속배선 형성 방법 Download PDF

Info

Publication number
KR100744246B1
KR100744246B1 KR1020050131637A KR20050131637A KR100744246B1 KR 100744246 B1 KR100744246 B1 KR 100744246B1 KR 1020050131637 A KR1020050131637 A KR 1020050131637A KR 20050131637 A KR20050131637 A KR 20050131637A KR 100744246 B1 KR100744246 B1 KR 100744246B1
Authority
KR
South Korea
Prior art keywords
metal wiring
etching
forming
semiconductor device
present
Prior art date
Application number
KR1020050131637A
Other languages
English (en)
Other versions
KR20070069452A (ko
Inventor
박인성
Original Assignee
동부일렉트로닉스 주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 동부일렉트로닉스 주식회사 filed Critical 동부일렉트로닉스 주식회사
Priority to KR1020050131637A priority Critical patent/KR100744246B1/ko
Publication of KR20070069452A publication Critical patent/KR20070069452A/ko
Application granted granted Critical
Publication of KR100744246B1 publication Critical patent/KR100744246B1/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
    • H01L21/76802—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics
    • H01L21/76814—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics post-treatment or after-treatment, e.g. cleaning or removal of oxides on underlying conductors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3105—After-treatment
    • H01L21/311—Etching the insulating layers by chemical or physical means
    • H01L21/31105—Etching inorganic layers
    • H01L21/31111—Etching inorganic layers by chemical means
    • H01L21/31116—Etching inorganic layers by chemical means by dry-etching
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
    • H01L21/76877—Filling of holes, grooves or trenches, e.g. vias, with conductive material

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Computer Hardware Design (AREA)
  • Physics & Mathematics (AREA)
  • Power Engineering (AREA)
  • Chemical & Material Sciences (AREA)
  • Chemical Kinetics & Catalysis (AREA)
  • General Chemical & Material Sciences (AREA)
  • Inorganic Chemistry (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
  • Drying Of Semiconductors (AREA)

Abstract

본 발명은 하부 금속배선 상부에 형성된 폴리머를 효율적으로 제거할 수 있는 반도체소자의 금속배선 형성 방법을 제공하기 위한 것으로, 본 발명의 금속배선 형성 방법은 비아 식각 진행후 식각률이 빠른 조건의 포스트 비아 식각(포스트 비아 식각은 200∼400W의 파워와 50∼200mT의 압력하에서 CF4를 5∼20sccm의 유량으로 사용하고, Ar을 50∼200sccm의 유량으로 사용하여 진행)을 진행하여 비아홀 형성시 발생된 폴리머 및 자연 산화막을 제거하여 비아 콘택 저항값을 낮출 수 있다.
비아 식각, 비아홀, 폴리머, 자연 산화막, RIE, 비아 콘택저항

Description

반도체소자의 금속배선 형성 방법{METHOD FOR FABRICATING METAL LINE OF SEMICONDUCTOR DEVICE}
도 1은 종래 기술에 따른 금속배선의 형성 방법을 도시한 도면,
도 2a 및 도 2b는 본 발명의 실시 예에 따른 반도체소자의 금속배선 형성 방법을 도시한 도면,
도 3a는 본 발명의 조건1 및 종래 기술에 따른 비아 콘택 저항값을 비교한 도면,
도 3b는 본 발명의 조건2 및 종래 기술에 따른 비아 콘택 저항값을 비교한 도면.
* 도면의 주요 부분에 대한 부호의 설명
21 : 하부 금속배선 22 : 금속간 절연막
23 : 비아홀
본 발명은 반도체 제조 기술에 관한 것으로, 특히 반도체소자의 금속배선 형성 방법에 관한 것이다.
통상적으로 다층 메탈 배선 형성시 하부 메탈배선과 상부 메탈배선을 연결할 때는 비아(Via)로 연결하는 기술을 사용하고 있다.
도 1은 종래 기술에 따른 금속배선의 형성 방법을 도시한 도면이다.
도 1에 도시된 바와 같이, 구리배선(11a)과 Ti/TiN(Ti위에 TiN이 형성됨, 11b)의 순서로 적층된 하부 금속배선(11) 상에 금속간 절연막(Inter Metal Dielectric, 12)을 증착한다.
이어서, 금속간 절연막(12)을 식각하여 비아홀(13)을 형성하는 비아 식각 공정을 진행한다. 이때, 비아 식각 공정은 RIE(Reactive Ion Etching)을 이용한다. 이를 '비아 RIE 식각'이라고 한다.
비아 RIE 식각 공정 이후에 세정 공정(예, Rf cln)을 사용하여 비아 RIE 식각후 하부 금속배선(11)의 탑 부분에 성장된 산화막 또는 비아 RIE 공정시 발생한 폴리머(TiCxFy)를 제거하는 포스트(Post) 비아 RIE 식각을 진행한다.
후속 공정으로, 라이너 배리어 메탈(Liner barrier metal)을 증착하고, 비아홀(13)에 비아를 매립한 후, 비아를 통해 하부 금속배선(11)과 연결되는 상부 금속배선을 형성한다.
그러나, 종래 기술은 웨이퍼 내 균일도 문제로 인한 웨이퍼 내 콘택 저항의 변동(Rc deviation)이 심하고, 쓰루풋(Throughput)이 떨어진다는 문제가 있다.
특히, 식각률(Etch Rate, E/R)이 늦고 균일도가 떨어지는 문제를 가지고 있어 쓰루풋이 떨어지고 콘택 저항값이 불안정한 경향을 보이는 문제를 가지고 있다.
또한, 포스트 비아 RIE 식각을 생략하고, 아르곤 플라즈마를 이용한 물리적 인 하부 금속배선 상의 막질 처리의 경우에는 불소가스 사용을 통해 화학적으로 금속배선 위의 폴리머를 제거하는 것이나, 폴리머 제거 능력이 저하되는 문제를 갖고 있다.
본 발명은 상기 종래 기술의 문제점을 해결하기 위해 제안된 것으로, 하부 금속배선 상부에 형성된 폴리머를 효율적으로 제거할 수 있는 반도체소자의 금속배선 형성 방법을 제공하는데 그 목적이 있다.
상기 목적을 달성하기 위한 본 발명의 금속배선 형성 방법은 하부 금속배선을 형성하는 단계와, 상기 하부 금속배선 상에 금속간 절연막을 형성하는 단계와, 상기 금속간 절연막을 비아 식각하여 비아홀을 형성하는 단계와, 식각률이 빠른 조건의 포스트 비아 식각을 진행하여 상기 비아홀 형성시 발생된 폴리머 및 자연 산화막을 제거하는 단계와, 상기 비아홀에 매립되는 비아를 형성하는 단계와, 상기 비아를 통해 하부 금속배선에 연결되는 상부 금속배선을 형성하는 단계를 포함하는 것을 특징으로 한다. 바람직하게, 상기 포스트 비아 식각은 200∼400W의 파워와 50∼200mT의 압력 하에서 CF4를 5∼20sccm의 유량으로 사용하고, Ar을 50∼200sccm의 유량으로 사용하여 진행하는 것을 특징으로 한다.
이하, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명 의 가장 바람직한 실시 예를 첨부 도면을 참조하여 설명한다.
도 2a 및 도 2b는 본 발명의 실시 예에 따른 반도체소자의 금속배선 형성 방법을 도시한 도면이다.
도 2a에 도시된 바와 같이, 구리배선(21a)과 Ti/TiN(Ti위에 TiN이 형성됨, 21b)의 순서로 적층된 하부 금속배선(21) 상에 금속간 절연막(Inter Metal Dielectric, 22)을 증착한다.
이어서, 금속간 절연막(22)을 식각하여 비아홀(23)을 형성하는 비아 식각 공정을 진행한다. 이때, 비아 식각 공정은 RIE(Reactive Ion Etching)을 이용한다. 이를 '비아 RIE 식각'이라고 한다.
도 2b에 도시된 바와 같이, 비아 RIE 식각후 하부 금속배선(21)의 탑부분에 성장된 산화막 또는 비아 RIE 공정시 발생한 폴리머(TiCxFy)를 제거하는 포스트(Post) 비아 RIE 식각을 진행한다.
본 발명의 포스트 비아 RIE 식각 공정은 식각률(E/R)이 빠르면서 균일도(U/F)가 좋은 조건으로 진행한다. 이로써, 하부 금속배선(21) 상의 폴리머 제거를 최적화시켜 비아 콘택 저항값을 낮추어 준다.
포스트 비아 RIE 식각 공정은 다음과 같은 레시피로 진행한다.
파워 : 200∼400W
압력 : 50∼200mT
CF4 : 5∼20sccm
Ar : 50∼200sccm
본 발명의 실시 예로, 조건1,2를 고정하여 테스트해 본 결과를 종래 조건과 비교해 보기로 한다.
조건1 : 200W, 120mT, 12CF4, 96Ar, B-He C/E : 5/7, TEMP W/B : 15/20℃, E/R :800Å/분, 균일도 : 2.7%@EE2mm
조건2 : 300W, 80mT, 8CF4, 96Ar, B-He C/E : 5/7, TEMP W/B : 15/20℃, E/R :753Å/분, 균일도 : 3.7%@EE2mm
도 3a는 본 발명의 조건1 및 종래 기술에 따른 비아 콘택 저항값을 비교한 도면이고, 도 3b는 본 발명의 조건2 및 종래 기술에 따른 비아 콘택 저항값을 비교한 도면이다.
도 3a 및 도 3b를 참조하면, 종래 기술(old cln-100")은 본 발명의 조건1 및 조건2에 비해 비아 콘택 저항값이 훨씬 큰 것을 알 수 있다.
후속 공정으로, 라이너 배리어 메탈(Liner barrier metal)을 증착하고, 비아홀에 비아를 매립한 후, 비아를 통해 하부 금속배선(11)과 연결되는 상부 금속배선을 형성한다.
한편, 포스트 비아 RIE 식각은, AMAT Super e M/C를 사용하여 200∼400W의 파워 및 120∼150mT의 압력 하에서 CF4를 12∼15sccm, Ar를 96∼120sccm으로 사용하여 진행한다.
본 발명의 기술 사상은 상기 바람직한 실시 예에 따라 구체적으로 기술되었 으나, 상기한 실시 예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술 사상의 범위 내에서 다양한 실시 예가 가능함을 이해할 수 있을 것이다.
상술한 본 발명은 비아 RIE 식각후 식각률이 빠르면서 균일도가 좋은 포스트 비아 RIE 식각을 진행함으로써 폴리머 제거를 최적화시켜 비아 콘택 저항값을 낮추어 공정 안정성을 확보할 수 있는 효과가 있다.

Claims (4)

  1. 하부 금속배선을 형성하는 단계와,
    상기 하부 금속배선 상에 금속간 절연막을 형성하는 단계와,
    상기 금속간 절연막을 비아 식각하여 비아홀을 형성하는 단계와,
    753 Å/분이나 800 Å/분의 식각률, 2.7%@EE2mm 이나 3.7%@EE2mm 의 균일도, 200～400W의 파워, 50～200mT의 압력, 5～20sccm의 CF4, 50～200sccm의 Ar 조건으로 포스트 비아 RIE(Reactive Ion Etching) 식각을 진행하여 상기 비아홀 형성시 발생된 폴리머 및 자연 산화막을 제거하는 단계와,
    상기 비아홀에 매립되는 비아를 형성하는 단계와,
    상기 비아를 통해 하부 금속배선에 연결되는 상부 금속배선을 형성하는 단계
    를 포함하는 반도체소자의 금속배선 형성 방법.
  2. 삭제
  3. 삭제
  4. 제 1 항에 있어서,
    상기 포스트 비아 RIE 식각은,
    200∼400W의 파워 및 120∼150mT의 압력하에서 CF4를 12∼15sccm, Ar를 96∼120sccm으로 사용하여 진행하는 것을 특징으로 하는 반도체소자의 금속배선 형성 방법.
KR1020050131637A 2005-12-28 2005-12-28 반도체소자의 금속배선 형성 방법 KR100744246B1 (ko)

Priority Applications (1)

Application Number Priority Date Filing Date Title
KR1020050131637A KR100744246B1 (ko) 2005-12-28 2005-12-28 반도체소자의 금속배선 형성 방법

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020050131637A KR100744246B1 (ko) 2005-12-28 2005-12-28 반도체소자의 금속배선 형성 방법

Publications (2)

Publication Number Publication Date
KR20070069452A KR20070069452A (ko) 2007-07-03
KR100744246B1 true KR100744246B1 (ko) 2007-07-30

Family

ID=38505066

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020050131637A KR100744246B1 (ko) 2005-12-28 2005-12-28 반도체소자의 금속배선 형성 방법

Country Status (1)

Country Link
KR (1) KR100744246B1 (ko)

Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN113551657B (zh) * 2021-07-23 2023-04-21 深圳市卓艺建设装饰工程股份有限公司 一种基于ar虚拟现实技术的室内装修设计系统

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH05267207A (ja) * 1992-03-17 1993-10-15 Nippon Precision Circuits Kk 半導体装置の製造方法
KR960005559A (ko) * 1994-07-21 1996-02-23 김광호 다중 디지탈 신호 기록 및 재생장치
KR19990027164A (ko) * 1997-09-29 1999-04-15 구본준 반도체소자의 식각방법
KR100369354B1 (ko) * 1999-06-30 2003-01-24 주식회사 하이닉스반도체 저에너지 건식 세정 및 급속열처리 공정을 이용한 콘택 저항감소 방법
KR20030050757A (ko) * 2001-12-19 2003-06-25 주식회사 하이닉스반도체 반도체소자의 구리 배선 형성 방법

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH05267207A (ja) * 1992-03-17 1993-10-15 Nippon Precision Circuits Kk 半導体装置の製造方法
KR960005559A (ko) * 1994-07-21 1996-02-23 김광호 다중 디지탈 신호 기록 및 재생장치
KR19990027164A (ko) * 1997-09-29 1999-04-15 구본준 반도체소자의 식각방법
KR100369354B1 (ko) * 1999-06-30 2003-01-24 주식회사 하이닉스반도체 저에너지 건식 세정 및 급속열처리 공정을 이용한 콘택 저항감소 방법
KR20030050757A (ko) * 2001-12-19 2003-06-25 주식회사 하이닉스반도체 반도체소자의 구리 배선 형성 방법

Also Published As

Publication number Publication date
KR20070069452A (ko) 2007-07-03

Similar Documents

Publication Publication Date Title
JP5174321B2 (ja) 半導体素子の製造方法
TWI543318B (zh) 一種內連線結構及其製備方法
JP3586605B2 (ja) シリコン窒化膜のエッチング方法及び半導体装置の製造方法
CN106206408B (zh) 半导体结构的形成方法
KR100744246B1 (ko) 반도체소자의 금속배선 형성 방법
KR100818108B1 (ko) 다마신 공정을 이용한 반도체 소자의 다층 금속배선형성방법
CN102881646A (zh) 铜金属覆盖层的制备方法
TWI512895B (zh) 形成半導體裝置的雙鑲嵌結構的方法以及由其製造的半導體裝置
KR101725152B1 (ko) 반도체 소자의 금속 배선 형성 방법
CN104124197B (zh) 一种半导体器件的制备方法
KR100877095B1 (ko) 반도체소자의 연결배선 형성방법
CN103474342A (zh) 修复介质层损伤的方法
CN103794545B (zh) 一种制作金属互连线的方法
CN102938393A (zh) 铜金属覆盖层的制备方法
CN2731706Y (zh) 半导体装置
KR100966385B1 (ko) 반도체 소자의 제조 방법
KR100774642B1 (ko) 반도체 소자의 구리배선 형성방법
KR100701779B1 (ko) 반도체 소자의 콘택 형성 방법
KR101095998B1 (ko) 반도체 소자의 형성 방법
KR100547242B1 (ko) 보이드를 방지한 반도체 소자의 금속층간절연막 형성방법
JP2006339479A (ja) 多層配線の製造方法および多層配線
KR100575884B1 (ko) 반도체 소자의 금속배선 형성방법
KR100703560B1 (ko) 반도체 소자의 금속 배선 형성 방법
KR100588640B1 (ko) 반도체 소자 제조방법
KR100781444B1 (ko) 듀얼 다마신 패턴 형성 방법

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
G170 Re-publication after modification of scope of protection [patent]
LAPS Lapse due to unpaid annual fee