JPH05267207A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
- Publication number
- JPH05267207A JPH05267207A JP6051592A JP6051592A JPH05267207A JP H05267207 A JPH05267207 A JP H05267207A JP 6051592 A JP6051592 A JP 6051592A JP 6051592 A JP6051592 A JP 6051592A JP H05267207 A JPH05267207 A JP H05267207A
- Authority
- JP
- Japan
- Prior art keywords
- conductive layer
- gas
- contact hole
- oxide film
- mixed gas
- Prior art date
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- Pending
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- Electrodes Of Semiconductors (AREA)
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
Abstract
(57)【要約】
【目的】 良好なコンタクトを得ることが可能な半導体
装置の製造方法を提供することである。 【構成】 アルゴン等の不活性ガスとフッ素系ガス(S
F6 、CF4 等)との混合ガスを用いてスパッタエッチ
ングを行い、コンタクトホ―ル4下の第1導電層2表面
に形成されている自然酸化膜5を除去する。上記混合ガ
スを用いることにより、第1導電層2の露出表面のダメ
ージを大幅に低減することができる。このようにして自
然酸化膜5を除去した後、アルミニウム等の金属をスパ
ッタリングして第2導電層6を形成する。
装置の製造方法を提供することである。 【構成】 アルゴン等の不活性ガスとフッ素系ガス(S
F6 、CF4 等)との混合ガスを用いてスパッタエッチ
ングを行い、コンタクトホ―ル4下の第1導電層2表面
に形成されている自然酸化膜5を除去する。上記混合ガ
スを用いることにより、第1導電層2の露出表面のダメ
ージを大幅に低減することができる。このようにして自
然酸化膜5を除去した後、アルミニウム等の金属をスパ
ッタリングして第2導電層6を形成する。
Description
【0001】
【産業上の利用分野】本発明は、半導体装置の製造方法
に関する。
に関する。
【0002】
【従来の技術】シリコン集積回路等の半導体装置では、
コンタクトホ―ル下の第1導電層表面に形成された自然
酸化膜を除去した後に、コンタクトホ―ルを介して第1
導電層上に第2導電層を形成するのが通例である。従来
はアルゴンガスを用いてスパッタエッチングを行い、自
然酸化膜を除去していた。
コンタクトホ―ル下の第1導電層表面に形成された自然
酸化膜を除去した後に、コンタクトホ―ルを介して第1
導電層上に第2導電層を形成するのが通例である。従来
はアルゴンガスを用いてスパッタエッチングを行い、自
然酸化膜を除去していた。
【0003】
【発明が解決しようとする課題】上記従来の方法では、
アルゴンガスのみを用いてスパッタエッチングを行って
いたので、コンタクトホール下の第1導電層の露出表面
のダメージが大きくなり、良好なコンタクトを得ること
が困難であった。
アルゴンガスのみを用いてスパッタエッチングを行って
いたので、コンタクトホール下の第1導電層の露出表面
のダメージが大きくなり、良好なコンタクトを得ること
が困難であった。
【0004】本発明の目的は、良好なコンタクトを得る
ことが可能な半導体装置の製造方法を提供することであ
る。
ことが可能な半導体装置の製造方法を提供することであ
る。
【0005】
【課題を解決するための手段】本発明は、不活性ガスと
フッ素系ガスとの混合ガスを用いてスパッタエッチング
を行い、自然酸化膜を除去するものである。
フッ素系ガスとの混合ガスを用いてスパッタエッチング
を行い、自然酸化膜を除去するものである。
【0006】
【実施例】図1は、実施例の製造工程を示した説明図で
ある。1はシリコン基板、2は第1導電層(例えばMO
Sトランジスタのソ―ス/ドレイン用拡散層)、3は絶
縁層(例えばMOSトランジスタの層間絶縁層)、4は
コンタクトホ―ル、5は自然酸化膜、6は第2導電層
(例えばアルミニウム等の金属層)である。
ある。1はシリコン基板、2は第1導電層(例えばMO
Sトランジスタのソ―ス/ドレイン用拡散層)、3は絶
縁層(例えばMOSトランジスタの層間絶縁層)、4は
コンタクトホ―ル、5は自然酸化膜、6は第2導電層
(例えばアルミニウム等の金属層)である。
【0007】図2は、図1に示した方法に用いる製造装
置の構成を示した説明図であり、その構成は従来よりあ
る一般的なものである。11はロ―ドロック室、12は
スパッタエッチング室、13は搬送室、14はスパッタ
室であり、各室間は開閉自在に仕切られている。
置の構成を示した説明図であり、その構成は従来よりあ
る一般的なものである。11はロ―ドロック室、12は
スパッタエッチング室、13は搬送室、14はスパッタ
室であり、各室間は開閉自在に仕切られている。
【0008】つぎに図1(A)〜(C)並びに図2を参
照して、本実施例の製造方法の説明を行う。
照して、本実施例の製造方法の説明を行う。
【0009】(A)コンタクトホ―ル4が形成されたシ
リコンウエハを、ロ―ドロック室11および搬送室13
を通してスパッタエッチング室12に搬入する。搬入さ
れた段階では、コンタクトホ―ル領域に自然酸化膜5が
形成されている。
リコンウエハを、ロ―ドロック室11および搬送室13
を通してスパッタエッチング室12に搬入する。搬入さ
れた段階では、コンタクトホ―ル領域に自然酸化膜5が
形成されている。
【0010】(B)アルゴン(Ar)等の不活性ガスと
フッ素系ガス(SF6 、CF4 等)との混合ガス(例え
ば、SF6 :Ar=1:1)を用いてスパッタエッチン
グを行い、コンタクトホ―ル4下の第1導電層2表面に
形成されている自然酸化膜5を除去する。上記混合ガス
を用いると、フッ素ラジカルによる化学的反応を伴うの
で、従来のアルゴンガスのみを用いたスパッタエッチン
グに比べて数十倍のエッチングレ―トを得ることができ
る。逆にいえば、スパッタエッチングを行う際の電力密
度を従来よりも低くしても、従来と同等のエッチングレ
―トを得ることができるのである。したがって、コンタ
クトホール下の第1導電層2の露出表面のダメージを大
幅に低減することができる。
フッ素系ガス(SF6 、CF4 等)との混合ガス(例え
ば、SF6 :Ar=1:1)を用いてスパッタエッチン
グを行い、コンタクトホ―ル4下の第1導電層2表面に
形成されている自然酸化膜5を除去する。上記混合ガス
を用いると、フッ素ラジカルによる化学的反応を伴うの
で、従来のアルゴンガスのみを用いたスパッタエッチン
グに比べて数十倍のエッチングレ―トを得ることができ
る。逆にいえば、スパッタエッチングを行う際の電力密
度を従来よりも低くしても、従来と同等のエッチングレ
―トを得ることができるのである。したがって、コンタ
クトホール下の第1導電層2の露出表面のダメージを大
幅に低減することができる。
【0011】(C)自然酸化膜5を除去したシリコンウ
エハを搬送室13を通してスパッタリング室14に搬入
する。そして、アルミニウム等の金属をスパッタリング
して第2導電層6を形成する。第1導電層2表面のダメ
ージが小さいので、第1導電層2と第2導電層6との間
では良好なコンタクトが得られる。
エハを搬送室13を通してスパッタリング室14に搬入
する。そして、アルミニウム等の金属をスパッタリング
して第2導電層6を形成する。第1導電層2表面のダメ
ージが小さいので、第1導電層2と第2導電層6との間
では良好なコンタクトが得られる。
【0012】第2導電層6が形成されたシリコンウエハ
を、搬送室13およびロ―ドロック室11を通して装置
外部に搬出する。
を、搬送室13およびロ―ドロック室11を通して装置
外部に搬出する。
【0013】なお、いうまでもないが、上記スパッタエ
ッチング、スパッタリング等の一連の工程は、大気にさ
らされることなく行われる。
ッチング、スパッタリング等の一連の工程は、大気にさ
らされることなく行われる。
【0014】本発明の製造方法は、シリコン基板表面に
形成された不純物拡散層を第1導電層として用いる場合
の他、高融点金属層や高融点金属シリサイド層を第1導
電層として用いる場合等にも適用可能である。
形成された不純物拡散層を第1導電層として用いる場合
の他、高融点金属層や高融点金属シリサイド層を第1導
電層として用いる場合等にも適用可能である。
【0015】
【発明の効果】本発明では、自然酸化膜を除去する際に
不活性ガスとフッ素系ガスとの混合ガスを用いてスパッ
タエッチングを行うので、コンタクトホール下の第1導
電層の露出表面のダメージを大幅に低減することができ
る。したがって、第1導電層と第2導電層との間で良好
なコンタクトを得ることが可能となる。
不活性ガスとフッ素系ガスとの混合ガスを用いてスパッ
タエッチングを行うので、コンタクトホール下の第1導
電層の露出表面のダメージを大幅に低減することができ
る。したがって、第1導電層と第2導電層との間で良好
なコンタクトを得ることが可能となる。
【図1】実施例の製造工程を示した説明図である。
【図2】図1に示した製造方法に用いる製造装置の構成
を示した説明図である。
を示した説明図である。
1……シリコン基板 2……第1導電層 4……コンタクトホ―ル 5……自然酸化膜 6……第2導電層
Claims (1)
- 【請求項1】 不活性ガスとフッ素系ガスとの混合ガス
を用いてスパッタエッチングを行うことにより、半導体
基板の主面側に形成されたコンタクトホ―ル下の第1導
電層表面に形成された自然酸化膜を除去する第1工程
と、 上記第1工程の後上記半導体基板を大気にさらさない状
態に保持し、上記コンタクトホ―ルを介して上記第1導
電層上に第2導電層を形成する第2工程とを有すること
を特徴とする半導体装置の製造方法。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP6051592A JPH05267207A (ja) | 1992-03-17 | 1992-03-17 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP6051592A JPH05267207A (ja) | 1992-03-17 | 1992-03-17 | 半導体装置の製造方法 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPH05267207A true JPH05267207A (ja) | 1993-10-15 |
Family
ID=13144535
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP6051592A Pending JPH05267207A (ja) | 1992-03-17 | 1992-03-17 | 半導体装置の製造方法 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPH05267207A (ja) |
Cited By (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US6864183B2 (en) | 2002-04-26 | 2005-03-08 | Renesas Technology Corp. | Method for manufacturing a semiconductor device |
KR100507281B1 (ko) * | 2001-12-31 | 2005-08-09 | 비오이 하이디스 테크놀로지 주식회사 | 액정표시장치의 비아홀 형성 방법 |
KR100744246B1 (ko) * | 2005-12-28 | 2007-07-30 | 동부일렉트로닉스 주식회사 | 반도체소자의 금속배선 형성 방법 |
JP2007294994A (ja) * | 2007-06-25 | 2007-11-08 | Renesas Technology Corp | 半導体装置の製造方法 |
-
1992
- 1992-03-17 JP JP6051592A patent/JPH05267207A/ja active Pending
Cited By (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
KR100507281B1 (ko) * | 2001-12-31 | 2005-08-09 | 비오이 하이디스 테크놀로지 주식회사 | 액정표시장치의 비아홀 형성 방법 |
US6864183B2 (en) | 2002-04-26 | 2005-03-08 | Renesas Technology Corp. | Method for manufacturing a semiconductor device |
KR100744246B1 (ko) * | 2005-12-28 | 2007-07-30 | 동부일렉트로닉스 주식회사 | 반도체소자의 금속배선 형성 방법 |
JP2007294994A (ja) * | 2007-06-25 | 2007-11-08 | Renesas Technology Corp | 半導体装置の製造方法 |
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