KR100712169B1

KR100712169B1 - 차동 신호를 태핑하는 회로

Info

Publication number: KR100712169B1
Application number: KR1020057009498A
Authority: KR
Inventors: 알로크 트리패씨; 데니스 밀러
Original assignee: 인텔 코오퍼레이션
Priority date: 2002-11-27
Filing date: 2003-10-31
Publication date: 2007-04-27
Also published as: US7307492B2; ATE392725T1; EP1568099B1; DE60320446T2; EP1568099A1; WO2004051789A1; CN1518223A; DE60320446D1; KR20050087802A; AU2003287382A1; CN1259775C; US20040103383A1

Abstract

제1 도전 스트립이 제1 태핑 커패시턴스에 대한 제1 전극으로서도 작용하는 줄어든 폭을 갖는 제1 도전 스트립을 포함하는 장치가 제공된다. 제1 태핑 커패시턴스는, 1) 제1 도전 스트립에 대해 병렬이고, 2) 제2 도전 스트립보다 상기 제1 도전 스트립에 더 가까운 제2 전극을 구비한다. 제2 도전 스트립은, 제1 도전 스트립에 대해 병렬이고, 제2 도전 스트립이 제2 태핑 커패시턴스에 대한 제1 전극으로서도 작용하는 줄어든 폭을 갖는다. 제2 태핑 커패시턴스는, 1) 제2 도전 스트립에 대해 병렬이고, 2) 제1 도전 스트립보다 제2 도전 스트립에 더 가까운 제2 전극을 구비한다.

차동 신호, 태핑 신호, 평면 보드, 도전 스트립, 태핑 커패시턴스

Description

차동 신호를 태핑하는 회로{A CIRCUIT THAT TAPS A DIFFERENTIAL SIGNAL}

본 발명의 분야는 일반적으로 전자 회로에 관한 것으로, 보다 구체적으로는, 차동 신호 탭(differential signal tap)의 제조에 대한 설계, 레이아웃 및 방법에 관한 것이다.

차동 신호는 대개 고속 인터페이스와 연관된 것들을 포함하는 고속 회로에서 사용된다. 차동 신호는 한 쌍의 신호, 즉 1) 정 신호("+" 신호) 및 2) 부 신호("-" 신호)로 구성되는 신호이다. 차동 신호의 동작에 따르면, - 신호는 + 신호의 역이 되도록 설계된다. 도 1 및 도 2는 예를 나타낸다.

도 1은 차동 수신기(102)(즉, 차동 신호를 수신하는 장치)에 결합된 차동 송신기(101)(즉, 차동 신호를 송신하는 장치)를 나타낸다. 제1 신호선(103a)은 + 신호를 전달하는데 사용되고(따라서, + 신호선(103a)라고 할 수 있음), 제2 신호선(103b)은 - 신호를 전달하는데 사용된다(따라서, - 신호선(103b)이라고 할 수 있음). 그러므로, 신호 쌍은 한 쌍의 신호선(103a 및 103b) 상에서 운반된다. 신호선 쌍(103a 및 103b)은 집합적으로 차동 채널이라고도 할 수 있다.

도 2는 논리 + 신호 및 논리 - 신호 간의 역 관계에 대한 예를 나타낸다. - 신호는 + 신호의 역이 되도록 설계된다는 점을 상기하면, 도 2의 - 신호(203b)는 도 2의 + 신호(203a)의 논리역(logical inverse)이 된다는 점에 유의해야 한다. 즉, + 신호(203a)의 전압 레벨이 "1"인 경우, - 신호(203b)의 전압 레벨은 "0"이며, 마찬가지로, + 신호(203a)의 전압 레벨이 "0"인 경우, - 신호(203b)의 전압 레벨은 "1"이 된다.

도 3은 평면 보드(planar board) 일부의 단면(300)을 나타낸다. 평면 보드(PC 보드, PCB 등으로도 일컬어짐)는 컴퓨팅 시스템(예컨대, 랩탑, 개인용 컴퓨터, 서버, 워크스테이션 등), 네트워킹 시스템(예컨대, 라우터, 브리지, 스위치, 게이트웨이 등), 헨드헬드 장치(예컨대, 휴대폰, PDA 등) 및 테스트 및/또는 측정 장비와 같은 다수의 전자 제품에 사용된다. 평면 보드는 복수의 개별적인 전자 컴포넌트(예컨대, 분리된 반도체 칩, 분리된 커패시터, 분리된 저항 등) 사이에 존재하는 신호선을 제공하기 위해 사용된다.

일반적으로, 개별적인 전자 컴포넌트들은 보드의 적어도 일면(예컨대, 보드의 "상면" 및/또는 "하면")에 장착된다. 이들 컴포넌트의 입력 및/또는 출력(보통 "I/O"로 총칭됨)은 대개 리드(lead), 볼, 핀 등으로 구현된다. I/O는 평면 보드로 조립되는 하나 이상의 도전 영역에 전기적으로 결합된다. 따라서, (예를 들어) 만약 다수의 반도체 칩이 동일한 평면 보드에 장착된다면, 반도체 칩은 보드로 형성된 도전 영역을 통해 서로 간에 신호를 송신할 수 있다.

도 3의 평면 보드 단면(300)에 따르면, 보드는 "신호"층 및 "전력/접지"층을 갖는 다층 구조로 볼 수 있다. 신호층은 신호 플레인(301₁ 내지 301₆)이라고도 할 수 있으며, 전력/접지층은 전력/접지 플레인(302₁ 내지 302₃)이라고도 할 수 있다. 일반적으로, 도전 영역은 하나 이상의 신호 플레인(301₁ 내지 301₆)을 따라 존재하는 전기 신호를 전달하기 위해 사용된다. 각각의 전력/접지 플레인(302₁ 내지 302₃)은 일반적으로 접지 기준(ground reference) 또는 직류(DC) 전력 공급 전압(예컨대, 5v, 3.3v, 2.5v)과 같은 기준 전압을 제공하기 위해 사용된다.

따라서, 일반적으로 (엄격한 요구 사항은 아니더라도) 신호 플레인을 따라 존재하는 도전 영역은 (예컨대, 배선과 유사한) 얇은 도전 스트립과 유사한 반면, 전력/접지 플레인 내에 존재하는 대부분의 도전 영역은 보다 넓은 평면 영역과 유사하다. 도전 스트립은 신호선을 구현하는데 사용된다. 실제로는, 도전 스트립은 대개 직사각형의 단면을 갖는 배선(예컨대, 폭보다 실질적으로 더 긴 길이를 가짐)과 유사하다.

보통, 평면 보드는, "인접" 플레인들(예컨대, 신호 플레인(301₁) 및 전력/접지 플레인(302₁))이 유전 물질(예컨대, 도 3의 영역(303)에 위치함)에 의해 분리되도록 구성된다. 한 쌍의 전력/접지 플레인 사이에 존재하는 신호층의 개수는 (도 3에서 제시된 바와 같이, 단일 보드의 경계 내에서 달라질 뿐만 아니라) 보드에 따라 다를 수 있다. 보드당 층의 개수 또한 보드에 따라 다를 수 있다. 일부 전력 또는 접지 기준들은 신호 플레인을 따라 공급되고, 및/또는 일부 신호들은 전력/접지 플레인을 따라 이송되도록 평면 보드를 설계하는 것도 가능하다.

고속 차동 신호에 있어서의 문제점은, (예컨대, 이들 신호는 한 쌍의 신호선을 포함하고, 대개 고속 신호와 함께 사용되기 때문에,) 이들은 "탭(tap)"하기에 어렵다는 점이다. 탭은 다른 신호선으로부터 신호 에너지의 적어도 일부를 수집하는 신호선이다. 예를 들어, 테스트 환경에서, 탭은 특정 신호선 상의 신호 품질을 모니터링하기 위해 사용된다. 또 다른 예로서, 정상 동작 환경에서, 탭은 신호가 (단일 목적지(destination)보다는) 한 쌍의 목적지로 전달될 수 있도록 사용될 수 있다.

도 1은 차동 신호를 송신하고 수신하기 위한 설계의 예를 나타내는 도면.

도 2는 차동 신호의 예를 나타낸 도면.

도 3은 평면 보드 섹션의 단면의 예를 나타낸 도면.

도 4a는 용량성 커플링을 사용하는 차동 신호 태핑 기법의 예를 나타낸 도면.

도 4b는 용량성 커플링을 사용하는 차동 신호 태핑 기법을 위한 등가 회로의 예를 나타낸 도면.

도 5a는 도 4b에 도시된 차동 신호 태핑 기법을 위한 레이아웃의 예를 나타낸 도면.

도 5b는 단계적 "임피던스 변환기" 도전 스트립을 나타낸 도면.

도 5c는 단계적 "임피던스 변환기" 도전 스트립들을 포함하도록 변경된 도 5a의 차동 태핑 기법을 나타낸 도면.

도 6은 도 4b 및 도 5의 + 신호 도전 스트립의 태핑에 도움이 되는 비아가 어떻게 구현될 수 있는지에 대한 설명을 나타낸 도면.

도 7은 도 5a의 + 및 - 탭 신호선들을 종결시키기 위한 레이아웃의 예를 나타낸 도면.

도 4a는 차동 신호를 태핑(tapping)하기 위한 용량성 커플링(capacitive coupling) 기법의 예를 나타낸다. 도 4a의 접근 방식에 따르면, + 신호선(403a) 상의 신호 에너지의 적어도 일부는 + 탭(405a)에 나타나며, - 신호선(403b) 상의 신호 에너지의 적어도 일부는 - 탭(405b)에 나타난다. 따라서, 탭(405a 및 405b)에 나타나는 파형은, 차동 송신기(401)에 의해 신호선(403a 및 403b) 상으로 전달되는 (그리고 차동 수신기(402)에 의해 수신되는) 차동 신호의 "태핑된" 버전에 대응한다.

도 4a의 태핑 기법은, 한 쌍의 커패시터(C+(404a) 및 C-(404b))가 + 신호선(403a)과 - 신호선(403b)을 "태핑"하기 위한 메커니즘을 구현하기 위해 사용되기 때문에, 용량성 커플링이라고도 한다. 즉, 당해 기술 분야에서 공지된 바와 같이, 커패시터는 다음 식에 따라 (커패시터를 통한) 신호의 전파를 방해한다.

Xc = 1/(j2

fC)

여기서, C는 커패시터의 커패시턴스이고, f는 전송되는 신호 컴포넌트의 주파수이다.

따라서, C+ 커패시턴스(404a)가 보다 높게 설계되고, 및/또는 + 신호선(403a)을 따라 전파되는 신호의 주파수가 보다 크게 설계될수록, C+ 커패시터(404a)는 더욱 더 (+ 신호선(403a) 상에 나타나는 신호를 보다 용이하게 + 탭(405a)으로 전달할 수 있도록 하는) 단락 회로로서 동작할 것이다. 마찬가지로, C- 커패시턴스(404b)가 보다 높게 설계되고, 및/또는 - 신호선(403b)을 따라 전파되는 신호의 주파수가 보다 크게 설계될수록, C- 커패시터(404b)는 더욱 더 (- 신호선(403b) 상에 나타나는 신호를 보다 용이하게 - 탭(405b)으로 전달할 수 있도록 하는) 단락 회로로서 동작할 것이다.

당해 기술 분야의 당업자는, + 및 - 탭(405a 및 405b)이 현재의 응용에 대해 수용할 수 있는 + 및 - 태핑 신호들 각각을 제공할 수 있도록, (+ 및 - 신호선(403a, 403b) 상의 시그널링과 연관된 것으로 기대되는 주파수를 고려하여) C+, C- 커패시터(404a 및 405a)에 대한 적절량의 커패시턴스를 결정할 수 있다. 그러나, 점차 우려되는 문제는 + 및 - 신호선(403a, 403b)의 임피던스이다. + 및 - 신호선(403a, 403b)의 임피던스는 전자기 파형을 전달하는 능력을 특징적으로 나타낸다. 일반적으로, 송신기(401)로부터 수신기(402)로의 신호의 송신은 송신기(401)로부터 수신기(402)로 전자기 파형을 송신함으로써 달성된다.

표준 전자기 파형 이론에 따르면, 전자기 파형의 전송 매체에 있어서의 변경은 그 파형의 반사를 야기한다. + 및 - 신호선(403a, 403b)의 임피던스는 전자기 파형을 전달하는 능력을 효율적으로 특징적으로 나타내기 때문에, + 및 - 신호선(403a, 403b)의 임피던스에 있어서의 변경은(예컨대, 신호선(403a, 403b)의 제1 영 역은 제1 임피던스를 가지며, 신호선(403a, 403b)의 제2 영역은 제2 임피던스를 가지는 경우) 송신기(401)에 의해 수신기(402)로 송신되는 전자기 파형에 대한 전송 매체에 있어서의 변경에 대응한다.

따라서, + 및 - 신호선(403a, 403b)의 임피던스에 있어서의 변경은 송신기(401)로부터 수신기(402)로 송신되는 신호의 반사를 야기한다. 일반적으로, 시그널링 주파수가 증가함에 따라, 시그널링 반사는 신호선(403a, 403b) 상에 나타나는 신호 형태에 있어서의 왜곡을 야기할 수 있는 간섭에 더욱 유사하게 된다. 하나의 효과의 예로서, 만약 시그널링 형태가 왜곡되면, 수신기(402)는 ("1"을 "0"으로 오역하거나, "0"을 "1"로 오역함으로써) 송신기(401)에 의해 송신되는 정보를 오역할 수 있다.

따라서, 반도체 장치의 시그널링 주파수는 일반적으로 각각의 새로운 세대의 반도체 제조 기술(예컨대, 감소된 게이트 길이에 의해 측정됨)과 더불어 증가하기 때문에, + 및 - 신호선(403a, 403b)의 임피던스는 점점 더 차동 시그널링 기법에 대한 설계의 중요한 측면이 되어 가고 있다. 구체적으로, 수신기(402)에서의 오역을 방지하기 위해서, 신호선의 임피던스는 신호 반사의 부작용을 관리가능한 상태로 유지하도록 설계자에 의해 특별하게 맞추어 진다.

+ 및 - 신호선(403a, 403b)의 임피던스가 송신기(401)로부터 수신기(402)까지의 길이에 걸쳐 변경되지 않는다면, 시그널링 반사(및 그로부터 발생하는 부작용)는 감소될 수 있다. 이것은, 태핑 목적을 위해 (C+ 및 C- 커패시턴스(404a, 404b)를 통해) 용량성 커플링이 수행되는 + 및 - 신호선(403a, 403b)의 영역(406) 에 문제를 야기한다.

구체적으로, 적절한 사전 설계 대책이 취해지지 않는다면, C+ 및 C- 커패시턴스(404a, 404b)의 도입은 + 및 - 신호선(403a, 403b)의 임피던스에 변경을 가져올 것이다. 도 4b 및 도 5는, 차동 시그널링 기법의 적절한 탭을 제공하고, 동시에 신호 반사의 부작용이 관리가능한 범위 내로 유지되도록, (C+ 및 C- 커패시턴스에 의해 야기되는) + 및 - 신호선(403a, 403b)의 임피던스 변경을 제한하기 위해 사용될 수 있는 설계 접근법의 실시예에 관한 것이다.

도 4b는 등가 회로를 나타내며, 도 5a는 본 명세서에서 논의되는 설계 접근법의 실시예에 따른 평면 보드 환경 내에서 형성될 수 있는 도전 트레이스(conducting trace)의 레이아웃을 나타낸다. 여기에서, 도 4b는 각각이 평면 영역(420, 416 및 421)을 통해 걸쳐 있는 + 및 - 신호선을 나타내고 있으며, 도 5a는 각각이 평면 영역(520, 516 및 521)을 통해 걸쳐 있는 대응하는 + 및 - 신호선을 나타낸다. 따라서, 도 3을 참조한 바 있는 평면 보드 기술의 배경 논의를 상기하자면, 도 4b의 평면 영역(420, 416 및 421)은 각각 평면 보드의 동일 신호 플레인 내에 놓여 있는 것으로 볼 수 있고, 평면 영역(520, 516 및 521)은 각각 평면 보드의 동일한 신호 플레인 내에 놓여 있는 것으로 볼 수 있다.

이것은 도 4b 및 도 5에서 제공된 좌표계와 일치한다. 즉, 도 4b 및 도 5의 + 및 - 신호선과 연관된 각각의 평면 영역(즉, 도 4b의 평면 영역(420, 416 및 421) 및 도 5a의 평면 영역(520, 516 및 521))은 동일한 xy 플레인에 놓인다. 도 5a는 관찰자가 + 및 - 신호선 도전 스트립 상에서 -z 방향으로 아래로 보도록 도시 되어 있는 반면, 도 4b는 3차원 광경이 인식될 수 있도록 대략 <-1,-1,-1>을 따라 도시되어 있다.

도 4b 및 도 5의 그림에 있어서, + 및 - 신호선의 "길이"는 y 축을 따라 측정된다. 따라서, 도 4b의 + 신호선(413a)은 L₁₁, L₁₂, L₂₃, L₂₄, L₃₁ 및 L₃₂의 단위 길이당 인덕턴스를 포함하고, 도 4b의 - 신호선(413b)은 L₁₃, L₁₄, L₂₅, L₂₆, L₃₃ 및 L₃₄의 단위 길이당 인덕턴스를 포함한다. 또한, 도 4b의 + 및 - 신호선(413a, 413b)은 C₁₁, C₂₂ 및 C₃₁의 단위 길이당 커패시턴스에 의해 용량적으로 결합된다는 점에 유의해야 한다. C+ 및 C- 태핑 커패시턴스(414a, 414b)는 세 번째 평면 영역(416)에서 관찰된다. 도 5a에서, + 신호 도전 스트립은 스트립 섹션(503a1, 503a3 및 503a2)에 의해 형성된 연속 스트립으로 도시되어 있다. 마찬가지로, - 신호 도전 스트립은 스트립 섹션(503b1, 503b3 및 503b2)에 의해 형성된 연속 스트립으로 도시되어 있다. 또한, C+ 태핑 커패시턴스를 위한 전극은 도전 스트립(515a)으로서 도시되고, C- 태핑 커패시턴스를 위한 전극은 도전 스트립(515b)으로서 도시되고 있다는 점에 유의해야 한다.

도 4b의 각각의 평면 영역(420, 416 및 421)에서 관찰되는 등가 회로들은 도 5a의 평면 영역(520, 516 및 521)에서 관찰되는 도전 스트립 레이아웃에 각각 대응하는 것으로 볼 수 있다. 즉, 도 4b의 평면 영역(420) 내에서 관찰되는 등가 회로는 도 5a의 평면 영역(520)에서 관찰되는 도전 스트립 레이아웃에 대한 등가 회로로 볼 수 있으며, 도 4b의 평면 영역(416) 내에서 관찰되는 등가 회로는 도 5a의 평면 영역(516)에서 관찰되는 도전 스트립 레이아웃에 대한 등가 회로로 볼 수 있고, 도 4b의 평면 영역(421) 내에서 관찰되는 등가 회로는 도 5a의 평면 영역(521)에서 관찰되는 도전 스트립 레이아웃에 대한 등가 회로로 볼 수 있다.

따라서, (도 5a의 평면 영역(520) 내의 도전 스트립 섹션(503a1)과 같은) 도전 스트립 섹션은, (도 5a의 평면 영역(520) 내의 트레이스 섹션(503a1)에 대한 트레이스 섹션(503b1)과 같은) 각각의 병렬 인접 트레이스에 결합된 (커패시턴스(C₁₁)와 같은) 단위 길이당 병렬 커패시턴스 및 (도 4b의 평면 영역(420) 내의 인덕턴스(L₁₁ 및 L₁₂)와 같은) 단위 길이당 직렬 인덕턴스의 쌍에 대응하는 등가 회로를 갖는다는 점에 유의해야 한다. 단위 길이당 인덕턴스 및 단위 길이당 커패시턴스는 레이아웃의 형태와 상관 관계에 있다.

즉, 예를 들어 도 4b 및 도5의 평면 영역(420, 520)을 참조하면, 도전 스트립 섹션(503a1, 503b1)의 폭(W1)은 일반적으로 각각의 스트립 섹션에 대한 단위 길이당 특정 인덕턴스를 생성하는데 도움이 되고, 도전 스트립 섹션(503a1, 503b1) 사이의 간격(S1)은 스트립 섹션 쌍에 대한 단위 길이당 특정 커패시턴스를 생성하는데 도움이 된다. 일반적으로, 도전 스트립(503a1, 503b1)과 같은 도전 스트립 쌍에 대해서는, 1) 스트립 섹션(503a1, 503b1)의 폭(W1)이 협소할수록, 단위 길이당 인덕턴스(L₁₁, L₁₂ 및 L₁₃, L₁₄)가 더 커지며, 2) 스트립 섹션(503a1, 503b1) 간의 간격(S1)이 협소할수록, 단위 길이당 커패시턴스(C₁₁)는 더 커진다.

동일한 폭(및 두께)의 평행 스트립 섹션 쌍에 있어서는, 각각의 스트립 섹션 (예컨대, L₁₁ 및 L₁₃)에 대해 대응하는 단위 길이당 인덕턴스들이 대략 동일하여야 하고, 대략 동일 간격만큼 떨어진 스트립 섹션들에 있어서는(예컨대, 간격 S1가 연속 길이의 스트립 섹션들에 걸쳐 대략 일정한 경우), C₁₁은 대략 일정해야 한다. 여기서, 길이는 y 축을 따라 측정되며, 폭은 x축을 따라 측정되고, 두께는 z 축을 다라 측정된다는 점에 유의해야 한다.

당해 기술 분야의 당업자는, (도 5a의 평면 영역(520)에서 관찰되는 도전 스트립 섹션 쌍(503a1, 503b1)과 같은) 한 쌍의 도전 스트립 섹션의 임피던스는 이하의 식과 같이 변한다는 것을 인식할 것이다.

(L/C)^1/2 식 1

여기서, (예컨대, 바로 앞서 기술된 바와 같이) L은 단위 길이당 인덕턴스이고, C는 단위 길이당 커패시턴스이다. 도전 스트립 섹션 쌍의 단위 길이당 커패시턴스 및 단위 길이당 인덕턴스는, (예컨대, 스트립 폭(W1) 및 스트립 간격(S1)의 관련성에 대해서 살펴본 바와 같이) 스트립 섹션 자체의 형태와 관련되므로, 도전 스트립 섹션 쌍의 임피던스는 도전 스트립 형태와도 연관된다는 점에 유의해야 할 필요가 있다.

(반사가 관리가능한 범위 내로 유지되도록 하기 위해) 차동 채널의 + 및 - 신호선들의 길이에 걸쳐 임피던스를 대략 일정하게 유지시키는 것이 바람직하다는 점을 상기하고, C+ 및 C- 태핑 커패시턴스 쌍(414a, 414b)을 차동 채널에 도입하는 것이, (태핑 커패시턴스(C+, C-)가 추가되는 + 및 - 신호선들의 영역 내에) 차동 채널의 + 및 - 신호선들을 구현하는 도전 스트립 섹션 쌍의 단위 길이당 커패시턴스를 효율적으로 발생시킬 것이라는 점을 인식하면, 당해 기술 분야의 당업자는, 적절한 사전 조치가 취해지지 않는다면, C+, C- 태핑 커패시턴스(414a, 414b)의 도입은 + 및 - 신호선을 따라 반사 문제를 야기할 수도 있다는 점을 인식하여야 한다.

단순화를 위해, 도 4b(및 이하에서 보다 상세하게 논의되는 도 7)에 도시된 등가 회로는 도전 스트립들 사이에 존재하는 상호 인덕턴스를 무시한다. 도 5a의 영역 3에 도시된 바와 같이, 동종 매체(homogeneous media) 내의 균일 결합 도전체 스트립들(uniform coupled conductor strips)과 연관된 인덕턴스 행렬(inductance matrix)은 독립 파라미터는 아니지만, 도전 스트립들 간의 용량성 커플링을 설명하는 커패시턴스 행렬로부터 직접 도출될 수 있다(보다 구체적으로, 인덕턴스 행렬은 상수를 곱한 커패시턴스 행렬의 역행렬과 동일함). 당해 기술 분야의 당업자는 본 발명을 참조하여 적용가능한 커패시턴스 행렬을 적절하게 구성할 수 있기 때문에, 당해 기술 분야의 당업자는 또한 정확한 인덕턴스 행렬도 적절하게 구성할 수 있다.

도 5a의 도전 스트립들 간의 커플링은 유도(induction) 및 커패시턴스 모두에 기인한 것이지만, 커패시턴스 및 인덕턴스 행렬 간의 역 관계로 인해, 도 5a에서 관찰되는 구조의 기능은 커패시턴스의 견지에서 가장 잘 설명된다. 그러나, 도 4b 및 도 7에서 관찰되는 회로의 동작을 시뮬레이팅하려는 시도는, 유도를 통한 스트립들 간의 커플링의 원인이 되는 상호 인덕턴스를 포함하여야 한다는 점에 유의 하여야 한다. 또한, 도 5a의 영역 3에 도시된 바와 같이, 동종 매체에서의 균일 결합 도전체 스트립들의 근단 누화(near-end cross-talk)(또는 역 누화(reverse cross-talk))가 탭 신호를 얻기 위해 사용될 수 있다.

회로 동작의 논의를 계속하자면, 차동 채널에 C+ 및 C- 태핑 커패시턴스(414a, 414b)를 도입하는 것은, 도전 스트립 형태가 변경되지 않는다면, 그들이 도입되는 영역에서의 L/C에 대한 값을 효과적으로 낮춘다(이는, C+ 및 C- 태핑 커패시턴스(414a, 414b)가 사실상 "C"의 값을 증가시켜, "L/C"가 보다 적은 수로 되도록 하기 때문임). 따라서, 도 5a의 레이아웃 실시예를 참조하면, + 및 - 도전 스트립들(503a3, 503b3)은, (평면 영역(520 및 521)과 비교하여) 평면 영역(516) 내에 변경된 형태를 나타내고 있다는 점에 주목하자.

도 5a의 영역(516)의 레이아웃 접근 방식에 따르면, + 및 - 도전 스트립 섹션(503a3, 503b3)의 임피던스는 영역(520) 내의 도전 스트립(503a1, 503b1)의 임피던스와 대략 일치하도록 설계된다. 구체적으로, (도전 스트립(515a, 515b)을 추가함으로써 형성되는) C+, C- 태핑 커패시턴스는 사실상 영역(516) 내의 도전 스트립 섹션(503a3, 503b3)의 커패시턴스를 증가시키기 때문에, 영역(516) 내의 도전 스트립 섹션(503a3, 503b3)은, (도전 스트립(515a, 515b)의 효과를 고려하지 않고) 영역(520) 내의 도전 스트립 섹션(503a1, 503b1)보다 자체로 더 큰 L/C 값을 갖도록 설계된다.

이는, 1) 영역(516) 내의 도전 스트립 섹션(503a3, 503b3)의 폭(W2)이 영역(520) 내의 도전 스트립 섹션(503a1, 503b1)의 폭(W1)보다 더 협소하고(이로써, 영 역(516) 내의 + 및 - 도전 스트립 섹션들을 따르는 단위 길이당 인덕턴스가 영역(520)에서보다 더 크게 됨), 2) 영역(516) 내의 도전 스트립 섹션(503a3, 503b3) 간의 간격(S2)이 영역(520) 내의 도전 스트립 섹션(503a1, 503b1) 간의 간격(S1)보다 더 크기 때문에(이로써, 영역(516) 내의 단위 길이당 + 및 - 도전 스트립 섹션들 간의 병렬 커패시턴스가 영역(520)에서보다 더 작게 됨), 도 5a로부터 자명하다. 보다 큰 L과 보다 작은 C가 더 큰 L/C에 대응하기 때문에, 도전 스트립(515a 및 515b)의 효과가 무시되는 경우, 도 3의 영역(516) 내의 도전 스트립 섹션(503a3, 503b3)은 영역(520) 내의 그들의 대응 도전 스트립 섹션(503a1, 503b1)에 비하여 더 큰 L/C를 갖는다.

여기서, 도전 스트립 섹션(503a3)은 C+ 커패시터(414a)의 제1 전극으로 동작하고, 도전 스트립(515a)은 C+ 커패시터(414a)의 제2 전극으로 동작한다(이는, 전기장 선들이 도전 스트립 영역(503a3)과 도전 스트립(515a) 사이에 존재하는 유전 물질을 통하는 S3의 거리에 걸쳐 실질적으로 x 축을 따라 형성되기 때문임). 따라서, 도 5a에서 볼 수 있는 바와 같이, + 신호선에 대한 도전 스트립은 C+ 커패시터(414a)에 대한 전극으로도 동작하는 섹션(503a3)을 따라 협소해진다.

마찬가지로, 도전 스트립 섹션(503b3)은 C- 커패시터(414b)의 제1 전극으로 동작하고, 도전 스트립(515b)은 C- 커패시터(414b)의 제2 전극으로 동작한다(이는, 전기장 선들이 도전 스트립 영역(503b3)과 도전 스트립(515b) 사이에 존재하는 유전 물질을 통하는 S3의 거리에 걸쳐 실질적으로 x 축을 따라 형성되기 때문임). 따라서, - 신호선에 대한 도전 스트립은 C- 커패시터(414b)에 대한 전극으로도 동 작하는 섹션(503a3)을 따라 협소해진다.

그 결과, 영역(515) 내의 도전 스트립 섹션(503a3, 503b3)은 그 자체로 영역(520) 내의 도전 스트립 섹션(503a1, 503b1)보다 더 높은 L/C를 갖는다. 따라서, 영역(516) 내의 도전 스트립(515a, 515b)의 효과를 고려하는 경우, 추가적인 커패시턴스는 사실상 도전 스트립 섹션(503a3, 503b3)의 L/C 값을 낮추게 되므로, 두 영역(516, 520)의 L/C 값들은 서로 거의 동등하게 되고, 그 결과 이들의 임피던스는 서로 유사하게 된다. 따라서, 영역(520 및 516)의 계면에 유도되는 반사는 관리가능한 범위 내로 유지될 수 있다.

또한, 도 5a의 실시예에 따르면, 영역(521) 내의 도전 스트립 섹션(503a2, 503b2)은 영역(520) 내의 도전 스트립 영역(503a1, 503b1)과 동일한 치수에 따라 설계되었다는 점에 유의해야 한다. 따라서, 바로 앞서 제공된 바 있는 동일한 분석에 따르면, 평면 영역(516 및 521) 사이의 계면에 유도되는 반사도 관리가능한 범위 내로 유지된다. 계속 진행하기 전에, 대개 어느 정도의 반사는 차동 채널 내에서 허용된다는 점, 반사를 갖지 않는 것이 대개 이상적인 조건으로 간주되더라도, 어떠한 반사도 갖지 않는 계면을 설계하는 것은 가능하거나 실용적인 것은 아니라는 점에 주목하는 것이 중요하다. 따라서, 이하의 청구범위는 아무런 반사 에너지도 유도하지 않는 계면으로 자동적으로 한정되도록 해석되어서는 안된다. 나아가, 당해 기술 분야의 당업자는 자신의 특정 에너지에 대해 허용가능한 반사 활동의 적절량을 결정할 수 있을 것이다. 고품질 차동 신호(예컨대, 높은 차동 대칭성)가 유지된다면, -25db 이하의 반사 손실은 달성가능한 것으로 여겨진다.

수용할 수 있는 결합 에너지의 양을 제공하고, 적절한 차동 임피던스에 대응하는 S2, S3 및 W3에 대한 적절한 값들은, (예컨대, Agilent Technologies™사에 의해 제공되는 MOMENTUM™를 사용함으로써) 시뮬레이션 환경에서의 최적화를 통해 결정될 수 있다. 이러한 사고 방침에 따르면, 도 5a에서의 영역 3의 길이(L)는, 태핑 구조가 처리할 신호의 주파수의 원하는 상한 또는 하한에 따라 달라진다는 점에 유의해야 한다. 일반적으로, L은 λmin/4와 동일하거나 이에 근사하도록 설계되어야 하는데, λmin는 입력 데이터 신호에 대한 주파수 하한의 파장이다.

도 4b의 실시예를 참조하면, 태핑된 신호 노드(+ 탭(415a) 및 - 탭(415b))는 보다 낮은 또 하나의 신호 플레인으로 "떨어진다". 즉, (태핑된 신호 노드(415a, 415b)를 포함하는) 평면 영역(424)은 평면 영역(420, 416 및 421)이 놓인 xy 플레인 밑에 있는 또 다른 xy 플레인에 놓인다. 따라서, 평면 보드 환경에서, 태핑된 신호 노드(415a, 415b)는, 차동 신호층의 + 및 - 신호선(413a, 413b)이 포함된 신호 플레인과는 상이한 신호 플레인에 놓인 것으로 볼 수 있다.

한 쌍의 도전 스트립은 (도 4b에 도시된 등가 회로에 의해 지지되는) 평면 영역(424)을 따라 태핑된 신호를 전파시키는데 사용될 수 있다. 영역(416) 내의 태핑 지점으로부터 영역(424) 내의 도전 스트립 섹션까지 태핑된 신호선들을 접속시키기 위해 비아가 사용될 수 있다. 비아는 수직 도전 채널(예컨대, 신호들이 도 4b 및 도 5에 도시된 z 축을 따라 이동하는 도전 채널)이다. 비아는 신호선이 서로 다른 신호 플레인을 가로질러 이동할 수 있도록 하기 위해 가장 많이 사용된다.

비아들은, 태핑된 신호를 전달하는데 사용되는 각각의 비아가 전력/접지 플 레인에 "매어진(stitched)" 다른 비아에 근접하게 위치하도록 구현될 수 있다. 그 결과, 비아는, 그 비아를 통해 태핑된 신호가 보다 잘 전파될 수 있도록 하는 제어 임피던스 전송선(controlled impedance transmission line)으로서 구현된다. 도 4b, 도 5 및 도 6 각각은 이러한 접근 방식에 대응하는 것으로 볼 수 있다. 먼저, 도 5 및 도 6을 참조하면, 도 6에 도시된 비아 구조는 도 5a의 7, 8번째 비아인 비아_7(536)과 비아_8(537)이 구성될 수 있는 방법의 실시예에 대응하도록 도시되어 있음에 주목하자.

즉, 도 6의 비아_7(636)은 도 5a의 비아_7(536)에 대응하는 것으로 볼 수 있고, 도 6의 비아_8(637)은 도 5a의 비아_8(537)에 대응하는 것으로 볼 수 있다. 도 5 및 도 6에 도시된 좌표계에 따르면, 도 5a는 z-방향 "아래로" 보이는 비아들(536, 537)의 "상부" 평면도이고, 도 6은 y-방향에서 비아들을 바라보는 "단면도"이다. 여기서, 비아_7(536, 636)(C-태핑 커패시턴스의 전극을 형성하는 도전 스트립(515b)에 전기적으로 결합됨)은 태핑된 - 신호를 수직으로 전파하는데 사용된다.

비아_8(537, 637)은 전력/접지 플레인들(602₁ 내지 602₅)에 "매어져" 있다. 즉, 도 6에서 볼 수 있는 바와 같이, 비아_8(537, 637)은 자신이 통과하는 적어도 하나의 전력/접지 플레인에 전기적으로 접속된다. 비아_8은, 기준 전압들이 의도하지 않게 서로 단락되지 않도록, 공통 기준 전압의 전력/접지 플레인들(즉, 유일한 접지 플레인들; 즉, 유일한 3.3v 플레인들)에 매어져야 한다. 전력 또는 접지 플레인에 매어져 있는 (비아_8(537, 637))과 같은 비아를 신호를 전달하는데 사용 되는 (비아_7(536, 636)과 같은) 비아에 근접하게 둠으로써, 비아 쌍(536 및 537, 636, 637)이 (도 4b의 영역(422)에 도시된 등가 회로에 의해 제시되는) 제어 임피던스 전송선을 효율적으로 형성하기 때문에, 신호는 덜 감쇠되어 전파된다.

비아가 태핑된 신호들이 더 전파될 적절한 신호 플레인에 놓인다면, 그 적절한 신호 플레인 내의 존재하는 도전 스트립들은 도 5a의 영역들(520 및 521)에 도시된 것들과 유사한 스트립선 쌍으로 설계될 수 있다. 비아들(534, 535)의 또 다른 쌍은 다른 태핑된 신호를 떨어뜨리는데 사용될 수 있다. 여기서, 비아_6(535)은 + 신호선으로부터 태핑된 신호를 전달하는 비아에 대응하고, 비아_5(534)는 제어 임피던스 전송선을 형성하는데 도움이 되는 "매어진" 비아에 대응한다.

도 7은 + 및 - 탭 신호선들(715a, 715b)이 종단 저항(termination resistance)을 더 포함하는 등가 회로의 실시예를 나타낸다. 여기서, 종단 저항(753)은 + 탭 신호선(715a)의 끝을 이루는데 사용되고, 종단 저항(754)은 - 탭 신호선(715b)의 끝을 이루는데 사용된다. 당해 기술 분야에서 공지된 바와 같이, 종단 저항은 대응하는 신호선들 상의 신호 반사 에너지를 감소시키기 위해 사용될 수 있다. 따라서, 종단 저항(753)은 + 탭 신호선(715a) 상의 + 태립된 신호 반사를 감소시키는데 도움이 되고, 종단 저항(754)은 - 탭 신호선(715b) 상의 - 태핑된 신호 반사를 감소시키는데 도움이 된다. 다수의 응용에서, 종단 저항의 저항값은 태핑된 신호가 태핑되는 포트의 차동 임피던스의 저항값의 절반이 되어야 한다.

종단 저항은 대개 표면 장착 컴포넌트로 구현되기 때문에, 일 실시예에서 평면 영역(752)은 평면 보드의 표면으로 볼 수 있다. 그렇기 때문에, 비아들은 평면 보드 표면을 태핑 커패시턴스의 태핑된 신호선 측면에 존재하는 각각의 태핑 커패시턴스 전극에 결합시키는 레이아웃에 통합될 수 있다. 즉, 예를 들어 도 7의 영역(751)에서 볼 수 있는 등가 회로와 연관된 비아 구조는 도 5a의 전극(515a)으로부터) (+z 방향으로) 이어지도록 구성될 수 있으며, 도 7의 영역(750)에서 볼 수 있는 등가 회로와 연관된 비아 구조는 도 5a의 전극(515b)으로부터 (+z 방향으로) 이어지도록 구성될 수 있다.

상술한 비아 구조들은 각각, 제1 비아는 신호 트레이스로서 작용하고 제2 비아는 (도 6과 관련하여 설명된) 기준 전압에 결합되는 한 쌍의 비아들로 구성될 수 있다는 점에 주목하자. 또한, 도 5a는, 1) 비아_1(530)은 기준 전압에 매어진 비아로서 사용되고 비아_2(531)는 전극(515a)을 평면 보드 표면에 결합시키기 위해 사용될 수 있으며, 2) 비아_3(532)은 전극(515b)을 평면 보드 표면에 결합시키고 비아_4(533)는 기준 전압 플레인에 매어진 비아로서 사용될 수 있는 접근 방식을 나타내고 있음에 주목하자.

평면 보드 제조 분야의 당업자는 상술된 것들과 같은 차동 신호 태핑 구조를 갖는 평면 보드를 제조할 수 있을 것이다. 일반적으로, 평면 보드 플레인의 원하는 도전 영역 특징들의 이미지들(예컨대, 특정 도전 스트립들의 이미지들)이 평면 보드 플레인 상에 초점이 맞추어질 수 있도록 하기 위해 리소그래피 기술이 사용되는데, 이들 이미지는 원하는 도전 영역을 현상하는데 사용된다. 더욱이, 시스템 제조 분야의 당업자는, 컴퓨팅 시스템, 네트워킹 시스템 또는 핸드핼드 장치의 일부로서 앞서 설명된 것과 같은 상술한 차동 태핑 구조를 갖는 평면 보드를 통합할 수 있을 것이다.

도 5b 및 도 5c는 광대역 데이터 신호에 대해 특히 유용할 수 있는 대체 실시예에 관한 것이다. "단계적 임피던스 변환기(stepped impedance transformer)"라고 하며 (마이크로파 응용에서 널리 사용되고 있는) 임피던스 변환을 위해 사용되는 스트립 포맷은 도 5b에 도시되어 있다. "단계적 임피던스 변환기"는 도 5c에 도시된 바와 같이, 도 5a에서 제시된 구조에 적용될 수 있다. 도 5c의 구조에 있어서, 도 5b의 "단계적" 스트립 포맷을 도입하기 위해, 영역(3)은 점진적으로 더 넓은 결합선들의 직렬 부분들(cascaded sections)로 분할된다. 마찬가지로, 태핑 커패시턴스 전극 각각은, 대응하는 단계적 임피던스 변환기 스트립에 대향하는 에지(edge)를 따라 대응하는 단계적 임피던스 변환기 도전 스트립에 대해 병렬로 스테핑(steppted)된다는 점에 주목하자. 또한, MOMENTUM과 같은 최적으로 결합된 평면 EM 툴이 원하는 광대역 특성을 갖는 탭에서의 태핑된 신호를 얻기 위해 구조의 치수(예컨대, W4 내지 W7 및 S4 내지 S11)를 최적화하는데 사용될 수 있다.

상술한 설명에서, 본 발명은 특정한 예시적인 실시예와 관련하여 기술되었다. 그러나, 첨부된 특허청구범위에 기술된 본 발명의 보다 넓은 사상 및 범위를 벗어나지 않고 다양한 변형 및 변경이 행해질 수 있음은 자명하다. 따라서, 본 명세서 및 도면은 한정적인 의미보다 예시적인 의미로 간주되어야 한다.

Claims

a) 줄어든 폭을 갖는 제1 도전 스트립(conducting strip) - 상기 제1 도전 스트립은 제1 태핑 커패시턴스(tapping capacitance)에 대한 제1 전극으로서도 작용하며, 상기 제1 태핑 커패시턴스는 상기 제1 도전 스트립에 대해 병렬인 제2 전극을 구비함 -; 및

b) 제2 도전 스트립 - 상기 제2 도전 스트립은 상기 제1 도전 스트립에 대해 병렬이고 상기 제2 도전 스트립이 제2 태핑 커패시턴스에 대한 제1 전극으로서도 작용하는 줄어든 폭을 가지며, 상기 제2 태핑 커패시턴스는, 1) 상기 제2 도전 스트립에 대해 병렬이고 2) 상기 제1 도전 스트립보다 상기 제2 도전 스트립에 더 가까운 제2 전극을 구비함 -

을 포함하고,

상기 제1 태핑 커패시턴스의 상기 제2 전극은 상기 제2 도전 스트립보다 상기 제1 도전 스트립에 더 가까운 장치.
제1항에 있어서,

상기 제1 및 제2 도전 스트립은 평면 보드(planar board)의 일부인 장치.
제2항에 있어서,

상기 평면 보드는 컴퓨팅 시스템의 일부인 장치.
제2항에 있어서,

상기 평면 보드는 네트워킹 시스템의 일부인 장치.
제2항에 있어서,

상기 평면 보드는 핸드헬드 장치(handheld device)의 일부인 장치.
제2항에 있어서,

상기 평면 보드는 테스트 시스템, 측정 시스템 또는 테스트 및 측정 시스템중 어느 하나의 일부인 장치.
제2항에 있어서,

상기 제1 태핑 커패시턴스 전극의 상기 제2 전극은 제1 비아(via)에 결합되고, 상기 제1 비아는 상기 제1 태핑 커패시턴스의 상기 제2 전극이 형성되는 신호 플레인(signal plane)과는 상이한 신호 플레인까지 이어지는 장치.
제7항에 있어서,

상기 제1 비아에 대해 병렬로 이어지며 접지 플레인에 결합된 제2 비아를 더 포함하는 장치.
제7항에 있어서,

상기 제1 비아에 대해 병렬로 이어지며 전력 공급 전압 플레인에 결합된 제2 비아를 더 포함하는 장치.
제1항에 있어서,

상기 줄어든 폭을 갖는 상기 제1 및 제2 도전 스트립의 영역들은 적어도 부분적으로는 서로에 대해 병렬로 존재하는 장치.
제10항에 있어서,

상기 제1 및 제2 도전 스트립은, 서로 간에 상기 제1 및 제2 도전 스트립 폭이 줄어든 증대된 간격을 갖는 장치.
제1항에 있어서,

상기 제1 및 제2 도전 스트립은 -25dB 이하의 반사 손실(reflection loss)을 갖는 장치.
제1항에 있어서,

상기 제1 도전 스트립의 상기 줄어든 폭은 상기 제2 도전 스트립의 상기 줄어든 폭과 동일하도록 설계된 장치.
제1항에 있어서,

상기 제1 및 제2 도전 스트립은 차동 채널(differential channel)의 일부인 장치.
a) 제1 태핑 커패시턴스에 대한 제1 전극으로서도 작용하며 줄어든 폭을 갖는 제1 도전 스트립 - 상기 제1 태핑 커패시턴스는, 1) 상기 제1 도전 스트립에 대해 병렬이고 2) 제2 도전 스트립보다 상기 제1 도전 스트립에 더 가까운 제2 전극을 구비함 -;

b) 상기 제1 도전 스트립에 대해 병렬인 상기 제2 도전 스트립 - 상기 제2 도전 스트립은 제2 태핑 커패시턴스에 대한 제1 전극으로서도 작용하는 줄어든 폭을 가지며, 상기 제2 태핑 커패시턴스는, 1) 상기 제2 도전 스트립에 대해 병렬이고 2) 상기 제1 도전 스트립보다 상기 제2 도전 스트립에 더 가까운 제2 전극을 구비함 -;

c) 상기 제1 태핑 커패시턴스의 상기 제2 전극에 결합되며, 상기 제1 태핑 커패시턴스의 상기 제2 전극이 존재하는 신호 플레인과는 상이한 신호 플레인까지 이어지는 제1 비아;

d) 상기 제2 태핑 커패시턴스의 상기 제2 전극에 결합되며, 상기 상이한 신호 플레인까지 이어지는 제2 비아;

e) 상기 제1 비아에 대해 병렬로 이어지며, 상기 제2 비아보다 상기 제1 비아에 더 가깝고, 제1 기준 전압 플레인(reference voltage plane)에 결합된 제3 비아; 및

f) 상기 제2 비아에 대해 병렬로 이어지며, 상기 제1 비아보다 상기 제2 비아에 더 가깝고, 제2 기준 전압 플레인에 결합된 제4 비아

를 포함하는 평면 보드.
제15항에 있어서,

상기 평면 보드는 컴퓨팅 시스템의 일부인 평면 보드.
제15항에 있어서,

상기 평면 보드는 네트워킹 시스템의 일부인 평면 보드.
제15항에 있어서,

상기 평면 보드는 핸드헬드 장치의 일부인 평면 보드.
제15항에 있어서,

상기 평면 보드는 테스트 및/또는 측정 시스템의 일부인 평면 보드.
제15항에 있어서,

상기 제1 및 제2 기준 전압 플레인 중 적어도 하나는 접지 플레인인 평면 보드.
제15항에 있어서,

상기 제1 및 제2 기준 전압 플레인 중 적어도 하나는 전력 플레인인 평면 보드.
제15항에 있어서,

상기 상이한 신호 플레인은 제3 및 제4 도전 스트립을 더 포함하고, 상기 제3 도전 스트립은 상기 제1 비아에 결합되고 상기 제4 도전 스트립은 상기 제2 비아에 결합되며, 상기 제3 도전 스트립은 상기 제1 도전 스트립으로부터의 신호 탭을 전파하고 상기 제4 도전 스트립은 상기 제2 도전 스트립으로부터의 신호 탭을 전파하는 평면 보드.
제15항에 있어서,

g) 상기 제1 태핑 커패시턴스의 상기 제2 전극에 결합된 제1 종단 저항(termination resistor); 및

h) 상기 제2 태핑 커패시턴스의 상기 제2 전극에 결합된 제2 종단 저항

을 더 포함하는 평면 보드.
평면 보드 내에 신호 플레인의 영역을 형성하는 방법에 있어서,

제1 도전 스트립이 제1 태핑 커패시턴스에 대한 제1 전극으로서 작용할 줄어든 폭을 갖는 상기 제1 도전 스트립을 형성하는 단계;

상기 제1 태핑 커패시턴스의 제2 전극을 형성하는 단계 - 상기 제1 태핑 커 패시턴스는, 1) 상기 제1 도전 스트립에 대해 병렬이고, 2) 제2 도전 스트립보다 상기 제1 도전 스트립에 더 가까움 -;

상기 제2 도전 스트립을 형성하는 단계 - 상기 제2 도전 스트립은 상기 제1 도전 스트립에 대해 병렬이며, 상기 제1 도전 스트립이 제2 태핑 커패시턴스에 대한 제1 전극으로서 작용할 줄어든 폭을 가짐 -; 및

상기 제2 태핑 커패시턴스의 제2 전극을 형성하는 단계 - 상기 제2 태핑 커패시턴스는, 1) 상기 제2 도전 스트립에 대해 병렬이고, 2) 상기 제1 도전 스트립보다 상기 제2 도전 스트립에 더 가까움 -

를 포함하는 방법.
제24항에 있어서,

상기 평면 보드를 컴퓨팅 시스템에 통합하는 단계를 더 포함하는 방법.
제24항에 있어서,

상기 평면 보드를 네트워킹 시스템에 통합하는 단계를 더 포함하는 방법.
제24항에 있어서,

상기 평면 보드를 핸드헬드 장치에 통합하는 단계를 더 포함하는 방법.
a) 제1 태핑 커패시턴스에 대한 제1 전극으로서도 작용하는 제1 단계적 임피 던스 변환기 도전 스트립(first stepped impedance transformer conducting strip) - 상기 제1 태핑 커패시턴스는 상기 제1 도전 스트립에 대해 병렬로 스테핑(stepped)되는 제2 전극을 구비함 -; 및

b) 제2 태핑 커패시턴스에 대한 제1 전극으로서도 작용하는 제2 단계적 임피던스 변환기 도전 스트립 - 상기 제2 단계적 임피던스 변환기 도전 스트립은 상기 제1 단계적 임피던스 변환기 도전 스트립에 대해 병렬로 놓이며, 상기 제2 태핑 커패시턴스는 제2 전극을 구비하며, 상기 제2 전극은, 1) 상기 제2 단계적 임피던스 변환기 도전 스트립에 대해 병렬로 스테핑되고, 2) 상기 제1 단계적 임피던스 도전 스트립보다 상기 제2 단계적 임피던스 변환기 도전 스트립에 더 가깝고, 상기 제1 태핑 커패시턴스의 상기 제2 전극은 상기 제2 단계적 임피던스 도전 스트립보다 상기 제1 단계적 임피던스 변환기 도전 스트립에 더 가까움 -

을 포함하는 장치.
제28항에 있어서,

상기 제1 및 제2 단계적 임피던스 변환기 도전 스트립은 평면 보드의 일부인 장치.
제29항에 있어서,

상기 평면 보드는 컴퓨팅 시스템의 일부인 장치.
제29항에 있어서,

상기 평면 보드는 네트워킹 시스템의 일부인 장치.
제29항에 있어서,

상기 평면 보드는 핸드헬드 장치의 일부인 장치.
제29항에 있어서,

상기 평면 보드는 테스트 및/또는 측정 시스템의 일부인 장치.
제29항에 있어서,

상기 제1 태핑 커패시턴스 전극의 상기 제2 전극은 비아에 결합되고, 상기 비아는 상기 제1 태핑 커패시턴스의 상기 제2 전극이 형성되는 신호 플레인과는 상이한 신호 플레인까지 이어지는 장치.
제28항에 있어서,

상기 제1 및 제2 단계적 임피던스 변환기 도전 스트립은 차동 채널의 일부인 장치.