KR100703202B1

KR100703202B1 - 임베디드 캐패시터용 접착 조성물, 이를 이용한 표면처리방법 및 이로부터 제조된 임베디드 캐패시터

Info

Publication number: KR100703202B1
Application number: KR1020050100856A
Authority: KR
Inventors: 이승은; 정율교; 문진석; 정형미; 손승현
Original assignee: 삼성전기주식회사
Priority date: 2005-10-25
Filing date: 2005-10-25
Publication date: 2007-04-06

Abstract

본 발명에 따라, 다음 화학식 1을 갖는 실란 커플링제와 용매로 이루어지는 것을 특징으로 하는 임베디드 캐패시터용 접착 조성물이 제공된다.

[화학식 1]

SiX₃Y

(상기 식에서, X는 할로겐 원자, 탄소수가 1 내지 5개인 알킬기나 알콕시기로 이루어진 그룹으로부터 선택되고, Y는 탄소수가 1 내지 5개인 알킬기나 알콕시기, 비닐기, 알릴기, 시아노 알킬기, -(CH₂)_m-NH-CO-NH₂, -(CH₂)_m-O-C(CH₃)=CH₂, -(CH₂)_m-NH₂, -(CH₂)_m-SH, -(CH₂)_m-Cl, -(CH₂)_m-N-(CH₂)_n-NH₂, 및

로 이루어진 그룹으로부터 선택되며, m 및 n은 1내지 5의 정수이다.)

또한, 임베디드 캐패시터 상부 전극과 폴리머 기판 사이를 방청 처리를 한 다음, 접착 조성물을 코팅 처리함으로서 상부 전극과 폴리머 기판의 접착력이 2배 이상 향상된다.

임베디드 캐패시터, 접착 조성물, 실란 커플링제, 방청코팅

Description

임베디드 캐패시터용 접착 조성물, 이를 이용한 표면처리 방법 및 이로부터 제조된 임베디드 캐패시터{Adhesive Composition for Embeded Capacitor, Method for Surface Treating Using It and Embeded Capacitor Thereof}

도 1은 본 발명에 따라 표면처리된 임베디드 캐패시터의 단면도이다.

도 2는 본 발명의 실시예 1에 따른 박리 강도 그래프이다.

도 3은 본 발명의 실시예 2에 따른 박리 강도 그래프이다.

도 4는 본 발명의 실시예 3에 따른 박리 강도 그래프이다.

도 5는 본 발명의 비교예 1에 따른 박리 강도 그래프이다.

도 6은 본 발명의 비교예 2에 따른 박리 강도 그래프이다.

도 7은 본 발명의 비교예 3에 따른 박리 강도 그래프이다.

본 발명은 임베디드 캐패시터용 접착 조성물, 이를 이용한 표면처리 방법 및 이로부터 제조된 임베디드 캐패시터에 관한 것으로, 보다 상세하게는 임베디드 캐 패시터의 상부전극과 기판인 폴리머층과의 접착력을 향상시키는 조성물, 이를 이용한 임베디드 캐패시터의 표면 처리방법 및 이로부터 제조된 임베디드 캐패시터에 관한 것이다.

최근 적층형 회로 기판의 소형화 및 고주파화로 인하여, 종래 인쇄회로기판에 탑재되어 배치되는 능동(passive) 소자들이 소형화의 장애요소로 작용하고 있다. 특히, 반도체의 급격한 임베디드 경향과 I/O수의 증가로 인하여 액티브 칩 주위에 수많은 수동소자 들의 배치 공간확보가 어렵게 되었다. 이러한 소형화 및 고주파화의 요구에 따라 칩을 기판의 액티브 칩 바로 아래에 내장하는 방법이나 칩의 인덕턴스 값을 줄이기 위한 방법들이 제안되어 저 ESL MLCC가 개발되고 있는 등 다양한 접근법이 시도되고 있다. 　

상기 문제를 극복하기 위한 다른 해결방안으로 임베디드 캐패시터가 제안되었다. 임베디드 캐패시터는 PCB에서 능동 칩 아래의 하나의 층을 유전체층으로 형성하여 이루어진 캐패시터를 말한다. 미국특허 5,079,069, 5,162,977, 5,155,655 및 5,161,086호 등의 Sanmina 특허에서의 임베디드 캐패시터는 능동칩의 입력 단자로부터 가장 근접한 위치에 배치되므로 캐패시터와 연결되는 도선의 길이를 최소화하여 고주파에 따른 유도 인덕턴스를 최소화하는 방식이 개시되어 있다. 이러한 임베디드 캐패시터를 구현하기 위한 캐패시터용 유전체로는 종래 PCB 부재로 사용되던 FR4로 알려진 유리섬유강화 에폭시 수지를 이용하는 경우에도 특성이 구현되는 것으로 알려져 있다. 또한, 정전용량을 구현하기 위하여 고유전율의 강유전체 분말인 BaTiO₃ 필러가 에폭시 수지에 분산된 복합재료가 사용될 수 있는 것으로 알려져 있다. 　

상기된 폴리머 기반의 복합체 재질을 이용한 디커플링 캐패시터를 적용할 경우 현재까지는 정전용량의 한계로 인하여 패키지 수준의 소형 크기에 임베디드할 수 없는 문제점이 있다. 이에 따라, 전자산업에 요구되는 대부분의 디커플링 캐패시터를 임베디드 시키기 위하여 유전율을 향상시키고 유전체 층의 두께를 줄이는 박막화 기술이 개발 중에 있다. 그러나 유전층의 두께가 얇아지게 되면 상부전극 또한 얇아질 수 밖에 없고 이 상부전극이 얇아지면 상부전극에 충분한 조도를 형성할 수 없으므로 기판으로 사용되는 폴리머 층과의 접착력을 확보할 수 없다. 이에 본 발명에서는 상부전극에 조도를 주지 않으면서 얇은 상부전극과 폴리머 층과의 접착력을 향상시킬 수 있는 방법을 제공하고자 한다. 　　

종래의 방식은 유전층 상의 금속 전극에 돌기상 처리 공정을 실시하는 것이다. 이 돌기상 처리 공정은 '블랙 옥사이드(black oxide) 처리'라 불리는 산화동 처리인데 이 공정은 산화동 분말을 이용하여 동박의 표면상에 돌기상을 형성하여 동박과 폴리머와의 표면적을 증대시킴으로써 동박과 폴리머의 접착력을 향상시키는 공정이다. 그러나, 이러한 산화동 처리는 상부전극과 폴리머와의 접착력은 향상시 키지만 강알칼리성 용액과 함께 고온에서 사용해야 하므로 작업자의 건강 및 안전성면에서 바람직하지 못할 뿐 아니라 산화동 처리로 얻어진 동박 표면에 검은 반점, 먼지 등과 같은 이물질이 잔류하며, 표면 평활성이 불량해지는 문제가 발생할 수 있다. 또한 산화동 처리는 금속 전극의 표면에 조도를 형성시키므로 전극층이 얇을 경우 그 조도로 인하여 BDV(breakdown voltage)가 낮아지거나 쇼트(short)가 발생할 가능성이 있을 뿐 아니라 가장 심각한 문제로 산화동 처리에 사용되는 강알칼리성 용액이 세라믹인 유전층의 조성물에 손상을 줄 수 있으므로 사용 자체가 불가능하다.

이에 본 발명의 목적은 임베디드 캐패시터의 상부전극과 폴리머 기판의 접착력을 향상시키는 접착 조성물을 제공하는 것이다.

본 발명의 또 다른 목적은 종래 산화동 처리로 조도를 형성하는 방법 대신 임베디드 캐패시터 상부전극의 표면에 크롬 화합물을 이용하여 방청처리를 한 후 실란 커플링제로 코팅처리를 하여 박막 임베디드 캐패시터의 상부 전극과 폴리머 기판을 적층하는 방법을 제공하는 것이다.

[화학식 1]

SiX₃Y

로 이루어진 그룹으로부터 선택되며, m 및 n은 1에서 5의 정수이다.)

또한, 본 발명에 따라

폴리머 기판 위에 박막으로 하부전극을 형성한 후 세라믹 유전층을 형성하고 그 위에 상부 전극을 박막으로 형성하는 단계;

상기 상부 전극을 방청 처리하는 단계;

상기 방청 처리된 표면 위에 본 발명에 따른 접착 조성물을 코팅 및 열처리하는 단계를 포함하며,

이 때, 상기 접착 조성물은 실란 커플링제 및 용매로 이루어지며, 상기 실란 커플링제는 다음 화학식 1을 갖는 것을 특징으로 하는 임베디드 캐패시터의 상부 전극 표면처리 방법을 제공한다.

[화학식 1]

SiX₃Y

로 이루어지는 그룹으로부터 선택되며, m 및 n은 1내지 5의 정수이다.)

나아가, 상기 표면처리 방법에 따라 임베디드 캐패시터의 상부 전극과 폴리머 기판의 접착력이 향상된 임베디드 캐패시터가 제공된다.

이하 본 발명에 대하여 보다 상세히 설명하고자 한다.

본 발명은 임베디드 캐패시터의 상부전극과 폴리머 기판의 접착력을 향상시키는 방법을 제공하며, 상부 전극과 폴리머 기판의 접착력 향상을 위하여 종래의 산화동 처리로 조도를 형성하는 방법 대신 상부전극의 표면에 크롬 화합물을 이용하여 방청처리를 한 후 실란 커플링제로 코팅처리를 하고 폴리머와 적층하는 방법을 이용하였다.

본 발명에서 사용되는 실란 커플링제는 SiX₃Y (상기 식에서, X는 할로겐 원자, 탄소수가 1내지 5개인 알킬기나 알콕시기로 이루어진 그룹으로부터 선택되고, Y는 탄소수가 1내지 5개인 알킬기나 알콕시기, 비닐기, 알릴기, 시아노 알킬기, -(CH₂)_m-NH-CO-NH₂, -(CH₂)_m-O-C(CH₃)=CH₂, -(CH₂)_m-NH₂, -(CH₂)_m-SH, -(CH₂)_m-Cl, -(CH₂)_m-N-(CH₂)_n-NH₂, 및

로 이루어지는 그룹으로부터 선택되며, m 및 n은 1내지 5의 정수이다.) 의 화학식을 갖는 것이 바람직하다. 상기 실란 커플링제는 용매에 용해시켜 사용하는데 바람직한 용매로는 이에 제한하는 것은 아니나, 물, 에탄올, 메탄올, 메틸에틸케톤 및 벤젠 등의 용매를 단독으로 사용하거나 이들을 혼합하여 사용한다.이때 실란커플링제는 용매 대비 0.01~5wt%로 혼합되는 것이 바람직하며, 이때, 혼합량이 0.01wt% 이하인 경우에는 접착성 향상 효과를 기대할 수 없으며, 5wt% 이상으로 혼합되는 경우에는 원가상승은 물론 오히려 접착성의 감소가 초래된다.

본 발명에 따른 임베디드 캐패시터 상부 전극의 처리 방법은 먼저, 폴리머 기판 위에 박막으로 하부전극을 형성한 후 세라믹 유전층을 형성하고 그 위에 상부 전극을 박막으로 형성하는 단계; 상기 상부 전극을 방청 처리하는 단계; 상기 방청 처리된 표면 위에 본 발명에 따른 접착 조성물을 코팅 및 열처리하는 단계로 이루 어지는 것을 특징으로 한다.

본 발명의 구현에 있어서, 하부 전극과 상부 전극은 모두 저온에서 형성 가능한 스퍼터법, 증발법, 무전해 도금에 의한 방법이 쉽게 적용 가능하며 전극물질로는 Cu, Ni, Al, Pt, Ta, 및 Ag 등이 사용 가능하다. 유전체 층은 높은 유전율을 나타내는 세라믹 조성물이 바람직하며, 이로써 한정하는 것은 아니나, 예를 들어, BZN, Al₂O₃, PZT, PLZT, PT, PMN, PMN-PT, BaTiO₃, HfO₂,및 SrTiO₃ 등이 유전층으로 사용가능하다. 상기 유전층의 형성은 PLD, CVD, 스퍼터링 등의 다양한 박막 형성법이 사용 가능하다. 또한, 박막 임베디드 캐패시터의 기판으로 사용되는 폴리머로는 비스페놀 A 에폭시 수지, 비스페놀 F 에폭시 수지, 다작용성 에폭시 수지, 노볼락 타입 에폭시 수지, 폴리이미드, 시아네이트 에스터 및 이들의 조합으로 이루어진 그룹으로부터 선택되는 것이 바람직하다.

이와 같이 형성된 상부전극의 표면을 크롬화합물 함유 방청제를 이용하여 방청처리를 한다. 방청 처리 방법은 특별히 제한되지는 않으나, 본 발명에서는 상부전극까지 형성된 기판을 크롬화합물 방청제를 함유한 전해도금욕조에 침적시킨 후 소정 전류를 전해욕조에 인가하여 음극의 크롬이 양극의 동박 표면에 전착시키는 방법을 사용하였다.

상기 방청제에 사용되는 크롬 화합물로는 이에 제한하는 것은 아니나, 삼산화크롬, 크롬무수물, 크롬산, 중크롬산칼륨, 중크롬산나트륨과 같은 중크롬산염 및 크롬산칼륨과 같은 크롬산염이 바람직하며, 사용 농도는 0.1g/L-40g/L이 바람직하다. 이 때, 전해도금 욕조의 온도는 20-25℃이며, 전극 표면을 전해도금 욕조에 전착시키는 시간은 약 1초-2분 정도가 바람직하다.

상기한 바와 같이, 박막 임베디드 캐패시터의 상부 전극에 크롬 방청층을 형성하는 경우, 6가의 크롬이 3가로 되면서, 예를 들어, 전극이 구리인 경우에, 구리이온을 산화시키고 실란과 결합을 할 수 있는 -OH 결합을 많이 생성시키므로 실란 커플링제의 접착력 향상을 위해 방청처리는 반드시 거쳐야 하는 과정이라 할 수 있다.

상기 방청층이 형성된 기판을 탈이온수로 세척한 후 건조시키고, 실란 커플링제를 코팅 및 열처리한다. 상기 실란 커플링제 접착 조성물의 코팅 방법은 특별히 제한되지 않는다. 코팅 방법은 이에 제한하는 것은 아니나, 침적법, 스프레이법, 전기화학적인 도포법, 스핀코팅법, 롤러를 이용한 도포법이 바람직하며, 이 중 스핀 코팅법이 가장 간단한 방법이고 균일하게 코팅이 되므로 스핀 코팅법을 이용하는 것이 바람직하다.

상부 전극에 코팅되는 실란 접착 조성물의 농도는 용액 총중량을 기준으로 0.01-5wt%를 사용하고 스핀 코팅법으로 코팅한 후 70-200℃의 온도에서 열처리하는 것이 바람직하다.

이와 같이, 본 발명에 따라 제공되는 임베디드 캐패시터의 상부 전극과 폴리머 기판 사이에 처리되는 접착 조성물은 박막의 전극에 산화동 처리에 의해 발생되는 BDV 감소나 쇼트 문제없이 크롬 화합물이 함유된 방청액으로 방청처리를 한 후 실란 커플링제로 코팅함으로써 전극과 폴리머 기판과의 접착력을 2배 이상 향상시킬 수 있다.

이하, 실시예를 통하여 본 발명을 보다 상세히 설명하고자 하며, 이로써 본 발명을 제한하는 것은 아니다.

<실시예 1>

폴리머 기판 (ABF SH-9K)위에 Cu 도금으로 35um의 하부전극을 형성한 후 BiZnNb계 산화물로 유전층을 형성하였다. 그 후 Cu 무전해 도금으로 10um의 상부전극을 형성한 후 K₂CrO₄　30g/L, Na₂CO₃　20g/L, NaOH 40g/L를 함유하는 전해 도금욕에서 1분 동안 도금하여 방청막을 형성하였다. 방청막이 형성된 기판을 수세 및 건조한 후 이 전극에 0.5 wt% (용매: 탈이온수)농도의 3-글리시독시프로필트리메톡시 실란을 2000rpm의 속도로 20초간 스핀 코팅하였다. 실란 화합물이 코팅된 기판을 100℃에서 5분간 열처리한 후 폴리머 (ABF, SH-9K)를 170℃, 30kgf/cm²으로 적층한 후 상부 전극층과 유전층을 분리시켜 박리강도(peel strength)를 측정하였다. 그 결과를 도 2에 나타내며, 박리강도는 0.43 kN/m의 값을 보였다.

<실시예 2>

실란 화합물인 3-글리시독시프로필트리메톡시 실란을 2 wt% 농도로 사용하고 150℃에서 30분간 열처리한 것을 제외하고는 실시예 1과 동일한 방법으로 기판을 제조하였다. 그 결과를 도 3에 나타내며, 박리 강도는 0.54 kN/m의 값을 보였다.

<실시예 3>

실란 화합물로 3-글리시독시프로필트리메톡시실란 대신 N-(2-아미노에틸)-3-아미노프로필트리메톡시실란을 2wt%의 농도로 사용하고 150℃에서 30분간 열처리한 것을 제외하고는 실시예 1과 동일한 방법으로 기판을 제조하였다. 그 결과를 도 4에 나타내며 박리 강도는 0.46 kN/m의 값을 보였다.

<비교예 1>

실시예 1에서 방청막과 실란 화합물을 처리하지 않은 것을 제외하고는 같은 방법으로 기판을 제조하였다. 그 결과를 도 5에 나타내며, 박리 강도는 0.21 kN/m의 값을 보였다.

<비교예 2>

실시예 1에서 방청막을 처리하지 않은 것을 제외하고는 같은 방법으로 기판을 제조하였다. 그 결과를 도 6에 나타내며, 박리 강도는 0.21 kN/m의 값을 보였다.

<비교예 3>

실시예 1에서 실란 화합물을 처리하지 않은 것을 제외하고는 같은 방법으로 기판을 제조하였다. 그 결과를 도 7에 나타내며, 박리 강도는 0.23 kN/m의 값을 보였다.

상기 실시예와 비교예를 보면 크롬 방청막을 형성하지 않고 실란 커플링제를 코팅하지 않은 <비교예 1>과 크롬 방청막은 처리하지 않고 실란 커플링제는 코팅한 <비교예 2>, 크롬 방청막은 처리하고 실란 커플링제를 코팅하지 않은 <비교예 3>의 경우 0.21, 0.21, 0.23 kN/m의 매우 낮은 박리 강도 값을 보인다. 그러나 0.5 wt%의 3-글리시독시프로필트리메톡시 실란 수용액을 전극에 코팅하고 100℃에서 5분동안 열처리한 <실시예 1>의 경우 0.43 kN/m의 두배 정도가 향상된 값을 얻을 수 있었으며 같은 종류의 실란 커플링제인 3-글리시독시프로필트리메톡시실란의 농도를 2 wt% 사용하고 150℃에서 30분간 열처리한 <실시예 2>의 경우에는 0.54 kN/m의 값을 보였다. 또한 실란 커플링제로 N-(2-아미노에틸)-3-아미노프로필트리메톡시실란을 2 wt%의 농도로 코팅하고 150℃에서 30분간 열처리한 <실시예 3>의 경우에는 0.46 kN/m의 값을 보였다. 이로부터 크롬 방청막과 실란 커플링제를 모두 처리할 경우 전극과 폴리머층과의 접착력이 향상된다는 사실을 확인할 수 있었으며 이 두 처리가 모두 되어야만 그 향상 효과가 나타남도 확인할 수 있었다. 　　　

본 발명에서는 임베디드 캐패시터 상부 전극과 폴리머 기판 사이를 크롬 화합물이 함유된 방청액으로 방청처리를 한 후 실란 커플링제로 코팅함으로써 전극과 폴리머 기판과의 접착력을 2배 이상 향상시킬 수 있으며, 이는 종래기술에서와 같이 산화동 처리에 의한 BDV 감소나 쇼트 문제가 전혀 발생하지 않는 것이다.

Claims

삭제
삭제
폴리머 기판 위에 박막으로 하부전극을 형성한 후 세라믹 유전층을 형성하고 그 위에 상부 전극을 박막으로 형성하는 단계;

상기 상부 전극에 방청 처리를 하는 단계;

상기 방청 처리된 표면 위에 상기 실란 커플링제로 이루어진 접착 조성물을 코팅 및 열처리하는 단계를 포함하며,

이 때 상기 실란 커플링제는 다음 화학식 1

[화학식 1]

SiX₃Y

(상기 식에서, X는 할로겐 원자, 탄소수가 1 내지 5개인 알킬기나 알콕시기로 이루어지는 그룹으로부터 선택되며, Y는 탄소수가 1 내지 5개인 알킬기나 알콕시기, 비닐기, 알릴기, 시아노 알킬기, -(CH₂)_m-NH-CO-NH₂, -(CH₂)_m-O-C(CH₃)=CH₂, -(CH₂)_m-NH₂, -(CH₂)_m-SH, -(CH₂)_m-Cl, -(CH₂)_m-N-(CH₂)_n-NH₂, 및 로 이루어진 그룹으로부터 선택되며, m 및 n은 1내지 5의 정수이다.)

을 갖는 것을 특징으로 하는 임베디드 캐패시터의 전극 표면처리 방법.
제 3항에 있어서, 상기 상부 전극은 Cu, Ni, Al, Pt, Ta, 및 Ag로 구성되는 그룹으로부터 선택되는 것을 특징으로 하는 임베디드 캐패시터의 전극 표면 처리방 법.
제 3항에 있어서, 상기 방청처리에 사용되는 화합물은 삼산화크롬, 크롬무수물, 크롬산, 중크롬산칼륨, 중크롬산나트륨과 같은 중크롬산염 및 크롬산칼륨로부터 선택되는 크롬산염이며, 사용되는 농도는 0.1g/L-40g/L인 것을 특징으로 하는 임베디드 캐패시터 전극 표면 처리방법.
제 3항에 있어서, 상기 폴리머 기판은 비스페놀 A 에폭시 수지, 비스페놀 F 에폭시 수지, 다작용성 에폭시 수지, 노볼락 타입 에폭시 수지, 폴리이미드, 시아네이트 에스터 및 이들의 조합으로부터 선택되는 것을 특징으로 하는 임베디드 캐패시터 전극 표면처리 방법.
제 3항에 있어서, 상기 상부 전극에 코팅되는 실란 접착조성물의 농도는 용액 총중량을 기준으로 0.01-5wt%이며, 스핀 코팅법으로 코팅한 후 70-200℃의 온도에서 열처리하는 것을 특징으로 하는 임베디드 캐패시터 전극 표면처리 방법.
청구항 제 3항에 따라 제공되는 박막 임베디드 캐패시터.