KR100703135B1 - 고밀도 인쇄회로기판 - Google Patents

고밀도 인쇄회로기판 Download PDF

Info

Publication number
KR100703135B1
KR100703135B1 KR1020017005044A KR20017005044A KR100703135B1 KR 100703135 B1 KR100703135 B1 KR 100703135B1 KR 1020017005044 A KR1020017005044 A KR 1020017005044A KR 20017005044 A KR20017005044 A KR 20017005044A KR 100703135 B1 KR100703135 B1 KR 100703135B1
Authority
KR
South Korea
Prior art keywords
vias
contact
signal
staggered
layer
Prior art date
Application number
KR1020017005044A
Other languages
English (en)
Other versions
KR20010075660A (ko
Inventor
패러스프랭크
Original Assignee
테라다인 인코퍼레이티드
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 테라다인 인코퍼레이티드 filed Critical 테라다인 인코퍼레이티드
Publication of KR20010075660A publication Critical patent/KR20010075660A/ko
Application granted granted Critical
Publication of KR100703135B1 publication Critical patent/KR100703135B1/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K1/00—Printed circuits
    • H05K1/02—Details
    • G—PHYSICS
    • G01—MEASURING; TESTING
    • G01R—MEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
    • G01R1/00—Details of instruments or arrangements of the types included in groups G01R5/00 - G01R13/00 and G01R31/00
    • G01R1/02—General constructional details
    • G01R1/06—Measuring leads; Measuring probes
    • G01R1/067—Measuring probes
    • G01R1/073—Multiple probes
    • G01R1/07307—Multiple probes with individual probe elements, e.g. needles, cantilever beams or bump contacts, fixed in relation to each other, e.g. bed of nails fixture or probe card
    • G01R1/07364—Multiple probes with individual probe elements, e.g. needles, cantilever beams or bump contacts, fixed in relation to each other, e.g. bed of nails fixture or probe card with provisions for altering position, number or connection of probe tips; Adapting to differences in pitch
    • G01R1/07378—Multiple probes with individual probe elements, e.g. needles, cantilever beams or bump contacts, fixed in relation to each other, e.g. bed of nails fixture or probe card with provisions for altering position, number or connection of probe tips; Adapting to differences in pitch using an intermediate adapter, e.g. space transformers
    • G—PHYSICS
    • G01—MEASURING; TESTING
    • G01R—MEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
    • G01R31/00—Arrangements for testing electric properties; Arrangements for locating electric faults; Arrangements for electrical testing characterised by what is being tested not provided for elsewhere
    • G01R31/28—Testing of electronic circuits, e.g. by signal tracer
    • G01R31/282—Testing of electronic circuits specially adapted for particular applications not provided for elsewhere
    • G01R31/2831—Testing of materials or semi-finished products, e.g. semiconductor wafers or substrates
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K1/00—Printed circuits
    • H05K1/02—Details
    • H05K1/11—Printed elements for providing electric connections to or between printed circuits
    • H05K1/111—Pads for surface mounting, e.g. lay-out
    • H05K1/112—Pads for surface mounting, e.g. lay-out directly combined with via connections
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K1/00—Printed circuits
    • H05K1/02—Details
    • H05K1/0296—Conductive pattern lay-out details not covered by sub groups H05K1/02 - H05K1/0295
    • H05K1/0298—Multilayer circuits
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K2201/00—Indexing scheme relating to printed circuits covered by H05K1/00
    • H05K2201/09—Shape and layout
    • H05K2201/09209—Shape and layout details of conductors
    • H05K2201/09218—Conductive traces
    • H05K2201/09227—Layout details of a plurality of traces, e.g. escape layout for Ball Grid Array [BGA] mounting
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K2201/00—Indexing scheme relating to printed circuits covered by H05K1/00
    • H05K2201/10—Details of components or other objects attached to or integrated in a printed circuit board
    • H05K2201/10613—Details of electrical connections of non-printed components, e.g. special leads
    • H05K2201/10621—Components characterised by their electrical contacts
    • H05K2201/10734—Ball grid array [BGA]; Bump grid array
    • Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10—TECHNICAL SUBJECTS COVERED BY FORMER USPC
    • Y10T—TECHNICAL SUBJECTS COVERED BY FORMER US CLASSIFICATION
    • Y10T428/00—Stock material or miscellaneous articles
    • Y10T428/24—Structurally defined web or sheet [e.g., overall dimension, etc.]
    • Y10T428/24802—Discontinuous or differential coating, impregnation or bond [e.g., artwork, printing, retouched photograph, etc.]
    • Y10T428/24917—Discontinuous or differential coating, impregnation or bond [e.g., artwork, printing, retouched photograph, etc.] including metal layer

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • General Physics & Mathematics (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • General Engineering & Computer Science (AREA)
  • Measuring Leads Or Probes (AREA)
  • Testing Or Measuring Of Semiconductors Or The Like (AREA)

Abstract

전기 신호를 효율적으로 루팅하기 위한 멀티레벨 회로기판이 개시되어 있다. 회로기판은 제 1 기판을 포함하고 비교적 큰 표면영역에 걸쳐 배치된 한 세트의 콘택트 패드가 형성된 콘택트층을 포함한다. 또한 콘택트 층은 콘택트 패드에 대응하고 고밀도로 패킹된 표면영역에 배열된 한 세트의 맞물림 콘택트를 포함한다. 복수의 후속층은 콘택트층에 고정되어 적층된 관계로 배치되어 있다. 각각의 후속층은 후속 기판, 및 후속 기판상에 형성되고 복수의 신호경로를 형성하는 전도성 패드를 포함한다. 전도성 비아는 콘택트 패드와 맞물림 콘택트에 연결되어 있고, 콘택트 층과 하나 이상의 복수의 후속 층을 관통하여 형성된다. 비아는 각각의 신호경로와 연통하고 각각의 후속층을 따라서 신호경로의 루팅을 최적화하도록 구성된 선택된 세트의 스태거된 비아를 포함한다.
Figure 112006064091796-pct00017
멀티레벨 회로기판, 신호경로, 콘택트, 콘택트층, 콘택트 패드, 비아, 테스트대상 디바이스, 고주파신호

Description

고밀도 인쇄회로기판{HIGH DENSITY PRINTED CIRCUIT BOARD}
본 발명은 일반적으로 반도체 자동 테스트 장치에 사용하기 위한 다층 인쇄회로기판에 관한 것으로, 더 특별하게는, 매우 많은 신호 경로를 고밀도로 패킹된 콘택트 어레이에 효율적으로 루팅하기 위한 고밀도 멀티레벨 회로기판 어셈블리에 관한 것이다.
반도체 자동 테스트 장치의 분야에 있어서 멀티레벨 인쇄회로기판(PCB's)은 수많은 신호를 매우 큰 테스트 서브시스템과 비교적 작은 테스트대상 디바이스(DUT's) 사이에 루팅하는 중요한 역할을 한다. 종종 개별적으로 "테스터"라 하는 장치는 테스트 데이터 신호 및 테스트 제어 신호를 하나 이상의 DUT's에 발생하고 하나 이상의 DUT's로부터 수신한다. 테스터가 "프로버" 타입인지 또는 "패키지" 타입인지에 의존하여, 테스트가 웨이퍼 및 패키지된 디바이스 레벨에서 각각 실행된다.
웨이퍼 레벨에서 디바이스를 기능적으로 테스트하기 위해서, 종래의 프로브 타입 테스터는 일반적으로 하나 이상의 웨이퍼 DUT's에 인가되는 파형을 발생시키는 컴퓨터 등과 같은 테스트 컨트롤러를 포함한다. 테스트 헤드는 테스트 컨트롤러의 하류측에 배치되고, 시간 지연 및 신호 감쇠를 최소화하도록 DUT's에 매우 가까이 근접하여 테스트 신호를 발생하기 위한 핀 전자부품을 포함한다. 데이터 및 제어 신호는 핀 전자부품으로부터 웨이퍼상의 하나이상의 DUT's와 물리적으로 인터페이스하는 프로브카드를 통하여 루팅된다. 테스트 컨트롤러에 의해 발생된 신호는 응답 출력 신호를 만드는 DUT's에 공급된다. 프로브카드는 DUT 출력을 캡쳐링하고, 예상된 출력값의 세트와 비교하기 위해 테스트 컨트롤러에 다시 전송한다.
자동 테스트 장치의 선택에 있어서 DUT "사이트" 당 비용, 테스터의 테스트 능력 및 디바이스 인터페이스 유연성은 중요한 고려사항이 된다. 비용 고려사항은 테스터의 초기 구매가격, 설비비용, 웨이퍼 처리량, 및 수율로 더 나누어질 수 있다. 웨이퍼 처리량은 단위 시간당 처리되는 웨이퍼의 수를 나타내고, 수율은 테스트에서 살아남은 양질의 디바이스의 수 대 디바이스들의 원래 수를 의미한다. 결과적으로 DUT's가 병렬로 더 많이 테스트될 수 있을수록 처리량이 더 많아진다. 이러한 점에 있어서 향상을 이루기 위한 영역으로서는 메모리 디바이스와 같은 DUT's의 매우 큰 어레이를 동시에 테스트할 수 있는 프로브카드의 구성이 있다.
종래의 프로브카드의 구성은 대응 테스트 헤드 콘택트 또는 포고(pogo)와 맞물리기 위해 이격되어 배치된 콘택트 패드의 환형 어레이가 주변부에 형성되어 있는 멀티레벨 PCB를 종종 사용한다. 보드의 중앙에는 이격되어 배치된 주변 패드에 대응하는 복수의 콘택트 주변에 배치되어 있는 상대적으로 작은 직사각형 개구부가 형성되어 있다. 콘택트 및 패드는 원통형 전도성 비아에 의해 카드의 다중층을 통과하여 전기적으로 연결된다. 비아는 소정의 지름으로 형성되고 카드의 하나 이상의 층을 통과하여 수직으로 배치되어서, 내층 경로로서 역할을 한다. 개구부가 DUT상에 맞추어지기 때문에 텅스텐 바늘로 형성된 어레이는 콘택트에 접속되고 하나 이상의 DUT 패드를 향하여 안쪽으로 그리고 아래쪽으로 돌출한다. 각각의 바늘은 약 1 인치의 길이를 갖는다.
작동에 있어서, 테스터의 테스트 헤드는 복수의 DUT 콘택트상에 맞추어지기 위하여 프로브카드 바늘을 조종한다. 다음, 프로브카드는 바늘이 웨이퍼상의 DUT 콘택트와 물리적으로 맞닿도록 위치결정된다. 다음, 테스트 신호가 테스터 핀 전자부품에 의해 발생되어 DUTs에 병렬로 인가된다. DUTs의 어레이가 테스트를 완료하면, 프로브카드는 다른 DUTs의 어레이와 맞닿도록 조작된다. 이러한 프로세스는 웨이퍼가 실질적으로 완전히 검사될 때까지 복수회 반복된다.
상기와 같은 테스터의 구성은 이러한 의도의 애플리케이션에 대해서는 유용하지만 몇가지 단점을 갖고 있다. 예를 들면, 32개 이상의 디바이스를 갖는 매우 큰 DUT 어레이를 동시에 테스트해야 하는 상황에서는 바늘의 사용이 실행을 어렵게 하고 번잡하게 한다. 더욱이, 바늘의 길이는 인덕티브 효과로 인하여 테스트 대역폭을 약 60MHz 이하로 종종 제한하는 비-50옴 환경을 자주 형성한다.
따라서, 상대적으로 이격되어 배치된 콘택트 패드를 고밀도로 패킹된 프로버 어레이에 배치된 대응 콘택트에 연결하기 위해 매우 많은 수의 고주파 임피던스 매칭 신호경로를 프로브카드의 여러 층을 통하여 효율적으로 루팅하는 이전에는 사용되지 않은 테스터용 PCB프로브카드가 필요하다. 본 발명의 고밀도 프로브카드 및 그 제조방법은 이러한 필요성을 충족시킨다.
(발명의 개요)
본 발명의 고밀도 프로브카드 및 그 제조방법은 고주파 신호를 테스트 헤드와 DUTs의 어레이 사이에 루팅하는 효율적이고 비용면에서도 효과적인 방법을 제공한다. 향상된 루팅 방식은 추가 보드층이 필요하지 않고 각각의 신호경로의 패킹 밀도를 실질적으로 증가시킬 수 있다. 즉, 본 발명은 종래의 인터페이스 하드웨어와 호환가능하다.
상기 이점을 실현하기 위해, 본 발명의 1 형태는 전기 신호를 효율적으로 루팅하기 위한 멀티레벨 회로기판을 포함한다. 회로기판은 제 1 기판을 포함하고 비교적 넓은 표면영역에 걸쳐 배치된 한 세트의 콘택트 패드로 형성되어 있는 콘택트 층을 포함한다. 또한 콘택트 층은 콘택트 패드에 대응하고 고밀도로 패킹된 표면영역에 배열된 한 세트의 상호접속 콘택트를 포함한다. 복수의 후속층은 콘택트 층에 고정되어 적층된(stacked) 관계로 배치된다. 각각의 후속층은 후속 기판 및 후속 기판상에 형성되고 복수의 신호경로를 형성하는 전도성 패턴을 포함한다. 전도성 비아는 콘택트 패드와 맞물림(engagement) 콘택트에 연결되고, 콘택트 층과 하나 이상의 복수의 후속층을 관통하여 형성된다. 비아는 각각의 신호경로와 연통하고, 각각의 후속층을 따라 신호경로의 루팅을 최적화하도록 구성된 선택된 세트의 스태거된(staggered) 비아들을 포함한다.
본 발명의 다른 형태는 신호를 테스트 컨트롤러와 테스트대상 디바이스의 병렬 어레이 사이에 루팅하기 위해 자동 테스트 시스템에 사용하기 위한 프로브카드를 포함한다. 프로브카드는 디스크형상 기판을 포함하고 상대적으로 이격된 콘택트 패드의 환형 어레이가 주변부에 형성되어 있는 콘택트 층을 포함한다. 콘택트 층은 비교적 고밀도로 패킹된 프로브 콘택트의 직사각형 어레이가 중앙부에 배치되어 있다. 복수의 신호층은 콘택트 층에 고정되어 적층된 관계로 배치된다. 각각의 신호층은 신호기판 및 신호기판상에 형성되고 복수의 신호경로를 형성하는 전도성 패턴을 포함한다. 전도성 비아는 콘택트 패드와 프로브 콘택트에 연결되고 콘택트 층과 하나 이상의 복수의 신호층을 관통하여 형성되어 있다. 비아는 각각의 신호경로와 연통하고, 각각의 신호층을 따라서 신호경로의 루팅을 최적화하도록 구성된 선택된 세트의 스태거된 비아들을 포함한다.
본 발명의 또 다른 형태는 웨이퍼상의 테스트대상 디바이스의 어레이를 동시에 테스트하기 위한 대규모의 병렬 자동 테스트 시스템을 포함한다. 시스템은 테스트 컨트롤러 및 테스트 컨트롤러의 하류측에 배치된 테스트 헤드를 포함한다. 웨이퍼 고정부는 복수의 테스트대상 디바이스의 어레이를 갖는 웨이퍼를 장착하기 위하여 테스트헤드의 바로 아래에 위치결정된다. 이 시스템은 신호를 테스트 컨트롤러와 테스트대상 디바이스의 병렬 어레이 사이에 루팅하기 위해 프로브카드를 더 포함한다. 프로브카드는 디스크 형상의 기판을 포함하고 상대적으로 이격된 콘택트 패드의 환형 어레이가 주변부에 형성되어 있는 콘택트 층을 포함한다. 콘택트층은 또한 비교적 고밀도로 패킹된 프로브 콘택트의 직사각형 어레이가 중앙부에 배치되어 있다. 복수의 신호층은 표면층에 고정되어 적층된 관계로 배치된다. 각각의 신호층은 신호 기판 및 신호기판상에 형성되고 복수의 신호경로를 형성하는 전도성 패턴을 포함한다. 전도성 비아는 콘택트 패드와 프로브 콘택트에 연결되고, 콘택트 층과 하나 이상의 복수의 신호층을 관통하여 형성된다. 비아는 각각의 신호경로와 연통하고, 각각의 신호층을 따라서 신호경로의 루팅을 최적화하도록 구성된 선택된 세트의 스태거된 비아를 포함한다.
본 발명의 또 다른 형태는 멀티레벨 회로기판을 제조하는 방법을 포함하는 것이다. 본 방법은 복수의 보드층이 형성되어 있고, 보드층을 관통하여 형성된 제 1 세트의 전도성 비아를 포함한 제 1 보드-세트를 제조하는 단계를 포함한다. 제 2 보드-세트가 제 1 보드-세트와 실질적으로 동일하게 제조되어 형성되고, 제 1 세트의 전도성 비아와 대응정렬되어 배치된 제 2 세트의 전도성 비아를 포함한다. 제 2 보드-세트는 제 2 세트의 비아에 인접한 어레이에 배치된 스태거된 세트의 전도성 비아를 더 포함한다. 본 방법은 제 1 및 제 2 세트의 비아를 연결하고, 제 1 비아 서브섹션을 형성하고 동시에 스태거된 세트의 전도성 비아가 제 2 비아 서브섹션을 형성하도록 제 2 보드-세트를 제 1 보드-세트의 바로 아래에 라미네이트하는 단계를 더 포함한다.
본 발명의 다른 특징 및 이점은 첨부된 도면과 연결하여 다음의 상세한 설명을 읽음으로써 명백해 질 것이다.
본 발명은 다음의 더욱 상세한 설명 및 첨부된 도면을 참조함으로써 더 잘 이해될 것이다.
도 1은 본 발명의 프로브카드를 사용한 자동 테스트 시스템의 블록도,
도 2는 도 1의 테스터에 사용된 프로브카드 어셈블리의 확대측면도,
도 3은 도 2의 선 3-3을 따라 절단해서 보았을 때의 프로브카드의 하부평면 도,
도 4는 도 3의 콘택트 어레이를 스케일없이 도시한 부분확대 하부평면도,
도 5는 도 4의 선 5-5을 따라 절단해서 보았을 때의 단면도,
도 6A는 도 5의 선 6A-6A을 따라 절단해서 보았을 때의 부분단면도,
도 6B는 도 5의 선 6B-6B를 따라 절단해서 보았을 때의 부분단면도,
도 7은 일 실시예에 따른 본 발명의 프로브카드를 제조하는데 사용되는 단계를 도시하는 플로차트,
도 8은 본 발명의 추가 실시예를 설명하는 도 6B의 동일도.
도 1을 참조하면, 일반적으로 10으로 나타낸, 본 발명의 1형태에 따른 자동 테스트 시스템은 컴퓨터 구동 테스터 컨트롤러(12)와 대형(heavy-duty) 멀티케이블(16 )에 의해 컨트롤러에 접속된 테스트 헤드(14)를 포함한다. 일반적으로, 테스트 헤드는 각각의 입력 핀 또는 복수의 DUTs(도시 생략)의 콘택트에 테스트 신호 또는 패턴을 발생하는데 필요한 핀 전자부품(도시 생략)을 장착한 복수의 채널카드(18)를 포함한다. 수직의 트랜슬레이터 보드(22)는 채널 카드를 운반하고 각각의 채널 신호를 일반적으로 24로 나타내고, 웨이퍼(26)와 물리적으로 맞닿는 프로브카드 어셈블리에 루팅한다.
특별히 도 2를 참조하면, 프로브카드 어셈블리(24)는 예를 들면 캘리포니아 리버모어에 있는 폼팩터 인코퍼레이티드제의 마이크로스프링 팁 프로브 핀 인터페이스(32)를 사용하여 멀티포인트 정렬 고정부에 고정된 다층 디스크형상 프로브 카드(30;도 3-5)를 포함한다. 정렬 고정부는 본발명의 양수인에게 양도되고 여기에 참조로 설명되어 있고 제목이 "자동 테스트 장치용 인터페이스 장치"인 계류중인 미국특허출원 일련번호 08/947,682에 더욱 자세히 개시된 바와 같이 3-포인트 플레이너라이저(34)를 포함하는 것이 바람직하다. 탄성의 마이크로스프링 인터포저(36)는 프로브카드와 프로버 사이에 배치된다.
도 3-5를 참조하면, 프로브카드(30)는 선택된 세트의 스태거된 비아(52) 사이의 신호 트레이스 또는 경로(46;도 4 및 5)를 효율적으로 루팅할 수 있게 한다. 이것은 테스트 신호를 자동 테스트 시스템과 DUTs의 어레이 사이에 루팅하는데 필요한 신호층(44)의 개수를 최소화한다. 프로브카드의 각각의 층은 최소한의 두께를 갖기 때문에, 임의의 추가층을 없앰으로써 프로브카드 표준 두께를 지지하는 존재하는 장착 하드웨어와의 호환성을 유지할 수 있다.
도 3을 또한 참조하면, 프로브카드(30)의 상단층은 공지된 종래기술과 같이 카드의 상단에 성막되거나 에칭된 구리 콘택트 패드(40)의 환형 어레이가 주변부에 형성되어 있는 평면 피버글라스 기판을 포함한다. 콘택트 층(38)은 프로브카드의 하단부를 중심으로 형성되어 있고, 프로브 핀 인터페이스(32)의 매칭 백사이드(도시생략)와 인터페이스하기 위한 개별 분리된 프로브 콘택트(42)의 정사각형 또는 직사각형의 어레이를 포함한다. 프로브 콘택트 어레이는 52x52 매트릭스, 즉, 전체 2704개의 콘택트를 포함하는 것이 바람직하지만, 애플리케이션에 따라서 크기 및 개수가 변할 수 있다. 콘택트는 약 0.046인치의 격자로 분리되어 있다. 프로브카드구성에 포함되는 중요한 요소는 도 3에 시각적으로 설명된 바와 같이, 프로브 콘택트의 고밀도로 패킹된 어레이에 개별적으로 전기적으로 접속할 필요가 있고 상대적으로 이격된 상태의 콘택트 패드이다. 본 발명은 하기에 더욱 자세히 설명된 바와 같이 이러한 중요한 전기적 루팅을 3차원으로 수행한다.
콘택트 패드(40)와 대응 프로브 콘택트(42) 사이를 루팅하는 효율적인 신호경로를 달성하기 위해, 프로브카드(30)는 선택된 수의 마이크로스트립 트레이스( 46)를 개별적으로 루팅하는 콘택트 층(38)에 고정되어 적층된 관계로 라미네이트된 복수의 신호층(44;도 5)을 사용한다. 신호층은 콘택트층과 유사하게 구성되어 있고, 그라운드나 전력 플레인(48) 또는 신호 경로 트레이스(46)를 형성하는 전도성 패턴이 형성되어 있는 평면 기판을 포함한다.
도 5를 또한 참조하면, 각각의 신호 경로를 따라서 피크 고주파 신호 수행을 보장하기 위해 신호층(44)은 각각의 그라운드 층(50)사이에 샌드위칭되어 있다. 이것은 종래기술에서 공지된 바와 같이 예상가능하고 비교적 안정된 50옴의 전송라인에 의해 각각의 신호경로의 특성을 나타낸다. 실제 적용에 있어서, 추가 전력층(도시생략)은 프로브카드(30)에 또한 포함된다. 전체 두께가 약 0.25 인치인 프로브카드를 구성하기 위해 약 34개의 층이 사용되는 것이 바람직하다. 이들 층들중 약 10개만이 신호루팅을 위하여 사용될 수 있다.
각각의 신호경로에 따른 적합한 신호 임피던스를 유지하는데 필요한 다른 요소는 트레이스의 크기이다. 현재의 50 옴의 설계에서 고려할 사항은 약 0.008인치 이상의 트레이스 사이의 간격과 함께 약 0.005 내지 0.008 인치 이상의 트레이스 폭이 필요하다는 것이다. 더욱이, 그라운드 플레인 사이의 간격은 약 0.015 인치 떨어져 세팅되는 것이 바람직하다. 이러한 요구는 최소한의 신호 커플링, 최소한의 크로스-톡(talk), 및 50옴 트레이스를 확보한다.
도 4 및 도 5를 다시 참조하면, 전도성 비아(52)가 각 층에 형성되어 있고 스태거된 다양한 높이 및 지름을 가지며 배열되어 있다. 하부 콘택트 층에 있어서, 비아는 각각의 프로버 콘택트(42)에 접속한다. 비아는 각각의 신호층(44)의 각각의 패턴 트레이스(46)를 적합한 세트의 콘택트 패드(40)와 프로버 콘택트(42)에 연결한다.
비아의 구조에서 중요한 고려사항은 제조동안 충분한 내부 도금을 얻기 위해 높이 대 지름의 애스팩트 비를 12:1 이하인 크기로 제한하는 것이 필요하다는 것이다. 따라서, 비아는 프로브카드의 하나 이상의 층을 관통하여 돌출하고, 적합한 애스팩트 비를 유지하도록, 깊이(또는 높이)가 클수록 지름이 더 커야 한다. 이러한 것을 고려하여, 발명자는 필요한 애스팩트 비를 유지하도록 내층 비아의 지름 및 높이를 스태거되도록 형성함으로써 임의의 한 층 패턴에 있는 트레이스 쌍(49)이 선택된 세트의 인접한 비아 사이에 루팅될 수 있음을 예상외로 발견하였다.
이러한 발견에 따라서, 스태거된 비아 구조의 바람직한 구성은 도 4 및 도 5에 도시된 바와 같이, (약 0.25인치의 길이) 비교적 길고 (약 0.025 인치의 지름) 두꺼운 비아를 프로브 콘택트 어레이(42)의 중앙 서브섹션(54)에 형성한 것이다. 어레이가 중앙 서브섹션으로부터 외측으로 뻗어나감에 따라 서브섹션의 비아는 점차적으로 더 짧아지고 가늘어져서 추가 서브섹션(56,58)에 배열된다. 서브섹션은 복수의 보드-세트(64,66,68)를 라미네이트함으로써 형성된다. 이러한 구조를 얻기 위한 보드-세트의 제조는 하기에 더욱 자세히 설명되어 있다.
도 5에 더욱 명확하게 도시된 바와 같이, 비교적 큰 비아를 어레이의 중심에 배치함으로써, 더욱 적은 트레이스를 외측으로부터 블로킹할 수 있다. 외측 서브섹션에서, 비아가 더욱 짧은 높이와 상대적으로 더 작은 지름을 가짐으로 인하여, 각각의 트레이스쌍(49;도 5를 참조)은 트레이스의 추가층이 생기는 것을 제거하도록 더 짧고 더 얇은 비아 사이에 루팅될 수 있다. 도 4 및 도 5는 스케일없이 도시한 것이며, 본 발명의 간략한 구조를 더욱 명확하게 도시하는 것을 목적으로 함을 이해해야 한다.
추가로, 도 6A 및 6B에 도시된 바와 같이, 라미네이트된 보드-세트로 형성된 본 발명의 스태거된 비아 구조는 추가 트레이스를 각각의 보드-세트(64,66,68;도 5)의 상단 신호층(70,72,74;도 5)상에 형성할 수 있는 능력을 제공한다. 이것은 임의의 비아가 개재되어 있지 않음으로 인하여 비아에 대한 트레이스로부터 비아로의 직접 접속부(80)가 상단 신호층에서 후방으로 형성되는 것이 가능하기 때문이다. 이것은 추가 트레이스가 각각의 보드-세트의 상단 신호층상에 루팅되게 하여서, 이들 층상의 트레이스 밀도를 최대로 되게 하고 프로브카드의 전체의 층 수를 최소로 되게 하기 때문에 본 발명의 중요한 특징이 된다.
본 발명의 프로브카드(30)의 제조는 스태거된 비아(52)의 적합한 제조를 확실히 하는 고유한 일련의 단계에 의해 수행된다. 도 7을 참조하면, 프로세스는 일반적으로 프로브카드를 형성하도록 복수의 다층 보드-세트를 제조하고 보드-세트를 합쳐서 라미네이트하는 단계를 포함한다.
또한 도 7을 참조하면, 전형적인 종래기술과 같이 후속 보드 층을 초기에 형성된 표면층의 각 면에 추가하지 않고 임의의 후속층이 "위에서 아래로" 형성되는 방식(top-down approach)으로 하나씩 추가된다. 이러한 위에서 아래로의 형성방법은 단계(100)에서 초기 코어 기판을 형성함으로써 시작된다. 코어 기판은 GETEC, 테플론 또는 FR4와 같은 완전히 베이킹된 재료로 이루어진 것이 바람직하다. 다음, 단계(102)에서, 마이크로스트립 재료가 전도층을 형성하도록 코어 재료상에 성막된다. 단계(104)에서, 마이크로스트립이 소정의 신호경로패턴을 형성하도록 에칭과정에 노출된다. 패턴이 형성된 후, 단계(106)에서 하프-베이킹된 프리프레그 재료층이 패턴위에 도포된다. 다음, 단계(108)에서, 전도성 마이크로스트립 재료의 제 2 층이 그라운드 플레인을 형성하도록 프리프레그 위에 성막된다. 다음, 단계(102,104,106,108) 전에 단계(110)에서, 후속 코어기판이 그라운드 플레인 위에 성막된다. 단계(112)에서, 이러한 연속과정은 보드-세트의 층이 모두 형성될 때까지 반복된다. 이것은 약 6개의 신호층이 제조된 후에 이루어지는 것이 바람직하다.
일단, 보드-세트가 완성되면, 단계(114)에서 비아를 형성하도록 하나 이상의 세트의 관통구멍이 보드-세트층을 관통하여 형성된다. 다음, 단계(116)에서, 도금 및 충전 공정이 수행되어, 비아를 전도성 재료로 도금하고 충전한다. 만약 하나 보다 많은 보드-세트가 제조될 경우, 단계(118)에서 새로운 보드-세트가 이전에 형성된 보드-세트에 라미네이트된다. 각각의 보드-세트에 있는 각각의 비아 구조는 "피라미드"형상(도 4)과 유사한 비아의 서브섹션을 형성하도록 구현된다. 복수의 보드-세트가 이러한 위에서 아래로의 형성방법으로 라미네이트된 후에 프로브카드가 완성된다.
다음, 완성된 프로브카드(30)는 프로브카드 어셈블리(24)의 일부분을 형성하도록 정렬 고정부(34;도 1)내에 고정된다. 정렬 고정부는 표준화된 구조로 되어 있기 때문에, 프로브카드의 전체두께는 약 0.25인치 정도의 표준화된 두께내에 있어야 된다. 본 발명은 정렬 고정부를 재설계하는 필요성을 피하기 위해 표준화된 프로브카드의 두께로 유지시킴으로써 전체 비용을 절감시켰다.
작동에 있어서, 프로브카드 어셈블리(24)는 "스텝-앤-리피트" 방식으로 테스트헤드(14)에 의해 웨이퍼(26)상의 DUT's의 어레이위에 규칙적으로 정합되어 터치-다운된다. DUT's의 각각의 어레이에 대하여, 테스트 컨트롤러(12)는 125MHz 내지 1.6GHz 정도의 고주파 테스트 신호를 발생시키도록 커맨드를 핀전자부품(18)에 발행한다. 신호가 DUT's의 입력 핀에 인가되기 위하여 프로브카드(30)를 통해 공급된다. 적용된 벡터에 응답하여 발생된 DUT's로부터의 출력신호는 선택된 콘택트에 의해 캡쳐링된 후 프로브카드를 통해 이들을 분석하는 테스트 컨트롤러에 다시 루팅된다. 다른 테스트중에서, 분석은 캡쳐링된 파형을 DUT's의 적합한 작동을 확인하기 위해 예측되는 파형과 비교하는 것을 포함한다. DUT 어레이에 대한 테스트가 일단 완료되면, 프로버가 다음 어레이로 이동되고 상기 테스트 시퀀스가 반복된다.
도 8을 참조하면, 본 발명의 제 2 바람직한 실시예는 인접한 비아(202) 사이를 통과하는 마이크로스트립 트레이스(200)의 구조를 형성함으로써 프로브카드의 대역폭 성능을 더욱 향상시킨다. 제 2 실시예에 따른 프로브카드의 전체구조는 제 1 실시예의 것과 실질적으로 유사하다. 그러나, 비아 사이를 통과하는 마이크로스트립 트레이스는 더 높은 임피던스 특성과 함께 50 옴 섹션(206)으로부터 더 가는 전송 라인으로 좁혀지는 형상의(neck down) 테이퍼된 섹션(204)이 형성되어 있다.
본 발명자는 테이퍼된 마이크로스트립 트레이스가 트레이스를 따라 인덕턴스를 증가시키게 함을 발견하였다. 이러한 인덕티브 특성은 형성된 비아-트레이스 터미네이션에 의해 만들어진 과잉 커패시턴스로부터 생기는 임의의 바람직하지 않은 주파수 응답 효과를 상쇄시킨다. 이것은 50옴 섹션(206)에서 더욱 "이상적인" 50옴 전송라인 특성의 결과를 낳아서, 감쇠가 거의 없는 고주파수 전파를 가능하게 한다.
당업자는 본 발명에 의해 많은 이점 및 효과를 이해할 것이다. 본 발명의 가장 중요한 점은 추가 층을 추가할 필요없이 프로브 콘택트 어레이의 크기를 증가시키는 능력을 제공하는 스태거된 비아를 구현할 수 있다는 것이다. 층의 개수를 감소시켰기 때문에 존재하는 프로브 카드 장착 하드웨어와의 호환성이 유지된다. 그래서, 이것은 향상된 신호 루팅과 연관된 임의의 추가 비용을 최소화시킨다.
본 발명에 의해 얻어지는 추가 이점은 더욱 우수한 대역폭 성능을 갖는 것이다. 프로브카드의 구조는 최소한의 감쇠로 125MHz 내지 250MHz에 이르는 정도의 고주파 신호를 루팅할 수 있는 능력을 제공한다. 이것은 각각의 신호 경로 트레이스에 대한 50옴 전송라인 특성을 실질적으로 유지시킴으로써 실현된다.

Claims (17)

  1. 전기신호를 효율적으로 루팅하기 위한 멀티레벨 회로기판에 있어서,
    제 1 기판을 포함하고, 비교적 넓은 표면영역에 걸쳐 배치된 한 세트의 콘택트 패드가 형성되어 있으며, 고밀도로 패킹된 표면영역에 배열된 대응 세트의 맞물림 콘택트를 포함하고 있는 콘택트 층;
    후속 기판, 및 상기 후속 기판위에 형성되고 복수의 신호경로를 형성하는 전도성 패턴을 각각 포함하고, 상기 콘택트 층에 고정되어 적층된 관계로 배치되어 있는 복수의 후속층; 및
    상기 콘택트 패드와 상기 맞물림 콘택트에 연결되어 있고 상기 콘택트 층과 하나 이상의 상기 복수의 후속층을 관통하여 형성되어 각각의 신호경로와 연통하고, 각각의 후속층을 따라 상기 신호경로의 루팅을 최적화하도록 구성된 선택된 세트의 스태거된 비아를 포함한 전도성 비아를 포함하고 있는 것을 특징으로 하는 멀티레벨 회로 기판.
  2. 제 1 항에 있어서, 상기 선택된 세트의 스태거된 비아는 높이에 있어서 스태거된 것을 특징으로 하는 멀티레벨 회로기판.
  3. 제 1 항에 있어서, 상기 선택된 세트의 스태거된 비아는 지름에 있어서 스태거된 것을 특징으로 하는 멀티레벨 회로기판.
  4. 제 3 항에 있어서,
    상기 맞물림 콘택트는 최소의 중심간 간격에 따라서 배열되고,
    상기 스태거된 비아는 상기 맞물림 콘택트의 중심간 간격에 대응하는 각각의 중심간 간격을 갖고 있는 것을 특징으로 하는 멀티레벨 회로기판.
  5. 제 4 항에 있어서,
    상기 선택된 세트의 스태거된 비아는 상기 회로기판을 관통하여 중앙에 배치되어 있는 제 1 서브섹션의 비교적 큰 비아를 포함하고 있고,
    상기 회로기판은 상기 제 1 서브섹션으로부터 외측으로 배열되어 있는 후속 서브섹션의 점차적으로 더 작은 비아를 포함하고 있는 것을 특징으로 하는 멀티레벨 회로기판.
  6. 제 5 항에 있어서, 상기 전도성 패턴은 인접해있는 점차적으로 더 작은 각각의 비아 사이를 이등분한 관계로 루팅된 선택된 그룹의 다중 트레이스를 포함하고 있는 것을 특징으로 하는 멀티레벨 회로기판.
  7. 제 1 항에 있어서,
    상기 선택된 세트의 스태거된 비아는 각각의 높이 및 지름을 갖고 형성되어 있고,
    상기 각각의 높이 대 상기 각각의 지름의 각각의 비는 12:1을 초과하지 않는 것을 특징으로 하는 멀티레벨 회로기판.
  8. 제 1 항에 있어서, 상기 전도성 패턴은 상기 비아에 의해 발생된 캐패시티브 효과를 오프셋하기에 충분한 인덕티브 특성을 만들도록 폭에서 테이퍼된 선택된 트레이스를 포함하고 있는 것을 특징으로 하는 멀티레벨 회로기판.
  9. 신호를 테스트 컨트롤러와 테스트대상 디바이스의 병렬 어레이 사이에 루팅하도록 자동 테스트 시스템에 사용하기 위한 프로브카드에 있어서,
    디스크형상 기판을 포함하고 상대적으로 이격된 콘택트 패드의 환형 어레이가 주변부에 형성되어 있고, 비교적 고밀도로 패킹된 프로브 콘택트의 직사각형 어레이가 중앙부에 배치되어 있는 콘택트층;
    기판, 및 신호를 선택된 세트의 콘택트 패드와 맞물림 콘택트 사이에 루팅하도록 복수의 신호경로를 형성하고 상기 기판위에 형성되어 있는 전도성 패턴을 각각 포함하고, 상기 콘택트 층에 고정되어 적층된 관계로 배치되어 있는 복수의 신호층; 및
    상기 콘택트 패드와 상기 프로브 콘택트에 연결되어 있고 상기 콘택트 층과 하나 이상의 상기 신호층을 관통하여 형성되어 신호경로와 연통하고, 각각의 신호층을 따라 상기 신호경로의 루팅을 최적화하도록 구성된 선택된 세트의 스태거된 비아를 포함한 전도성 비아를 포함하고 있는 것을 특징으로 하는 프로브카드.
  10. 제 9 항에 있어서, 상기 선택된 세트의 스태거된 비아는 높이에 있어서 스태거된 것을 특징으로 하는 프로브카드.
  11. 제 9 항에 있어서, 상기 선택된 세트의 스태거된 비아는 지름에 있어서 스태거된 것을 특징으로 하는 프로브카드.
  12. 제 11 항에 있어서,
    상기 맞물림 콘택트는 최소의 중심간 간격에 따라서 배열되어 있고,
    상기 스태거된 비아는 상기 맞물림 콘택트의 중심간 간격에 대응하는 각각의 중심간 간격을 갖고 있는 것을 특징으로 하는 프로브카드.
  13. 제 12 항에 있어서,
    상기 선택된 세트의 스태거된 비아는 상기 회로기판을 관통하여 중앙에 배치되어 있는 제 1 서브섹션의 비교적 큰 비아를 포함하고 있고,
    상기 회로기판은 상기 제 1 서브섹션으로부터 외측으로 배열되어 있는 후속 서브섹션의 점차적으로 더 작은 비아를 포함하고 있는 것을 특징으로 하는 프로브카드.
  14. 제 13 항에 있어서, 상기 전도성 패턴은 인접해있는 점차적으로 더 작은 각각의 비아 사이를 이등분한 관계로 루팅된 선택된 그룹의 다중 트레이스를 포함하고 있는 것을 특징으로 하는 프로브카드.
  15. 제 9 항에 있어서,
    상기 선택된 세트의 스태거된 비아는 각각의 높이 및 지름을 갖고 형성되어 있고,
    상기 각각의 높이 대 상기 각각의 지름의 각각의 비는 12:1을 초과하지 않는 것을 특징으로 하는 프로브카드.
  16. 웨이퍼상에 있는 테스트대상 디바이스의 어레이를 동시에 테스트하기 위한 대규모의 병렬 자동 테스트 시스템에 있어서,
    테스트 컨트롤러;
    상기 테스트 컨트롤러의 하류에 배치된 테스트 헤드;
    테스트대상 디바이스의 복수의 어레이를 갖고 있는 웨이퍼를 장착하기 위한 웨이퍼 고정부; 및
    상기 테스트 컨트롤러와 상기 테스트대상 디바이스의 어레이 사이의 신호를 커플링하기 위하여 상기 웨이퍼에 포개져 있는 관계로 상기 테스트 헤드에 의해 운반되는 프로브카드를 포함하고,
    상기 프로브카드는,
    디스크형상 기판을 포함하고, 비교적 이격된 콘택트 패드의 환형 어레이가 주변부에 형성되어 있으며, 비교적 고밀도로 패킹된 프로브 콘택트의 직사각형 어레이가 중앙에 배치되어 있는 콘택트층;
    기판, 및 신호를 선택된 세트의 콘택트 패드와 맞물림 콘택트 사이에 루팅하도록 복수의 신호경로를 형성하고 상기 기판위에 형성된 전도성 패턴을 각각 포함하고, 상기 콘택트 층에 고정되어 적층된 관계로 배치되어 있는 복수의 신호층; 및
    상기 콘택트 패드와 상기 프로브 콘택트에 연결되고 상기 콘택트 층과 하나 이상의 상기 신호층을 관통하여 형성되어 신호경로와 연통하고, 각각의 신호층을 따라 상기 신호경로의 루팅을 최적화하도록 구성된 선택된 세트의 스태거된 비아를 포함한 전도성 비아를 포함하고 있는 것을 특징으로 하는 대규모의 병렬 자동 테스트 시스템.
  17. 복수의 보드층이 형성되어 있고 상기 보드층을 관통하여 형성된 제 1 세트의 전도성 비아를 포함하고 있는 제 1 보드-세트를 제조하는 단계;
    상기 제 1 보드-세트와 실질적으로 동일하게 형성되고, 상기 제 1 세트의 전도성 비아와 대응 정렬되어 배치된 제 2 세트의 전도성 비아를 포함하고, 상기 제 2 세트의 비아에 인접한 어레이에 배치된 스태거된 세트의 전도성 비아를 더 포함하고 있는 제 2 보드-세트를 제조하는 단계; 및
    상기 제 1 및 제 2 세트의 비아를 연결하고 제 1 비아 서브 섹션을 형성하고, 상기 스태거된 세트의 전도성 비아가 제 2 비아 서브섹션을 형성하도록 상기 제 2 보드-세트를 상기 제 1 보드-세트 바로 아래에 라미네이트하는 단계를 포함하는 것을 특징으로 하는 멀티레벨 회로기판 제조 방법.
KR1020017005044A 1998-10-23 1999-10-19 고밀도 인쇄회로기판 KR100703135B1 (ko)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
US09/178,247 1998-10-23
US09/178,247 US6215320B1 (en) 1998-10-23 1998-10-23 High density printed circuit board

Publications (2)

Publication Number Publication Date
KR20010075660A KR20010075660A (ko) 2001-08-09
KR100703135B1 true KR100703135B1 (ko) 2007-04-05

Family

ID=22651799

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020017005044A KR100703135B1 (ko) 1998-10-23 1999-10-19 고밀도 인쇄회로기판

Country Status (7)

Country Link
US (1) US6215320B1 (ko)
EP (1) EP1123512B1 (ko)
JP (1) JP3974752B2 (ko)
KR (1) KR100703135B1 (ko)
DE (1) DE69917312T2 (ko)
TW (1) TW535478B (ko)
WO (1) WO2000025141A1 (ko)

Families Citing this family (60)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20050062492A1 (en) * 2001-08-03 2005-03-24 Beaman Brian Samuel High density integrated circuit apparatus, test probe and methods of use thereof
US6246247B1 (en) 1994-11-15 2001-06-12 Formfactor, Inc. Probe card assembly and kit, and methods of using same
US6624648B2 (en) * 1993-11-16 2003-09-23 Formfactor, Inc. Probe card assembly
US20020053734A1 (en) 1993-11-16 2002-05-09 Formfactor, Inc. Probe card assembly and kit, and methods of making same
US6114763A (en) * 1997-05-30 2000-09-05 Tessera, Inc. Semiconductor package with translator for connection to an external substrate
US7247035B2 (en) * 2000-06-20 2007-07-24 Nanonexus, Inc. Enhanced stress metal spring contactor
US6812718B1 (en) 1999-05-27 2004-11-02 Nanonexus, Inc. Massively parallel interface for electronic circuits
US6917525B2 (en) * 2001-11-27 2005-07-12 Nanonexus, Inc. Construction structures and manufacturing processes for probe card assemblies and packages having wafer level springs
US7382142B2 (en) * 2000-05-23 2008-06-03 Nanonexus, Inc. High density interconnect system having rapid fabrication cycle
US7349223B2 (en) * 2000-05-23 2008-03-25 Nanonexus, Inc. Enhanced compliant probe card systems having improved planarity
JP2001053437A (ja) * 1999-08-06 2001-02-23 Shinko Electric Ind Co Ltd 多層回路基板
US6468098B1 (en) * 1999-08-17 2002-10-22 Formfactor, Inc. Electrical contactor especially wafer level contactor using fluid pressure
JP2001343433A (ja) * 2000-03-28 2001-12-14 Toshiba Corp 半導体テスト装置
US6724209B1 (en) * 2000-04-13 2004-04-20 Ralph G. Whitten Method for testing signal paths between an integrated circuit wafer and a wafer tester
US7579848B2 (en) * 2000-05-23 2009-08-25 Nanonexus, Inc. High density interconnect system for IC packages and interconnect assemblies
US7952373B2 (en) 2000-05-23 2011-05-31 Verigy (Singapore) Pte. Ltd. Construction structures and manufacturing processes for integrated circuit wafer probe card assemblies
WO2002009169A1 (fr) * 2000-07-25 2002-01-31 Ibiden Co., Ltd. Dispositif d'inspection et carte sonde
US6970005B2 (en) * 2000-08-24 2005-11-29 Texas Instruments Incorporated Multiple-chip probe and universal tester contact assemblage
US7396236B2 (en) 2001-03-16 2008-07-08 Formfactor, Inc. Wafer level interposer
US6729019B2 (en) 2001-07-11 2004-05-04 Formfactor, Inc. Method of manufacturing a probe card
EP1407280B1 (en) * 2001-07-11 2005-11-23 Formfactor, Inc. Method of manufacturing a probe card
US6570397B2 (en) 2001-08-07 2003-05-27 Agilent Technologies, Inc. Timing calibration and timing calibration verification of electronic circuit testers
US7153399B2 (en) * 2001-08-24 2006-12-26 Nanonexus, Inc. Method and apparatus for producing uniform isotropic stresses in a sputtered film
KR100702003B1 (ko) * 2003-01-18 2007-03-30 삼성전자주식회사 프로브 카드
US7259968B2 (en) 2003-05-14 2007-08-21 Hewlett-Packard Development Company, L.P. Tailoring impedances of conductive traces in a circuit board
US7111198B2 (en) * 2003-06-12 2006-09-19 Inventec Corporation Multithread auto test method
TW200525675A (en) * 2004-01-20 2005-08-01 Tokyo Electron Ltd Probe guard
US9476911B2 (en) 2004-05-21 2016-10-25 Microprobe, Inc. Probes with high current carrying capability and laser machining methods
US8988091B2 (en) 2004-05-21 2015-03-24 Microprobe, Inc. Multiple contact probes
US7759949B2 (en) * 2004-05-21 2010-07-20 Microprobe, Inc. Probes with self-cleaning blunt skates for contacting conductive pads
US9097740B2 (en) 2004-05-21 2015-08-04 Formfactor, Inc. Layered probes with core
US7659739B2 (en) * 2006-09-14 2010-02-09 Micro Porbe, Inc. Knee probe having reduced thickness section for control of scrub motion
USRE43503E1 (en) 2006-06-29 2012-07-10 Microprobe, Inc. Probe skates for electrical testing of convex pad topologies
US7375542B2 (en) * 2004-06-30 2008-05-20 Teradyne, Inc. Automated test equipment with DIB mounted three dimensional tester electronics bricks
US7290326B2 (en) * 2005-07-22 2007-11-06 Dynaco Corp. Method and apparatus for forming multi-layered circuits using liquid crystalline polymers
US7649367B2 (en) * 2005-12-07 2010-01-19 Microprobe, Inc. Low profile probe having improved mechanical scrub and reduced contact inductance
US7956633B2 (en) * 2006-03-06 2011-06-07 Formfactor, Inc. Stacked guard structures
US7312617B2 (en) 2006-03-20 2007-12-25 Microprobe, Inc. Space transformers employing wire bonds for interconnections with fine pitch contacts
US8907689B2 (en) 2006-10-11 2014-12-09 Microprobe, Inc. Probe retention arrangement
US8248091B2 (en) 2006-10-20 2012-08-21 Taiwan Semiconductor Manufacturing Co., Ltd. Universal array type probe card design for semiconductor device testing
US7514948B2 (en) * 2007-04-10 2009-04-07 Microprobe, Inc. Vertical probe array arranged to provide space transformation
US7759242B2 (en) 2007-08-22 2010-07-20 Qimonda Ag Method of fabricating an integrated circuit
US8723546B2 (en) 2007-10-19 2014-05-13 Microprobe, Inc. Vertical guided layered probe
JP5164543B2 (ja) * 2007-12-05 2013-03-21 東京エレクトロン株式会社 プローブカードの製造方法
KR20090082783A (ko) * 2008-01-28 2009-07-31 삼성전자주식회사 Ｅｄｓ 공정용 프로브 카드 어셈블리
US8230593B2 (en) * 2008-05-29 2012-07-31 Microprobe, Inc. Probe bonding method having improved control of bonding material
US7924035B2 (en) * 2008-07-15 2011-04-12 Formfactor, Inc. Probe card assembly for electronic device testing with DC test resource sharing
US20100244871A1 (en) * 2009-02-24 2010-09-30 Qualcomm Incorporated Space transformer connector printed circuit board assembly
US8073019B2 (en) * 2009-03-02 2011-12-06 Jian Liu 810 nm ultra-short pulsed fiber laser
US8089331B2 (en) 2009-05-12 2012-01-03 Raytheon Company Planar magnetic structure
US9176186B2 (en) 2009-08-25 2015-11-03 Translarity, Inc. Maintaining a wafer/wafer translator pair in an attached state free of a gasket disposed
US8362797B2 (en) * 2009-08-25 2013-01-29 Advanced Inquiry Systems, Inc. Maintaining a wafer/wafer translator pair in an attached state free of a gasket disposed therebetween
CN103229066A (zh) 2010-09-28 2013-07-31 高级查询系统公司 晶片测试系统以及相关的使用和制造方法
US8622752B2 (en) * 2011-04-13 2014-01-07 Teradyne, Inc. Probe-card interposer constructed using hexagonal modules
CN103797570B (zh) * 2011-06-30 2016-12-21 爱德万测试公司 接触电性连接至位于晶圆的划片线上的测试访问接口的半导体芯片的方法、装置以及系统
US9759745B2 (en) * 2014-04-29 2017-09-12 Taiwan Semiconductor Manufacturing Company Ltd. Probe card
US10049810B2 (en) 2015-11-09 2018-08-14 Raytheon Company High voltage high frequency transformer
US10672553B2 (en) 2017-05-10 2020-06-02 Raytheon Company High voltage high frequency transformer
US11651910B2 (en) 2020-12-10 2023-05-16 Teradyne, Inc. Inductance control system
US11862901B2 (en) 2020-12-15 2024-01-02 Teradyne, Inc. Interposer

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5144228A (en) * 1991-04-23 1992-09-01 International Business Machines Corporation Probe interface assembly
US5336992A (en) * 1992-06-03 1994-08-09 Trw Inc. On-wafer integrated circuit electrical testing
EP0864870A2 (en) * 1988-05-16 1998-09-16 LEEDY, Glenn J. Method of making an integrated circuit testing device

Family Cites Families (15)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US3739469A (en) 1971-12-27 1973-06-19 Ibm Multilayer printed circuit board and method of manufacture
JPS5824948B2 (ja) * 1977-08-08 1983-05-24 日本電信電話株式会社 交差配線構造の製造方法
US4912399A (en) * 1987-06-09 1990-03-27 Tektronix, Inc. Multiple lead probe for integrated circuits in wafer form
US5162728A (en) 1990-09-11 1992-11-10 Cray Computer Corporation Functional at speed test system for integrated circuits on undiced wafers
US5225777A (en) 1992-02-04 1993-07-06 International Business Machines Corporation High density probe
JP3237258B2 (ja) * 1993-01-22 2001-12-10 株式会社デンソー セラミック多層配線基板
JPH06302964A (ja) 1993-04-16 1994-10-28 Oki Electric Ind Co Ltd 高速信号伝送用回路基板
US5546012A (en) 1994-04-15 1996-08-13 International Business Machines Corporation Probe card assembly having a ceramic probe card
JP3331083B2 (ja) * 1995-03-06 2002-10-07 株式会社住友金属エレクトロデバイス 低温焼成セラミック回路基板
JPH08255976A (ja) * 1995-03-15 1996-10-01 Toshiba Corp 多層配線基板
JPH0954116A (ja) * 1995-08-10 1997-02-25 Nippon Denshi Zairyo Kk 高温測定用プローブカード
US5742174A (en) 1995-11-03 1998-04-21 Probe Technology Membrane for holding a probe tip in proper location
JPH10135283A (ja) * 1996-10-31 1998-05-22 Hitachi Chem Co Ltd 半導体装置の検査用治具
US5949245A (en) * 1997-02-01 1999-09-07 Powership Semiconductor Corp. Probe card with ground shield structure to minimize noise coupling effect during multiple-chip testing
JPH10247783A (ja) * 1997-03-04 1998-09-14 Ibiden Co Ltd 多層プリント配線板およびその製造方法

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
EP0864870A2 (en) * 1988-05-16 1998-09-16 LEEDY, Glenn J. Method of making an integrated circuit testing device
US5144228A (en) * 1991-04-23 1992-09-01 International Business Machines Corporation Probe interface assembly
US5336992A (en) * 1992-06-03 1994-08-09 Trw Inc. On-wafer integrated circuit electrical testing

Also Published As

Publication number Publication date
DE69917312D1 (de) 2004-06-17
US6215320B1 (en) 2001-04-10
EP1123512B1 (en) 2004-05-12
KR20010075660A (ko) 2001-08-09
JP3974752B2 (ja) 2007-09-12
JP2002528904A (ja) 2002-09-03
WO2000025141A1 (en) 2000-05-04
TW535478B (en) 2003-06-01
DE69917312T2 (de) 2005-05-12
EP1123512A1 (en) 2001-08-16

Similar Documents

Publication Publication Date Title
KR100703135B1 (ko) 고밀도 인쇄회로기판
JPS6138191Y2 (ko)
KR101062256B1 (ko) 프로브 헤드, 및 프로브 카드 어셈블리의 제조 방법
US6911835B2 (en) High performance probe system
KR100472580B1 (ko) 포토리소그래피 공정에 의해 형성된 콘택트 구조
US7977583B2 (en) Shielded cable interface module and method of fabrication
EP1407280B1 (en) Method of manufacturing a probe card
JPH07244114A (ja) 半導体デバイステスト装置
US7388424B2 (en) Apparatus for providing a high frequency loop back with a DC path for a parametric test
US10705134B2 (en) High speed chip substrate test fixture
KR20220121848A (ko) 자동 테스트 장비용 프로브 카드에서의 전치 비아 배열
KR20220121849A (ko) 자동 테스트 장비용 프로브 카드에서의 동축 비아 배열
US11215641B2 (en) Probe card assembly in automated test equipment
US6498299B2 (en) Connection structure of coaxial cable to electric circuit substrate
EP0849599A1 (en) Apparatus for contacting semiconductor die

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20100323

Year of fee payment: 4

LAPS Lapse due to unpaid annual fee