KR20220121848A - 자동 테스트 장비용 프로브 카드에서의 전치 비아 배열 - Google Patents

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KR20220121848A
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Abstract

ATE(Automated Test Equipment)의 프로브 카드가 개시된다. 프로브 카드는, 다양한 도전성 엘리먼트를 상호접속하는 회로 보드의 수직 비아와 함께 프로브 핀에 의해 회로 보드 상의 패드들이 접촉되는 수직형 프로브 카드 어셈블리의 일부일 수 있다. 본 명세서에는 프로브 카드용 회로 보드 내의 전치 비아 배열이 개시되며, 여기서 인접한 비아는 서로를 향해 오프셋되어 인접한 비아 사이의 인덕턴스가 고주파 신호 및/또는 파워 전송 동안 바람직한 임피던스를 제공하도록 감소될 수 있다.

Description

자동 테스트 장비용 프로브 카드에서의 전치 비아 배열
(관련 출원의 상호참조)
본 출원은 본원에 그 전체가 참조에 의해 통합된 2019년 12월 24일 "자동 테스트 장비용 프로브 카드에서의 전치 비아 배열"이라는 제하로 출원된 미국 특허 출원 번호 제 16/726,657에 대한 35 U.S.C.§120 하의 우선권의 효익 및 그에 대한 연속 출원을 주장한다.
(기술분야)
본 출원은 자동 테스트 장비용 프로브 카드에서의 전치 비아 배열에 관한 것이다.
반도체 장치, 회로 및 인쇄 회로 보드(PCB) 어셈블리와 같은 전자 부품은 제조 중 및 제조 후에 자동 테스트 장비(ATE)와 같은 테스트 시스템을 사용하여 자주 테스트된다. 이러한 테스트를 수행하기 위해, ATE에는 특정 DUT(피시험장치)에서 다양한 동작 조건을 테스트할 수 있도록 테스트 신호를 생성하거나 측정하는 기기가 포함될 수 있다. 예를 들어, 기기는 반도체 장치에 인가되는 디지털 또는 아날로그 신호의 패턴을 생성할 수 있으며, 이에 대한 응답으로서 반도체 장치로부터의 디지털 또는 아날로그 신호를 측정할 수 있다.
일부 경우에, 반도체 장치는 웨이퍼 레벨에서 테스트된다. 웨이퍼 레벨에서 테스트하면 반도체 다이로 다이싱되고 패키징되기 전에 장치를 알려진 양호한 다이로서 테스트하고 검증하는 것을 포함하는 다수의 이점이 있다. 웨이퍼에는 다수의 장치가 포함될 수 있으며 다른 웨이퍼를 다시 로드할 필요 없이 서로 근접한 많은 수의 장치를 테스트할 수 있으므로 테스트 시간이 단축되고 제조 처리량이 증가할 수 있다.
각각의 피시험 장치는 테스트 신호가 웨이퍼 상의 DUT에 인가되거나 측정될 수 있는 테스트 포인트 기능을 할 수 있는 패드 또는 범프와 같은 노출된 연결 구조를 포함한다. ATE는 다중 프로브 핀 어레이를 포함하는 프로브 카드 어셈블리를 사용하여 장치와 인터페이스한다. 각 프로브 핀에는 DUT의 테스트 포인트에 전기적으로 접촉하는 데 사용되는 자유 단 상에 작은 프로브 바늘이 있으며, 프로브 핀의 대향하는 단은 인쇄 회로 보드 상의 패드에 전기적으로 연결되어 있고, 이는 테스터의 일부이거나 또는 테스터에 전기적으로 연결된 프로브 카드 어셈블리의 일부일 수 있다. 때때로 프로브 카드 어셈블리에는 프로브 카드를 형성하기 위해 서로 수직으로 적층된 하나 이상의 회로 보드가 포함된다. 프로브 카드 어셈블리 내의 기계적 지지물은 프로브 핀을 유지하고 프로브 카드의 인쇄 회로 보드에 대해 핀을 가압하여 보드와 핀 사이에 접촉이 이루어질 수 있도록 한다. 웨이퍼에 전기적으로 접촉하기 위해, 웨이퍼 프로버는 프로브 바늘에 대해 웨이퍼를 가압하여 바늘 끝이 상기 장치 상의 테스트 포인트와 물리적 및 전기적 접촉을 하도록 한다. 프로브 바늘이 웨이퍼 상의 테스트 포인트들과 테스터에 전기적으로 결합된 상기 패드들 모두와 접촉하면 테스트 프로세스를 시작할 수 있다. 프로브 카드 어셈블리의 다양한 컴포넌트들이 함께 조립될 때 프로브 카드 어셈블리를 프로브 카드라고 또한 지칭할 수 있다.
본 출원에 따르면, 자동 테스트 장비용 프로브 카드에서의 전치 비아 배열을 제공할 수 있다.
일부 실시예에 따르면, 반도체 웨이퍼를 테스트하기 위한 프로브 카드가 제공된다. 상기 프로브 카드는, 상기 반도체 웨이퍼에 면하도록 구성된 보드의 제1 면에 평행한 제1 방향을 따라 서로 인접하게 배치된 제1 패드 및 제2 패드를 갖는 상기 보드; 상기 보드 내의 제1 비아 및 제2 비아로서, 상기 제1 비아는 상기 제1 패드와 직접 접촉하는 제1 접촉면을 갖고, 상기 제2 비아는 상기 제2 패드와 직접 접촉하는 제2 접촉면을 갖는 상기 제1 비아 및 상기 제2 비아;를 포함한다. 상기 제1 접촉면의 중심과 상기 제2 접촉면의 중심은 상기 제1 및 제2 패드의 각각의 중심으로부터 상기 제1 방향을 따라 서로를 향해 오프셋된다.
일부 실시예에 따르면, 반도체 웨이퍼를 테스트하기 위한 프로브 카드가 제공된다. 상기 프로브 카드는 보드를 구비한다. 상기 보드는 제1면, 상기 제1면으로부터 제1 방향으로 분리된 제2면, 및 상기 제1면과 상기 제2면 사이의 내부를 포함한다. 상기 보드는 복수의 패드와 접촉하는 복수의 프로브 핀을 통해 상기 반도체 웨이퍼 상의 복수의 웨이퍼 패드와 연결되도록 구성된 상기 제1 표면 상의 복수의 패드; 상기 내부의 적어도 하나의 도체 층; 및 상기 복수의 패드 중 제1 패드와 접촉하고 상기 제1 방향으로 신장된 상기 보드의 제1 비아; 상기 제1 방향으로 신장되고 상기 제1 비아를 적어도 부분적으로 둘러싸고 있는 상기 보드의 제2 비아;를 더 포함한다. 상기 제2 비아는 상기 제1 비아와 면하는 주변부(perimeter)를 포함한다.
상술한 것은 첨부된 청구범위에 의해 정의되는 본 발명의 비제한적인 요약이다.
다양한 양태 및 실시예가 다음 도면을 참조하여 기술될 것이다. 도면은 반드시 축척에 맞게 그려진 것은 아님을 이해해야 한다. 도면에서, 다양한 도면에 예시된 각각의 동일하거나 거의 동일한 컴포넌트는 유사한 번호로 표시된다. 명확성을 위해, 모든 도면에서의 모든 컴포넌트가 라벨링되지 않을 수 있다.
도 1은 본 출원의 양태에 따른 예시적인 테스트 시스템의 고 레벨의 개략도이다.
도 2는 일부 실시예에 따른 프로브 카드 어셈블리(100)의 개략도이다.
도 3a는 일 실시예에 따른 예시적인 회로 보드 내의 상이한 평면들을 연결하는 전치 비아의 측면도를 도시한다.
도 3b는 도 3a에 도시된 구조의 평면도를 도시한다.
도 4a 및 4b는 도 3a 및 3b에서의 실시예의 변형예의, 그러나 비아가 직사각형 단면을 갖는 측면도 및 평면도이고; 도 4c는 일 실시예에 따른 예시적인 직사각형 비아 세그먼트의 등각도이다.
도 5a 및 5b는 엇갈림형(staggered) 비아 어레이가 있는 도 3a 및 3b에서의 실시예의 또 다른 변형의 측면도 및 평면도이다.
도 6a, 6b 및 6c는 각각 신호 비아를 둘러싸는 복수의 접지 비아를 갖는 실시예의 측면도 및 평면도이다.
도 7a는 비아의 동축 배열을 갖는 또 다른 실시예의 측면도이다.
도 7b는 도 7a의 신호 패드 및 접지 패드의 평면도이다.
도 7c는 일부 실시예에 따른 도 7a에 도시된 바와 같은 신호 비아, 접지 비아, 신호 패드 및 접지 도체의 평면도이다.
도 7d는 일 실시예에 따른 접지 비아(7202)의 단면의 등각도이다.
도 8a 및 도 8b는 도 7c에 도시된 실시예의 2가지 변형을 도시하는 평면도이다.
도 8c는 일 실시예에 따른 접지 비아(9202)의 단면의 등각도이다.
프로브 카드 어셈블리에서, 프로브 핀의 어레이는 웨이퍼의 웨이퍼 패드와 접촉하기 위해 이용되는 프로브 핀의 자유단을 가지고, 웨이퍼 표면으로부터 직교하여 또는 "수직으로" 각각 배열된다. 웨이퍼 패드는 웨이퍼 상의 DUT의 테스트 동안 테스트 포인트로서 기능한다. 프로브 핀은 전체적으로 DUT 상의 웨이퍼 패드와 동일한 피치로 배열되어 각 프로브 핀의 자유단에 있는 프로브 바늘이 테스트 중 대응하는 웨이퍼 패드에 놓이도록 한다. 프로브 핀의 반대쪽 단은 각각 프로브 카드 어셈블리 내의 프로브 카드의 일부인 회로 보드 표면 상의 대응하는 프로브 카드 패드와 접촉한다. 프로브 카드 패드 및 프로브 핀은 프로브 카드의 회로 보드를 통해 DUT 상의 테스트 포인트들을 테스터의 나머지에서의 회로와 전기적으로 인터페이싱하는 기능을 한다. 회로 보드는 회로 보드 내의 상이한 평면들을 통해 수직으로 전기 신호를 라우팅하는 비아 및 평면에 평행하게 전기 신호를 수평으로 라우팅하는 각 평면 내의 트레이스와 같은 도전성 구조를 가질 수 있다.
본 출원의 양태는 프로브 카드를 위한 회로 보드 내의 신규한 전치(transposed) 비아 배열에 관한 것이다. 일부 실시예에서, 인접한 비아들은 서로를 향해 오프셋되어 인접한 비아들 사이의 인덕턴스가 감소되어 고주파 신호 전송 동안 바람직한 임피던스를 제공할 수 있도록 한다. 본 발명자는 비아와 같은 인접한 도전성 구조 사이의 인덕턴스가 이러한 도전성 구조 사이의 간격에 따라 증가하는 것을 인식하였다. 고주파수 데이터 신호 및 파워 신호가 비아에서 전송될 때, 비아간 인덕턴스는 비아를 통과하는 신호 경로의 임피던스를 증가시킬 수 있다. 임피던스가 일반적으로 50Ω 단일 종단 및/또는 100Ω 차동인 DUT의 컴포넌트의 임피던스보다 훨씬 높으면, 비아에서 프로브 핀과의 전기 접촉시의 구성 요소 사이의 신호 경로에 큰 임피던스 불일치가 생성되고, 이는 바람직하지 않은 신호 반사를 일으킨다.
일부 실시예에서, 비아가 DUT의 표면 상의 대응하는 웨이퍼 패드와 동일한 고정 피치로 이격되는 대신에, 비아는 이것들이 더 이상 프로브 카드의 회로 보드 상의 표면에서 각각의 프로브 카드 패드의 중심에 접촉하지 않도록 전치될 수 있다. 이러한 실시예에서, 프로브 카드 패드 피치를 축소할 필요가 없으며, 프로브 카드 패드를 각각의 웨이퍼 패드에 연결하는 프로브 카드 핀과 동일한 피치를 가질 수 있다. 일부 실시예에서, 단락을 방지하면서 전치 비아의 근접에 대한 전기적 연결을 제공하기 위해, 비아는 평행하지만 수직으로 오프셋된 평면에 연결된다. 이러한 평면에서의 도체는 수직 방향으로 서로 겹칠 수 있지만, 수직 오프셋 또는 평면의 "집단화(ganging)"로 인한 단락 없이 절연된다.
일부 양태는 인접한 신호 비아 사이의 누화를 감소시키기 위해 신호 비아에 전자기 차폐를 제공하는 비아를 갖는 프로브 카드에 관한 것이다. 일부 실시예에서, 차폐는 신호 비아를 하나 이상의 접지 비아로 적어도 부분적으로 둘러쌈으로써 달성된다. 접지 비아는 신호 비아에 면하는 주변부(perimeter)를 가지고 있다. 접지 비아의 경우 평면도에서 직사각형, 호 또는 원으로 형성될 수 있으므로 직사각형, 호 또는 원의 내측이 면하고 부분적으로 신호 비아를 둘러싸서 회로 보드 내의 다른 도전성 구조로부터 신호 비아의 전자기 차폐를 제공하도록 한다.
양태 및 실시예는 위에서 설명하고, 도면을 참조하여 추가 양태 및 실시예는 아래에서 추가로 설명된다. 본 출원이 이러한 양태에서 제한되지 않기 때문에, 이러한 양태 및/또는 실시예는 개별적으로, 모두 함께, 또는 둘 이상의 임의의 조합으로 사용될 수 있다. 도면에서 유사한 번호가 유사한 구성요소를 가리키기 위해 사용된다.
도 1은 본 출원의 양태에 따른 예시적인 테스트 시스템의 고레벨 개략도이다. 도 1은 본 출원에 개시된 방법에 따라 피시험 장치(DUT)(22)에 대한 테스트를 수행하도록 테스터(16)를 제어하는 테스트 컴퓨터(12)를 포함하는 테스트 시스템(10)을 도시한다. 일부 시나리오에서, 테스터(16)는 당업계에 공지된 기술을 사용하여 구성된 자동 테스트 장비(ATE)일 수 있다. DUT(30)는 테스트에 적합한 임의의 장치일 수 있다. 예를 들어, DUT(30)는 웨이퍼(20)의 표면 상에 배치된 반도체 다이일 수 있다. 일부 실시예에서, DUT(30)는 ATE(16)를 가지고 테스트 하기 위해 또한 웨이퍼(20) 상에 있는 복수의 유사한 다이들과 함께, 비다이싱된 다이일 수 있다. ATE(16)는 DUT(30)에 대한 테스트 신호(14)를 생성 및/또는 측정하기 위한 회로를 포함할 수 있다. ATE(16)는 상이한 유형의 아날로그 또는 디지털 신호를 생성하거나 측정하도록 구성된 다수의 기기를 포함할 수 있다. 웨이퍼(20)는 웨이퍼 프로버(22)를 통해 ATE(16)에 의해 유지되고 이동하여 그에 접촉할 수 있다. 웨이퍼 프로버(22)는 또한 웨이퍼 상의 장치를 테스트하기 위한 온도 조건을 설정하는 것과 같은 다른 기능을 제공할 수 있다.
도 1은 자동 테스트 시스템을 크게 단순화한 것임을 이해해야 한다. 예를 들어, 도시되지는 않았지만, 테스트 시스템(10)은 ATE(16) 내의 기기의 작동을 제어하는 제어 회로를 포함할 수 있다. 또한, 테스트 시스템(10)은 측정을 처리하고 DUT(30)가 올바르게 작동하는지 여부를 판정하기 위한 처리 회로를 포함할 수 있다. 프로브 카드는 ATE(16) 내의 기기들의 대응하는 테스트 포인트들에 DUT 상의 테스트 포인트들을 연결하기 위해 ATE(16) 내에서 제공될 수 있다. 또한, 도 1은 ATE(16)와 DUT(30) 사이의 단일 신호 경로를 예시한다. 당업자는 반도체 웨이퍼 상의 장치와 같은 DUT를 테스트하는 데 수백 또는 수천 개의 테스트 신호가 생성 및 측정되어야 할 수 있음을 이해할 것이다. 따라서, 본원에 설명된 바와 같은 회로는 ATE(16) 내에서 여러 번 복제될 수 있고 DUT(30)를 테스트하기 위한 동기화된 테스트 신호를 제공하도록 제어될 수 있다. 또한, 도 1은 단일 DUT(20)가 테스트되는 시나리오를 도시하지만, 테스트 시스템(10)은 다수의 장치를 테스트하도록 구성될 수 있다.
테스트 신호를 생성 또는 측정하는 기기 또는 다른 컴포넌트의 수 및 피시험 장치의 수에 관계없이, 테스트 시스템(10)은 DUT(20)와 ATE(16) 내의 기기 사이에 신호를 라우팅하는 신호 전달 컴포넌트를 포함할 수 있다.
또한, 예시된 바와 같은 다른 컴포넌트는 제한적인 것이 아니라 예시적인 것임을 이해해야 한다. 예를 들어, 테스트 컴퓨터(12)는 도 1에서 퍼스널 컴퓨터(PC)로 도시되어 있지만, 임의의 적절한 컴퓨팅 장치가 테스트 컴퓨터, 예를 들어 모바일 장치 또는 컴퓨터 워크스테이션을 구현하는 데 사용될 수 있음을 이해해야 한다. 테스트 컴퓨터(12)는 네트워크에 연결될 수 있고 네트워크를 통해 리소스에 액세스할 수 있고 및/또는 네트워크에 연결된 하나 이상의 다른 컴퓨터와 통신할 수 있다.
도 2는 일부 실시예에 따른 프로브 카드 어셈블리(100)의 개략도이다. 프로브 카드 어셈블리(100)는 ATE 내의 기기를 DUT(30)에 인터페이싱하기 위해 도 1에 도시된 바와 같이 ATE(16)에서 사용되는 프로브 카드 어셈블리일 수 있다.
도 2에 도시된 바와 같이, 프로브 카드 어셈블리(100)는 제1 회로 보드(200), 제2 회로 보드(300), 내부에 다수의 프로브 핀(410)이 배치된 가이드 플레이트(400)를 포함한다. 제1 회로 보드(200)는, 2개의 회로 보드 사이에 임의의 다른 적절한 연결이 이루어질 수 있지만, 예를 들어 솔더 범프(210)의 어레이를 통해 상단면(322) 상의 제2 회로 보드(300) 위에 수직으로 적층되고 그에 전기적으로 연결된다. 2개의 회로 보드(200, 300)는 프로브 카드 어셈블리(100) 내의 프로브 카드의 일부일 수 있다. 제2 회로 보드(300)는 바닥면(320)에 대향하여 상단면(322)을 갖는다. 프로브 카드 패드(310)는 프로브 핀(410)의 상단부(410a)에 전기적으로 연결되고, 여기서 각각의 프로브 핀(410)은 DUT(30) 상의 대응하는 웨이퍼 패드(110)와 접촉하도록 위치된 자유 단(410b)에서 프로브 바늘을 갖는다. 프로브 카드(100)는 특정 DUT를 특정 배열의 웨이퍼 패드(110)로 테스트하도록 구성될 수 있고, 상이한 프로브 카드가 상이한 DUT에 사용될 수 있다. 프로브 카드(100)는 ATE(10)의 나머지 부분에 착탈가능하게 부착될 수 있다. 부착 메커니즘은 당업계에 공지되어 있으며 단순화를 위해 도시되지 않았다.
DUT(30)는 도 1의 예에 도시된 바와 같이 웨이퍼(20) 상의 DUT 어레이 중 하나일 수 있고, DUT 중 하나 이상이 품질 보증을 위해 제조 중에 동시에 테스트될 수 있다. DUT(30)는 절연 표면 아래의 DUT(30) 내에 배치된 반도체 컴포넌트 및 인터커넥트(도시되지 않음)와 연결된 절연 표면(32)으로부터 노출된 웨이퍼 패드(110)의 어레이를 갖는 반도체 다이일 수 있다. 웨이퍼 패드(110)가 금속 패드로서 예시되었지만, 본 출원의 양태는 그렇게 한정되지 않고 금속 트레이스의 일부, 솔더 범프, 또는 당업계에 공지된 적절한 도전성 구조와 같은 반도체 웨이퍼 상의 테스트 포인트의 임의의 적절한 구현이 사용될 수 있다는 것을 이해해야 한다. DUT(30)는 임의의 적절한 유형의 그리드 어레이로 절연 표면(32) 상에 배열된 적어도 500개, 적어도 1,000개, 또는 500 내지 10,000개 사이의 테스트 포인트와 같은 다수의 테스트 포인트를 가질 수 있다. 대안적으로, DUT는 적은 수의 테스트 포인트를 가질 수 있으며, 이 경우 다수의 DUT를 동시에 테스트하기 위해 동일한 웨이퍼 상의 다수의 DUT에 연결할 수 있다. 어느 경우건, 연결이 이루어지는 테스트 패드 어레이가 있을 수 있다. 논의의 간략화를 위해, 단일 DUT가 다수의 테스트 포인트를 예로 사용하지만 다른 구성도 가능하다는 점을 이해해야 한다. 그리드 어레이의 예는 동심 어레이, 육각형 밀집 패킹된 어레이, 직교 어레이, 또는 이들의 혼합을 포함한다. 각 테스트 포인트는 직사각형, 원형, 타원형 등의 적절한 모양을 가질 수 있지만 이에 한정되지 않는다. 테스트 포인트 어레이는 절연 표면(32)에 수직인 수직 방향(V)에서 볼 때 웨이퍼 패드(110) 어레이의 기하학적 중심에 대응하는 중심(112)을 갖는다.
프로브 핀(410)은 수직형 프로브 핀 설계일 수 있으며, 여기서 각각의 프로브 핀은 사용 중에 검사할 웨이퍼와 실질적으로 수직으로 배향된다. 각각의 프로브 핀(410)은 임의의 적절한 단면 형상을 갖는 금속 와이어 또는 도금된 마이크로로 전자기계 시스템(MEMS: micro-electromechanical systems)으로 형성될 수 있다. 도 2는 프로브 핀이 직선인 것을 예시하지만, 프로브 핀이 프로브 카드 패드(310)와 DUT 상의 웨이퍼 패드(110) 사이에서 압축될 때 유연성 스프링을 형성하는 적어도 프로브 핀의 섹션에서 각각의 프로브 핀(410)이 약간의 곡률을 가질 수 있음을 이해해야 한다. 일부 실시예에서, 약간 만곡된 프로브 핀은 코브라 핀으로 지칭될 수 있지만, 또한 당업계에 공지된 기타 프로브 핀 구성이 적절할 수 있다.
가이드 플레이트(400)는 개별 프로브 핀(410)이 피팅되는 복수의 가이드 구멍을 갖는다. 가이드 구멍은 프로브 핀(410)의 프로브 바늘(410b)이 테스트 동안 각각의 대응하는 웨이퍼 패드(110) 상에 랜딩하여 그것들과 전기 접촉을 할 수 있도록 DUT 상의 특정 웨이퍼 패드 어레이(110)와 정렬되는 어레이로 배열된다. 일부 실시예에서, 가이드 플레이트(400)는 제2 회로 보드(300)과 DUT(30) 사이에 위치하는 인터포저로 간주될 수 있으며, 복수의 프로브 핀(410)에 의해 DUT(30) 상의 웨이퍼 패드(110)와 프로브 카드 패드(310) 사이의 라우팅을 인터페이스하는 기능을 한다. 인터포저(400)는 유전체 재료와 같은 절연 재료를 포함하는 반도체 기판을 포함할 수 있다. 가이드 플레이트(400)가 단지 예시의 단순성을 위해 단일 부재로서만 도 2에 도시되어 있고, 본 출원의 양태는 다중 구성요소를 포함하는 가이드 플레이트에도 적용될 수 있다는 것을 이해해야 한다. 예를 들어, 가이드 플레이트(400)는 수직 방향을 따라 적층된 2개 이상의 플레이트를 포함할 수 있으며, 각각의 플레이트는 DUT(30)의 표면(32)에 평행하다.
프로브 카드 어셈블리(100)의 제조 동안, 가이드 플레이트(400)는 프로브 카드 패드(310)의 어레이 및 프로브 핀(410)의 어레이가 접촉하도록 하나 이상의 기계적 체결구(도시되지 않음)를 통해 제2 회로 보드(300)에 기계적으로 체결될 수 있다.
프로브 카드 패드(310)는 금속과 같은 도전성 재료의 하나 이상의 층으로 형성되고, 프로브 핀(410) 및 웨이퍼 패드(110)의 어레이에 전체적으로 정렬되는 어레이로 배열되어, 패드(312)의 중심이 프로브 핀 어레이의 중심(412)과 정렬될 때 각각의 상단부(410a)가 대응하는 프로브 카드 패드(310)와 접촉하도록 한다. 패드 어레이(310)의 중심(312)은 어레이의 패드들의 중심(312)으로서 계산될 수 있다. 각각의 프로브 카드 패드(310)는 당업계에 공지된 임의의 적절한 형상 및 공간 배열을 가질 수 있다.
제2 회로 보드(300)는 DUT에 면하는 유전체의 표면(320) 상에 배치된 패드(310)의 어레이를 갖는 유전체를 포함할 수 있다. 제2 회로 보드(300)는 인쇄 회로 보드(PCB) 또는 인쇄 배선 보드일 수 있다. 일부 실시예에서, 제2 회로 보드(300)는 폴리머와 같은 다층의 유기 재료로 형성될 수 있으며, 다층 유기(MLO) 보드로 지칭될 수 있다.
프로브 카드 패드 중 일부는 테스트 신호를 웨이퍼 상의 대응하는 테스트 포인트로 전달하도록 구성되고, "신호 패드"로 지칭될 수 있는 반면, 일부 다른 프로브 카드 패드는 접지 또는 파워와 같은 기준 전압을 웨이퍼에 제공하도록 구성될 수 있고, 각각 "접지 패드" 또는 "파워 패드"라고 부를 수 있다. 일부 실시예에서, 테스트 신호, 파워 및 접지 전압은 제2 회로 보드(300) 내의 상호접속 구조를 통해 신호 패드, 접지 패드 및 파워 패드에 제공된다. 예를 들어 솔더 범프(210) 및 제1 회로 보드(200)를 통해 상호접속 구조는 각각의 프로브 카드 패드를 테스트 시스템의 나머지에 결합시킨다.
도 2는 제2 회로 보드(300) 내에 내장된 상호접속 구조의 일부일 수 있는 비아(302) 및 평면(304)을 도시한다. 도 2에 도시된 예에서, 비아(302)는 보드(300)의 바닥면(320) 상의 프로브 카드(310)를 평면(304)과 같은 표면(320)과 평행하지만 표면(320)으로부터 수직으로 오프셋된 상이한 평면에 배치된 또다른 도전성 구조로 상호 연결하기 위해 수직으로 연장되는 도전성 구조이다. 평면(304)은 표면(320)에 평행한 방향으로 보드(300) 내에서 횡단으로 연장되는 도전성 구조이고, 파워 평면, 신호 트레이스, 또는 접지 평면이 될 수 있다. 간략화를 위해 단 하나의 평면(304)이 도 2에 도시되어 있지만, 본 출원의 실시예는 이에 한정되지 않고 복수의 평면(304)이 보드(300) 내에 제공되고 보드(300) 내에서 횡방향으로 컴포넌트들을 상호접속시키는 하나 이상의 횡단 평면에 배치된다는 것을 이해해야 한다. 또한 평면(304)의 측방향 치수에 대한 제한은 없으며, 일부 실시예에서, 평면(304)은 폭보다 훨씬 더 긴 길이를 갖는 세장형 형상을 갖는 트레이스로 구현될 수 있다. 특히, 평면(304)은 테스트 신호를 전달하는 데 사용될 때 트레이스일 수 있다. 유사하게, 복수의 비아(302)는 트레이스를 표면(320) 상의 하나 이상의 프로브 카드 패드(310)와 상호접속시키거나, 트레이스를 보드(200 및 300) 사이의 솔더 범프(210)와 상호접속시키기 위해 제공될 수 있다.
비아 중 일부는 테스트 신호를 웨이퍼 상의 대응하는 테스트 포인트로 전달하도록 구성되고 "신호 비아"로 지칭될 수 있는 반면, 일부 다른 비아는 접지 또는 파워와 같은 기준 전압을 웨이퍼에 제공하도록 구성되고, 각각 "접지 비아" 또는 "파워 비아"로 지칭될 수 있다.
신호 패드에 전달되는 테스트 신호는 웨이퍼 내에서 생성되고 웨이퍼 상의 테스트 포인트로부터 측정된 신호이거나, 웨이퍼 상의 테스트 포인트에 제공되는 외부에서 생성된 자극 신호일 수 있다. 일부 실시예에서, 테스트 신호는 적어도 10MHz, 적어도 100MHz, 적어도 1GHz, 적어도 10GHz, 1GHz와 100GHz 사이, 10GHz와 60GHz 사이, 또는 프로브 카드 어셈블리에서 테스트할 반도체 장치에 적합한 다른 주파수 범위의 주파수를 갖는 무선 주파수 신호일 수 있다.
파워 패드는 테스터로부터 웨이퍼 상의 컴포넌트로 외부 전원을 공급할 수 있다. 공급 파워는 직류(DC) 파워와 교류(AC) 파워가 될 수 있다. 일부 실시예에서, AC 파워는 적어도 10MHz, 적어도 100MHz, 적어도 1GHz, 적어도 10GHz, 10MHz와 10GHz 사이, 50MHz와 5GHz 사이 또는 프로브 카드 어셈블리에서 테스트할 반도체 장치에 적합한 기타 주파수 범위의 주파수에서 웨이퍼 상의 구성요소에 제공될 수 있다. 보드(300) 상의 파워 패드와 접촉하는 프로브 핀은 신호 패드용 프로브 핀보다 더 많은 크기의 DC 또는 AC 전류를 전달할 수 있다. 공급된 DC 또는 AC 전류의 일부는 도전성 경로를 통해 프로브 카드 회로 보드의 파워 패드에서 파워 패드에 연결된 프로브 핀, 테스트 중인 웨이퍼의 대응하는 웨이퍼 패드, 테스트 중인 웨이퍼 내부 구성 요소로 흐르고, 대응하는 프로브 핀과 웨이퍼 패드를 통해 프로브 카드 회로 보드의 하나 이상의 접지 패드로 반환할 수 있다.
일부 실시예에서, 프로브 카드 내의 회로 보드는 프로브 카드 패드 상의 신호를 처리하거나 조정할 수 있는 추가 구성요소를 가질 수 있다. 추가 구성요소는 개별 저항기, 커패시터, 인덕터 또는 이들의 임의의 적절한 조합과 같은(이에 국한되지 않음) 수동 또는 능동 구성요소일 수 있다. 도 2에 도시된 예에서, 바이패스 커패시터 또는 디커플링 커패시터(306)는 예를 들어 표면 실장에 의해 제2 회로 보드(300)의 표면(320)에 배치된다. 바이패스 커패시터(306)는 트레이스(304)를 통해 파워 패드(310)에 연결되고, 일부 실시예에서 프로브 카드 내의 회로 보드는 프로브 카드 패드 상의 신호를 처리하거나 조정할 수 있는 추가 구성요소를 가질 수 있다. 추가 구성요소는 개별 저항기, 커패시터, 인덕터 또는 커패시터 칩과 같은 수동 구성요소일 수 있지만 이에 국한되지 않는다. 도 2에 도시된 예시에서, 바이패스 커패시터들 또는 디커플링 커패시터(306)는 예를 들어 표면 실장에 의해 제2 회로 보드(300)의 표면(320)에 배치된다. 바이패스 커패시터(306)는 평면(304) 및 비아(302)를 통해 파워 패드(310)에 연결되어 DC 전원에서 비-DC 성분을 걸러낸다. 애플리케이션에 따라, 반도체 칩과 같은 능동 회로를 포함하여 다양한 다른 유형의 추가 구성요소가 제공될 수 있다. 예를 들어 외부 표면에 장착하거나 하나 이상의 회로 보드의 내부에 내장하는 것과 같이(그러나, 이에 국한되지 않음) 당업계에 공지된 임의의 적절한 패키징 기술을 사용하여 프로브 카드 내의 회로 보드에 추가 구성요소를 제공할 수 있다.
고주파 과도 파워는 테스터, 바이패스 커패시터, 또는 테스트 중인 웨이퍼 자체의 구성요소로부터 공급된다. 일부 실시예에서, 웨이퍼는 루프백 구성에서 테스트될 수 있으며, 여기서 고주파 디지털, 아날로그 또는 파워 신호는 테스트 중인 웨이퍼의 제1 영역에서 구성요소로부터 발생하는 전류 경로로부터 웨이퍼 패드 및 대응하는 프로브 핀을 통해 제1 프로브 카드 패드로 위쪽으로 전송되고, 프로브 카드의 회로 보드 내의 하나 이상의 트레이스, 평면 및 비아를 통해 제2 프로브 카드 패드로 라우팅된 다음, 자신의 대응하는 웨이퍼 패드 및 제2 프로브 카드 패드에 연결된 프로브 핀을 통해 테스트 중인 웨이퍼의 제2 영역에 있는 구성요소로 라우팅된다.
프로브 카드 어셈블리의 프로브 카드 패드 어레이에 신호 및 파워가 할당되는 방식에 관계없이, 본 발명자는 고주파 테스트 신호 및 고주파 과도 파워 신호가 비아 및 평면(304)를 이용하여 DUT에 라우팅될 때, 인접한 비아 사이의 높은 유도성 결합으로 인한 높은 임피던스는 바람직하지 않은 임피던스 불일치 및 웨이퍼에서 신호 손실을 가져올 수 있다는 것을 인식하였다. 이 문제를 해결하기 위해, 본 출원의 양태는 비아들을 서로에 근접하게 배치하는 프로브 카드 회로 보드 내의 비아의 배열을 제공하는 것에 관한 것이다. 또한, 일부 실시예에서 비아는 신호 비아에 무선 주파수 차폐를 제공하고 신호 비아 사이의 누화를 감소시키기 위해 파워 및/또는 접지 비아가 신호 비아를 둘러싸도록 배열될 수 있다.
도 3a는 실시예에 따라 예시적인 회로 보드 내의 상이한 평면들을 연결하는 전치 비아의 측면도를 예시한다. 도 3a는 횡방향으로 나란히 배치된 2개의 비아(3201, 3202)를 도시한다. 비아(3201, 3202)는 도 2에 도시된 바와 같이 MLO(300)와 같은 보드 내에 배치되고, 각각 표면(320)과 같은 보드의 표면에 수직으로 직교하여 신장된다. 비아(3201)의 접촉면(3203)은 제1 패드(3101)와 접촉하고, 비아(3201)의 상부는 제1 평면(3301)과 접촉한다. 비아(3202)의 접촉면(3204)은 제2 패드(3102)와 접촉하는 반면, 비아(3201)의 상부는 제1 평면(3301)과 접촉한다.
제1 패드(3101) 및 제2 패드(3102)는 보드의 표면(320)에 평행한 동일 평면 상에 배치될 수 있으며, 당업계에 공지된 적절한 금속 도전성 재료로 형성된다. 일부 실시예에서, 패드(3101, 3102)는 도 2에 도시된 바와 같이 보드(300)의 표면(320) 상에 배치된 웨이퍼 카드 패드(310)와 유사한 웨이퍼 카드 패드일 수 있고, DUT 상의 프로브 핀(410) 및 대응하는 웨이퍼 패드(110)와 정렬되도록 형성되고 위치된다. 그러나, 패드(3101, 3102)가 보드의 외부 표면 상의 패드인 것은 요건이 아니라는 것을 이해해야 한다. 일부 실시예에서, 패드(3101, 3102)는 보드의 내부 내의 평면에 배치될 수 있다. 도시되지는 않았지만, 비아와 같은 하나 이상의 도전성 구조는 패드(3101, 3102)의 바닥면을 선택적으로 그리고 추가적으로 연결하여 2개의 패드 아래에 있는 하나 이상의 평면으로 신호를 라우팅할 수 있다.
도 3b는 도 3a 도시된 바와 같은 구조의 평면도를 도시하고, 패드(3101, 3102)가 횡단 방향(T)을 따라서 중심간 간격(D3)과 폭(D2)을 가진 직사각형 형상을 가지는 것을 도시한다. 도 3a를 다시 참조하면, 비아(3201, 3202)는 패드(3101, 3102)의 중심으로부터 측방향으로 전위되고, 접촉면(3203)의 중심과 접촉면(3204)의 중심은 각각의 패드(3101, 3102)의 중심으로부터 서로를 향해 측방향으로 오프셋된다. 따라서 2개의 비아(3201, 3202) 사이의 중심간 간격(D1)은 D3에 비해 감소된다. 본 발명자는 2개의 인접한 비아를 더 가깝게 배치함으로써 2개의 비아(3201, 3202) 사이의 인덕턴스가 감소될 수 있고 테스트 시스템 및 DUT 내의 다른 구성요소의 임피던스와 일치하도록 임피던스가 낮아질 수 있음을 인식하고 이해했다. 또한 두 비아 사이의 용량성 결합이 증가하여 임피던스 감소에 더욱 기여한다.
도 3a에 도시된 바와 같이, 비아(3201)의 상부는 제1 평면(3301)과 접촉하는 반면, 비아(3202)의 상부는 제1 평면으로부터 수직으로 오프셋된 제2 평면(3302)과 접촉한다. 제1 평면(3301)은 파워 평면일 수 있는 반면, 제2 평면(3302)은 접지 평면일 수 있다. 제2 평면(3302)은 제2 비아(3202)의 상단 위 영역에서 수직 방향으로 제1 평면(3301)과 중첩된다. 평면의 이러한 "집단화"는 측면으로 서로 매우 가깝게 배치되는 2개의 비아(3201, 3202)에 대한 충분한 접촉 영역을 제공하면서 두 평면 사이의 전기적 절연을 보장할 수 있다. 일부 실시예에서, 평면(3301)과 같은 평면 중 하나는 회로 기판(200)과의 연결을 위해 표면(320) 반대편에 있는 보드(300)의 상단면(322)에 노출되는 패드 기능을 하는 부분을 가질 수 있다.
각각의 비아는 수직축을 중심으로 한 축대칭 구조일 수 있으며, 접촉면(3203, 3204)은 도 3b에 도시된 바와 같이 원형 또는 타원형을 갖는다. 보드가 MLO 보드인 경우, MLO 보드를 구성하는 동안 비아(3201)를 레이어별 형태로 구성할 수 있다. 일부 실시예에서, 비아 구멍은 MLO 보드 재료의 각각의 연속적인 층에 생성되고, 도전성 재료로 채워져 비아 세그먼트(3211)를 형성한다. 유사한 형상의 또 다른 비아 구멍은 이전에 형성된 비아 세그먼트(3211) 위의 후속 층에 생성되고, 비아(3201)를 형성하는 비아 세그먼트(3211)의 수직 스택을 생성하도록 채워진다.
패턴 에칭, 기계적 드릴링 또는 레이저 드릴링과 같은(이에 한정되지 않음) MLO 보드 재료의 층에 비아 구멍을 생성하기 위해 임의의 적합한 반도체 제조 기술이 사용될 수 있다. 각각의 비아 세그먼트(3211, 3212)는 도 3a에 도시된 바와 같이 원통형 또는 원뿔형일 수 있고, 금속, 금속 합금, 금속 질화물, 또는 이들의 조합을 포함하지만 이에 제한되지 않는 적절한 도전성 재료로 채워질 수 있다.
도 3b를 참조하면, 패드(3101)는 파워 패드일 수 있고, 패드(3102)는 접지 패드일 수 있다. 2개의 패드는 길이(L) 방향을 따른 길이(H1) 및 횡단 방향을 따른 폭(D2)을 갖는 긴 에지를 갖도록 형성된다. 길이(H1)는 도 3b에 도시된 바와 같이 비아(3201)의 어레이가 접촉 패드(3101)에 제공될 수 있도록 제공된다. 유사하게, 비아(3202)의 어레이는 도 3b에 도시된 바와 같이 접촉 패드(3102)에 제공될 수 있다. 본 발명자는 접촉 패드(3101)와 같은 큰 패드와 접촉하는 다수의 비아를 제공하는 것이 하나의 프로브 핀(410) 및 하나의 비아에 각각 접촉하도록 구성된 더 작은 개별 접촉 패드를 사용하는 것과 비교하여 여러 이점을 갖는다는 것을 인식하고 이해했다. 예를 들어, 대형 접촉 패드(3101)는 다수의 프로브 핀(410)을 동시에 캡처하도록 형성될 수 있으며, 패드(3101) 상의 상이한 비아(3201)의 수는 패드(3101) 아래에 있는 프로브 핀(410)의 수와 반드시 같을 필요는 없다. 접촉 패드(3101) 상의 프로브 핀(410)의 수보다 더 많은 수의 비아(3201)가 제공될 수 있으며, 이는 저항을 감소시키고 파워 패드 및 접지 패드를 통과하는 전류에 대한 전류 전달 능력을 증가시킬 것이다. 다른 이점으로서, 비아(3201)는 프로브 핀(410)의 피치 또는 웨이퍼 상의 웨이퍼 패드의 피치와 상이한 피치를 가질 수 있다. 예를 들어, 웨이퍼 상의 웨이퍼 패드의 피치가 130㎛인 경우, 비아(3201)는 서로 더 가깝게 설계되고 60㎛의 피치를 갖도록 설계될 수 있으며, 이는 프로브 핀 및 웨이퍼 패드의 수에 비해 대략 2배의 비아 수를 제공한다. 특정 이론에 얽매이지 않고 비아를 DUT 웨이퍼 패드 피치보다 더 가깝게 함께 배열하면 비아 사이의 전기장 라인이 감소한다. 또한, 비아의 수의 증가는 병렬로 신호 경로의 수를 증가시킴으로써 추가로 또는 대안적으로 인덕턴스를 감소시킬 수 있다.
일부 실시예에서, 접촉면(3203, 3204)은 원형일 수 있고 약 40㎛의 직경을 가질 수 있다. 횡단 방향을 따른 비아 중심간 간격(D1)은 약 80㎛일 수 있다. 길이 방향을 따른 비아 중심간 간격(D4)은 약 60㎛일 수 있다. 각각의 패드(3101, 3102)에 대한 폭(D2)은 약 110㎛일 수 있고, 2개의 패드는 약 20㎛의 갭(D5)이 2개의 패드 사이에 있도록 약 130㎛의 중심간 피치(D3)를 갖는다. 위에서 설명된 치수는 단지 예시에 불과하며 본 출원의 양태가 그렇게 제한되지 않는다는 것을 이해해야 한다. 예를 들어, D1은 2개의 비아 사이의 간격이 비아 제조 공정 동안 허용 가능한 측면 분해능 및 허용오차보다 낮게 설계되지 않도록 고려하면서 가능한 2개의 패드 사이의 갭에 가깝게 밀어질 수 있다.
한 쌍의 비아와 소수의 패드 및 평면만이 예시되어 있지만, 이러한 묘사는 단순성과 예시를 위한 것이며 본 출원의 실시예는 프로브 카드 어셈블리에 임의의 수의 유사한 구성요소를 가질 수 있음을 이해해야 한다.
원통형 비아가 도 3a 및 3b에 도시되어 있지만, 본 출원의 양태는 이에 제한되지 않는다. 도 4a 및 4b는 도 3a 및 3b의 실시예의 변형예의 측면도 및 평면도이지만 직사각형 단면을 갖는 비아가 있다.
도 4a는 패드(3101)를 평면(3301)과 연결하고 패드(3102)를 평면(3302)과 각각 연결하는 비아(4201, 4202)를 도시한다. 비아(4201, 4202)는 직사각형 단면을 갖고 도 4b에 도시된 바와 같이 패드(3101, 3102) 상에서 종방향으로 거의 전체 길이에 걸쳐 있는 길이를 갖는다. 도 3b에 도시된 바와 같이 개별 원통형 비아의 어레이 대신에 긴 직사각형 형태의 비아를 가짐으로써, 비아(4201)와 패드(3101) 사이의 더 높은 접촉 면적이 달성될 수 있고, 이는 패드가 파워 패드 및 접지 패드일 때 더 낮은 접촉 저항 및 더 높은 전류 전달 능력을 가져온다. 또 다른 이점으로서, 직사각형 형상은 다수의 둥근 형상보다 낮은 인덕턴스를 제공할 수 있다. 특정 이론에 얽매이지 않고, 본 발명자는 전기장 선이 개별 원형 비아 사이에 들어갈 수 있는 반면, 직사각형 비아에서 자기장 선은 먼 에지로만 갈 수 있음을 인식했다. 일부 실시예에서, 비아(4301, 4302)의 폭은 원통형 비아(3201)의 직경과 유사할 수 있고, 중심간 간격(D1)은 비아(3201, 3202) 사이의 간격과 유사할 수 있다.
비아(4201, 4202)는 때때로 직사각형 비아로 지칭될 수 있다. 비아(3201, 3202)를 제조하기 위한 기술은 직사각형 비아를 제조하기 위해 쉽게 수정될 수 있다는 것을 이해해야 한다. 예를 들어, 직사각형 트렌치는 비아(4201, 4202)를 형성하기 위해 수직으로 적층되는 직사각형 비아 세그먼트(4211, 4212)를 형성하기 위해 트렌치를 채우기 전에 MLO 보드의 각 층에서 패터닝될 수 있다. 도 4c는 일 실시예에 따른 예시적인 직사각형 비아 세그먼트(4211)의 등각도를 도시한다. 도시된 예에서, 비아 세그먼트(4211)는 길이 방향에 수직인 평면을 따라 역 사다리꼴 단면을 가지며, 바닥면은 상부면보다 좁지만, 그러한 단면 형상은 하나의 설계 선택에 불과하고 직사각형 비아(4201, 4202)를 형성하기 위해 임의의 적절한 설계 및 제조 방법이 사용될 수 있다는 것을 이해해야 한다.
도 5a 및 5b는 엇갈림형(staggered) 비아 어레이가 있는 도 3a 및 3b의 실시예의 다른 변형의 측면도 및 평면도이다.
도 5a에서, 비아 어레이(4201, 4202)는 각각 패드(3101)를 평면(3301)과 연결하고, 패드(3102)를 평면(3302)과 연결한다. 도 5b에 도시된 바와 같이, 비아 어레이(5201)는 4개의 비아의 제1 세로 열과 3개의 비아의 제2 세로 열을 갖는 패드(3101) 상의 엇갈림형 어레이로 배열된다. 패드(3101, 3102) 상의 비아 접촉면(5203, 5204)은 도시된 예에서 원형이고, 도 3a에 도시된 바와 같은 비아(3201)와 동일한 직경을 가질 수 있다. 비아 어레이를 엇갈리게 하는 것은 도 3b의 예와 비교하여 더 많은 수의 비아(도 5b에 도시된 예에서 패드 상에 7개)를 제공할 수 있고, 이는 각 비아가 공유하는 전류가 감소하기 때문에 비아의 전류 전달 능력을 향상시킬 수 있다. 또 다른 이점으로, 인덕턴스가 신호 경로에 더 많은 비아를 갖고 더 많은 전기장 라인을 차단함으로써 감소될 수 있다. 비아 어레이의 임의의 수의 비아가 패드(3101)와 같은 패드에 제공될 수 있음을 이해해야 한다. 일부 실시예에서, 각각의 비아는 비아 세그먼트의 다층 스택으로서 제조될 수 있으며, 각 비아 세그먼트는 역원추 형상의 기하학적 구조를 가진다. 도 5b는 패드(3101, 3102) 상의 각각의 원추형 비아 세그먼트의 외부 림의 돌출부(5205, 5207)를 예시한다.
도 5b에 도시된 바와 같은 비아 어레이(5201)의 중심간 간격(D6)은 도 3b의 인접 비아들 사이의 간격(D4)과 유사할 수 있다. 도 5b에 도시된 바와 같이, 비아 어레이(5201, 5202)의 부분은 패드(3101, 3102) 사이의 피치(D3)로부터 감소된 중심간 거리(D7)가 가까운 비아를 갖는다. 일부 실시예에서, 비아의 각각의 접촉면(5203)의 직경은 약 40㎛일 수 있고, 비아-대-비아 피치(D6)는 약 60㎛일 수 있는 반면, D7은 약 80㎛일 수 있다.
일부 양태는 인접한 신호 비아 사이의 누화를 감소시키고 제어된 임피던스 구조를 생성하기 위해 신호 비아에 전자기 차폐를 제공하는 동축 배열을 갖는 비아를 갖는 프로브 카드에 관한 것이다. 도 6a 및 6b는 각각 신호 비아를 둘러싸는 복수의 접지 비아를 갖는 실시예의 측면도 및 평면도이다.
도 6a는 하부의 패드(6101)를 상부의 신호 트레이스(6301)에 연결하는 수직으로 연장하는 신호 비아(6201)를 예시한다. 패드(6101), 비아(6201) 및 신호 트레이스(6301)는 도 2에 도시된 바와 같이 보드(300)의 내부 또는 외부 표면에 배치된다. 일부 실시예에서, 패드(6101)는 프로브 카드 패드(310)와 유사한 보드(300)의 바닥면(320) 상의 프로브 카드 패드이다. 신호 트레이스(6301)의 도체는 보드(300)의 상단면(322)에 노출될 수 있거나 보드(300)의 내부에 내장될 수 있다.
접지 도체(6232)의 상부에 있는 복수의 접지 비아(6202)는 신호 비아(6201)에 인접한 보드(300)에 제공된다. 도 6c는 도 6a에 도시된 바와 같은 유형의 접지 비아 및 접지 도체의 예시적인 배열의 평면도이고, 중심에서 신호 비아(6201) 및 패드(6101)를 둘러싸는 원으로 배열된 접지 도체(6232)의 상부에 있는 6개의 원통형 접지 비아(6202)를 예시한다. 6개의 접지 비아(6202)는 단지 예시의 단순성을 위해 도시되었으며 임의의 적절한 수의 접지 비아가 사용될 수 있다는 것을 이해해야 한다. 접지 도체(6232)는 원형 패드로 형성되지만, 다른 형상도 사용될 수 있다. 다수의 접지 도체(6232)는 상이한 전압 레벨에서 개별적으로 주소 지정될 필요가 없다. 예를 들어, 모든 접지 도체(6232)는 도 6a에 도시된 바와 같이 층 2와 같은 금속 평면에서 함께 묶일 수 있다. 일부 실시예에서, 접지 비아(6232)는 다수의 층에 배치된 접지 평면을 통해 함께 전기적으로 연결될 수 있다. 일 양태에 따르면, 신호 비아를 적어도 부분적으로 둘러싸도록 접지 도체 및 접지 비아를 배열하는 것은 원 외부의 신호 비아로부터 방출된 간섭으로부터 전자기 차폐를 제공할 수 있고 신호 비아(6201)에 대한 누화를 감소시킬 수 있다. 특정 이론에 얽매이지 않고, 도 6c의 배열은 신호 비아(6101)를 둘러싼 동축 접지 차폐를 제공하는 것과 유사한 차폐 효과를 제공할 수 있다.
여전히 도 6c을 참조하면, 하나의 접지 비아(6202)만이 하나의 접지 도체(6232)와 접촉하는 것으로 도시되어 있지만, 이것은 요건이 아니며 임의의 수의 접지 비아 또는 임의의 배열의 비아 어레이가 적절한 형상 및 치수의 접지 도체에 제공될 수 있음을 이해해야 한다. 일부 실시예에서, 차폐를 제공하기 위해 신호 비아(6101)에 매우 근접하게 접지 비아(6202)를 배열하는 것이 바람직하다. 신호 비아(6101)를 위한 신호 패드(6201)와 접지 도체(6232) 사이의 단락을 방지하기 위해, 신호 패드(6201)와 접지 도체(6232)는 수직으로 오프셋되어 상이한 평면에 있을 수 있다.
다시 도 6a를 참조하면, 접지 도체(6232)는 단락을 방지하기 위해 신호 패드(6101)가 배치된 층("층 1")으로부터 수직으로 오프셋된 다른 층("층 2")에 배치된다. 층 1의 접지 패드(6102)에 대한 하나 이상의 접지 도체(6232)의 바닥면에 연결하는 비아(6212)가 제공될 수 있다.
도 6b는 일부 실시예에 따른 신호 패드(6101) 및 접지 패드(6102)의 평면도이다. 도 6b의 예에서, 접지 패드(6102) 및 신호 패드(6101)는 보드(300)의 바닥면(320) 상에 배치된 프로브 카드 패드이고, DUT 상의 대응하는 프로브 핀 및 웨이퍼 패드를 정렬하는 중심간 간격(D8)을 갖도록 배열된다. 따라서, 비아(6212)는 프로브 핀 및 웨이퍼 패드의 형상 또는 치수를 따를 필요가 없는 층 2의 접지 도체를 접지 패드(6102)로 재분배하는 기능을 한다. 일부 실시예에서, D8은 약 130㎛일 수 있다.
다시 도 6a를 참조하면, 접지 비아(6202)는 접지 또는 테스터 내의 임의의 다른 기준 전압에 전기적으로 연결된 접지 평면(6302)과 접촉하도록 위쪽으로 연장된다. 접지 평면(6302)은 단락을 방지하기 위해 신호 트레이스(6301)가 배치되는 층("층 N+1")과 다른 층("층 N")에 배치될 수 있다. 도 6a는 층 N+1에 배치된 신호 트레이스(6301) 아래의 층 N으로서 접지 평면(6302)을 도시하지만, 상이한 층의 하나 이상의 다른 평면은 층 N과 층 N+1 사이에 있을 수 있다. 바람직한 실시예에서, 층 1의 신호 평면과 층 N의 신호 평면 사이의 적어도 하나의 층은 접지 평면이다.
도 7a는 비아의 동축 배열을 갖는 다른 실시예의 측면도이다. 도 7a에서, 접지 비아(7202)는 신호 비아(7201)에 인접하게 배열되고, 차폐 및 제어된 임피던스를 제공하기 위해 신호 비아(7201)를 적어도 부분적으로 둘러싼다. 신호 비아(7201)는 보드(300)의 신호 패드(6101)를 신호 트레이스(6301)에 연결한다. 접지 비아(7202)는 하나 이상의 접지 도체(7232)를 접지 평면(6302)에 연결한다. 비아(6212)는 접지 도체(7232)를 신호 패드(6101)와 동일 평면에 있는 접지 패드(6102)에 연결하고 재분배한다. 도 7b는 신호 패드(6101) 및 접지 패드(6102)의 평면도이다.
도 7c는 일부 실시예에 따른, 도 7a에 도시된 바와 같은 신호 비아(7201), 접지 비아(7202), 신호 패드(6101) 및 접지 도체(7232)의 평면도이다. 도 7c에서, 접지 비아(7202)는 신호 비아(7201)를 완전히 둘러싸기 위해 결합되는 4개의 직선 섹션을 포함한다. 횡방향 및 종방향을 따른 접지 비아(7202)의 4개의 직선 에지는 신호 비아(7201)와 마주하는 주변부(7206)를 형성한다.
도 7d는 일 실시예에 따른 접지 비아(7202)의 단면의 등각 투영도이다. 도시된 예에서, 접지 비아 세그먼트(7202)는 길이 방향에 수직인 평면을 따라 바닥면은 상단면보다 좁은 역 사다리꼴 단면을 가지지만, 그러한 단면 형상은 하나의 설계 선택에 불과하며 접지 비아를 형성하기 위해 임의의 적절한 설계 선택과 제조 방법이 사용될 수 있다는 것을 이해해야 한다.
한편, 도 7c에 도시된 실시예에서 동축 배열의 접지 비아는 정사각형 프로파일을 갖지만, 본 출원의 양태는 이에 제한되지 않는다. 도 8a 및 도 8b는 도 7c에 도시된 실시예의 2개의 변형을 도시하는 평면도이다.
도 8a는 접지 비아(8202)가 신호 비아(7201)를 부분적으로 둘러싸고, 각각의 접지 비아는 신호 비아(7201)를 면하는 주변부(8206)를 갖는 호로서 형성되는 실시예를 도시한다. 도 8a에 도시된 바와 같이, 각 접지 비아에 대한 호 각도는 약 90°이지만 호가 특정 호 각도를 가질 필요는 없으며 임의의 적절한 호 각도 또는 이들의 조합이 사용될 수 있다.
도 8b는 도넛형 접지 비아(9202)가 신호 비아(7201)를 면하는 주변부(9206)와 함께 신호 비아(7201)를 완전히 둘러싸는 실시예를 도시한다. 도 8c는 일 실시예에 따른 접지 비아(9202)의 단면의 등각도이다. 도시된 예에서, 접지 비아 세그먼트(9202)는 길이 방향에 수직이고 신호 비아(7201)의 수직 축을 통해 연장되는 평면을 따라 역 사다리꼴 단면을 갖는다. 단면은 상단면보다 더 좁은 바닥면을 갖지만, 이러한 단면 형상은 하나의 설계 선택에 불과하고 임의의 적절한 설계 및 제조 방법이 접지 비아를 형성하는 데 사용될 수 있음을 이해해야 한다.
일부 실시예에서, 차폐는 신호 비아를 하나 이상의 접지 비아로 적어도 부분적으로 둘러쌈으로써 달성된다. 접지 비아는 신호 비아와 면하는 주변부를 가지고 있다. 접지 비아의 경우 평면도에서 직사각형, 호 또는 원으로 형성될 수 있으므로 직사각형, 호 또는 원의 내부 측이 면하고 부분적으로 신호 비아를 둘러싸서 회로 보드 내의 다른 도전성 구조로부터 신호 비아의 전자기 차폐를 제공하도록 한다.
이와 같이 본 발명의 적어도 하나의 실시예의 여러 양태를 설명하였지만, 다양한 변경, 수정 및 개선이 당업자에게 용이하게 일어날 것임을 이해해야 한다. 예를 들어, 신호 비아 주위의 동축 배열의 접지 비아에 대한 가능한 구현으로서 직사각형, 호 및 원이 도 7 및 8과 관련하여 설명되지만, 신호 비아를 부분적으로 둘러싸는 평면도로부터의 임의의 적절한 접지 비아 형상이 회로 보드 내의 기타 도전성 구조로부터 신호 비아의 전자기 차폐를 제공하는 데 이용될 수 있음을 쉽게 이해해야 한다.
이러한 변경, 수정 및 개선은 본 개시의 일부로 의도되고 본 발명의 취지 및 범위 내에 있는 것으로 의도된다. 또한, 본 발명의 이점이 표시되지만, 여기에 설명된 기술의 모든 실시예가 기술된 모든 이점을 포함하지는 않는다는 것을 이해해야 한다. 일부 실시예는 본 명세서에서 유리한 것으로 설명된 임의의 특징을 구현하지 않을 수 있고, 일부 경우에 설명된 특징 중 하나 이상이 추가 실시 예를 달성하기 위해 구현될 수 있다. 따라서, 상술한 설명 및 도면은 예시에 불과하다.
본 발명의 다양한 양태는 단독으로, 조합하여, 또는 상술한 실시 예에서 구체적으로 논의되지 않은 다양한 배열로 사용될 수 있으며, 따라서 상술한 설명에서 기술되거나 도면에서 예시된 컴포넌트의 세부사항 및 배열에 대한 적용으로 제한되지 않는다. 예를 들어, 일 실시예에서 기술된 양태는 다른 실시예에서 기술된 양태와 임의의 방식으로 결합될 수 있다.
또한, 본 발명은 하나의 예시가 제공된 방법으로서 구현될 수 있다. 방법의 일부로 수행되는 작업은 임의의 적절한 방식으로 순서화될 수 있다. 따라서, 예시된 실시 예에서 순차적인 동작으로 도시되었지만 일부 동작을 동시에 수행하는 것을 포함할 수 있는 예시된 것과 다른 순서로 동작이 수행되는 실시예가 구성될 수 있다.
청구범위의 엘리먼트를 수정하기 위해 청구범위에서 "제1", "제2", "제3" 등과 같은 서수 용어의 사용은 그 자체로 다른 청구범위의 엘리먼트에 대한 한 청구범위의 엘리먼트의 우선권, 우선순위 또는 순서, 또는 여기서 방법의 동작이 수행되는 시간적 순서를 의미하지 않지만, 특정 이름을 갖는 하나의 청구범위의 엘리먼트를 동일한 이름을 갖는 다른 엘리먼트(그러나 서수 용어를 사용하는 경우)와 구별하여 청구범위의 엘리먼트를 구별하기 위한 레이블로만 사용된다.
용어 "대략" 및 "약"은 일부 실시예에서 목표 값의 ±20% 이내, 일부 실시예에서 목표 값의 ±10% 이내, 일부 실시예에서 목표 값의 ±5% 이내, 일부 실시예에서는 여전히 목표 값의 ±2% 이내를 의미하는 것으로 사용된다. "대략" 및 "약"이라는 용어는 목표 값을 포함할 수 있다.
또한, 본 명세서에 사용된 어구 및 용어는 설명을 위한 것이며 제한하는 것으로 간주되어서는 안된다. 본 명세서에서 "including", "comprising" 또는 "having", "containing", "involving" 및 이들의 변형의 사용은 이후에 나열된 항목 및 그 등가물 및 추가 항목을 포괄하는 의미이다.

Claims (11)

  1. 반도체 웨이퍼를 테스트하기 위한 프로브 카드로서,
    상기 반도체 웨이퍼에 면하도록 구성된 보드의 제1 면에 평행한 제1 방향을 따라 서로 인접하게 배치된 제1 패드 및 제2 패드를 구비하는 상기 보드; 및
    상기 보드 내의 제1 비아 및 제2 비아로서, 상기 제1 비아는 상기 제1 패드와 직접 접촉하는 제1 접촉면을 갖고, 상기 제2 비아는 상기 제2 패드와 직접 접촉하는 제2 접촉면을 가지는 상기 제1 비아 및 상기 제2 비아;
    를 포함하고,
    상기 제1 접촉면의 중심과 상기 제2 접촉면의 중심은 상기 제1 및 제2 패드의 각각의 중심으로부터 상기 제1 방향을 따라 서로를 향해 오프셋되는 것을 특징으로 하는 프로브 카드.
  2. 제1항에 있어서, 상기 제1 비아는 제1 평면과 직접 접촉하고, 상기 제2 비아는 제2 평면과 직접 접촉하고, 상기 제1 평면은 파워 평면이고, 상기 제2 평면은 접지 평면인 것을 특징으로 하는 프로브 카드.
  3. 제2항에 있어서, 상기 제2 평면은 상기 제1 평면과 평행하고 그로부터 오프셋되는 것을 특징으로 하는 프로브 카드.
  4. 제2항에 있어서, 상기 제1 평면은 상기 표면에 수직인 방향으로 상기 제2 평면과 중첩되는 것을 특징으로 하는 프로브 카드.
  5. 제2항에 있어서, 상기 제1 평면은 상기 제1 면과 대향하는 상기 보드의 제2 면에 배치된 패드를 포함하는 것을 특징으로 하는 프로브 카드.
  6. 제1항에 있어서, 상기 보드는 복수의 유전체 층을 포함하고, 상기 제1 비아는 각각의 유전체 층 내에 배치된 복수의 도전성 충전 재료의 스택인 것을 특징으로 하는 프로브 카드.
  7. 제6항에 있어서, 상기 보드는 MLO(Multiple Layer Organic) 보드인 것을 특징으로 하는 프로브 카드.
  8. 제1항에 있어서, 상기 제1 비아의 상기 제1 접촉면은 상기 제1 방향에 수직인 제2 방향과 평행한 긴 에지를 갖는 직사각형 형상을 갖는 것을 특징으로 하는 프로브 카드.
  9. 제8항에 있어서, 상기 제1 비아는 상기 제2 방향에 수직인 평면을 따른 사다리꼴 형상 단면을 갖는 것을 특징으로 하는 프로브 카드.
  10. 제1항에 있어서, 상기 제1 비아의 제1 접촉면은 원형이고, 상기 프로브 카드는 각각의 접촉면에서 상기 제1 패드와 직접 접촉하는 비아 어레이를 더 포함하고, 상기 비아의 어레이는 상기 제1 방향에 수직인 제2 방향을 따라 상기 제1 비아의 상기 제1 접촉면과 정렬된 접촉면을 갖는 비아 열을 포함하는 것을 특징으로 하는 프로브 카드.
  11. 제1항에 있어서, 상기 프로브 카드는 상기 제1 패드 및 상기 제2 패드와 접촉하는 복수의 프로브 핀을 포함하고, 상기 제1 패드 및 상기 제2 패드를 상기 반도체 웨이퍼 상의 각각의 패드에 연결하도록 구성된 프로브 카드 어셈블리의 일부인 것을 특징으로 하는 프로브 카드.
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