KR100694609B1 - Ｆｐｃ 기판용 반송 팔레트 및 ｆｐｃ 기판으로의 반도체칩 실장 방법 - Google Patents

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Abstract

FPC 기판용의 반송 팔레트는 비신축성의 지지체와 실리콘 엘라스토머를 포함한다. 온도 20℃에서 실리콘 엘라스토머를 주파수 10㎐로 진동시켜 동적 점탄성(dynamic viscoelasticity) 측정법에 의해 측정하였을 때 실리콘 엘라스토머의 전단 탄성률(G') 의 범위는, 5.0 × 105㎩ 이상 5.0 × 106㎩ 이하이다. 실리콘 엘라스토머는 지지체 상에 적층된다.
FPC 기판, 반송 팔레트, 비신축성 지지체, 실리콘 엘라스토머, 전단 탄성률

Description

ＦＰＣ 기판용 반송 팔레트 및 ＦＰＣ 기판으로의 반도체 칩 실장 방법{Transfer ㎩lette for FPC board and method for mounting semiconductor chip on FPC board}
본 발명은, FPC 기판에 반도체 칩을 실장(實裝)할 때에 사용하는 FPC 기판용 반송 팔레트 및 FPC 기판으로의 반도체 칩 실장 방법에 관한 것이다.
FPC 기판(Flexible　Printed　Circuit 기판)은 두께가 얇고, 유연성이 풍부하다. 이 때문에, FPC 기판은 최근 소형 전자기기의 회로를 구성하는 기재로서 중심적인 역할을 수행하고 있다. 그렇지만, FPC 기판은 강도, 평탄도, 열수축성 등의 특성 때문에, 반도체 칩의 실장에 대해서는 종이 페놀 기판이나 유리 에폭시 기판과 마찬가지로 취급할 수가 없다. 이 때문에, 스테인리스강 소재 등으로 제조된 반송 팔레트 상에, FPC 기판을 위치결정하여 접착 테이프로 붙이고, 스테인리스강 소재를 보강판으로서 사용하는 것에 의해 반도체 칩을 실장하는 방법이 채용되어 있다. 또한, 일본 특개평9-237995 호 공보에는 점착제로 FPC 기판을 반송 팔레트 상에 가고정(假固定)하는 것이 개시되어 있다.
FPC 기판을 반송 팔레트에 위치결정하여 접착 테이프로 붙이는 작업은 수작업으로서, 그 작업이 실장할 때마다 반복된다. 이 때문에, 작업 효율이 나쁘다. 또한, 접착 테이프를 벗겨낸 후에 남겨지는 점착제가 품질상 바람직하지 않다. 게다가 접착 테이프는 일회용이고, 또한 사용 후에 팔레트 본체로부터 벗겨 폐기하기 때문에, 경제적 및 환경적으로도 바람직하지 않다.
여기에서, 테이프의 부착 및 벗겨냄 작업을 간략화하기 위해서, 사용할 때마다 벗겨낼 필요 없이 몇 번이라도 이용할 수 있는 양면 테이프를 이용하는 방법이 생각될 수 있다.
그렇지만, 양면 테이프의 점착력은, 사용 회수가 증가함에 따라서 급격하게 저하한다. 또한, 양면 테이프 그 자체도 반도체 칩의 실장시에 가해지는 열에 의해 열화되기 때문에, 양면 테이프를 재이용할 수 있는 회수는 한정되어 버리고, 테이프의 부착 및 벗겨냄 작업의 횟수를 상당히 줄일 수가 없다. 게다가 양면 테이프를 사용해도 FPC 기판에 접착제가 남겨진다. 그 때문에, FPC 기판의 품질이 저하한다.
본 발명의 목적은, 작업효율이 좋고, 경제적이고, 또한 환경적으로 바람직한 FPC 기판용 반송 팔레트 및 FPC 기판으로의 반도체 칩 실장 방법을 제공하는 것에 있다.
상기 목적을 달성하기 위해서, 본 발명은 FPC 기판용 반송 팔레트를 제공한다. 상기 반송 팔레트는 비신축성 지지체 및 실리콘 엘라스토머를 포함한다. 상기 실리콘 엘라스토머는 온도 20℃에서 상기 실리콘 엘라스토머를 주파수 10㎐로 진동시켜 동적 점탄성 측정법에 의해 측정했을 때 5.0 × 105㎩ 이상 5.0 × 106㎩ 이하의 범위인 전단 탄성률(G')을 가진다. 상기 실리콘 엘라스토머는 상기 지지체 상에 중첩된다.
본 발명에 따라서, FPC 기판 상에 반도체 칩을 실장하는 방법이 또한 제공된다. 상기 방법은, 비신축성 지지체 및 실리콘 엘라스토머를 포함하는 반송 팔레트를 준비하는 단계; 실리콘 엘라스토머에 FPC 기판을 부착시키는 단계; 그리고 그 FPC 기판 상에 반도체 칩을 실장하는 공정을 포함한다.
도 1a는 본 실시형태의 제1 실시형태에 있어서의 반송 팔레트의 평면도이다.
도 1b는 도 1a의 1b - 1b 선을 따른 단면도이다.
도 2는 도 1b의 반송 팔레트의 작용을 나타내는 단면도이다.
도 3a는 제2 실시형태에 있어서의 반송 팔레트의 평면도이다.
도 3b는 도 3a의 3b - 3b 선을 따른 단면도이다.
도 4는 도 3b의 반송 팔레트의 작용을 나타내는 단면도이다.
도 5는 제3 실시형태에 있어서의 반송 팔레트의 사시도이다.
도 6은 도 5의 6 - 6 선을 따른 단면도이다.
도 7은 도 5의 실시형태의 변경예에 있어서의 반송 팔레트의 단면도이다.
도 8은 다른 실시형태에 있어서의 반송 팔레트의 부분 단면도이다.
도 9는 다른 실시형태에 있어서의 반송 팔레트의 부분 단면도이다.
(발명을 실시하기 위한 최선의 형태)
이하, 본 발명을 구체화한 제1 실시형태를 도 1a, 도 1b 및 도 2에 근거해 설명한다.
도 1b에 도시된 바와 같이, 반송 팔레트(11)는, 보강판으로서의 비신축성 지지체(12)와 실리콘 엘라스토머층(13; silicone elastomer layer)을 구비한다. 본 실시형태에서는, 지지체(12)는 알루미늄 판이다.
도 1a 및 도 1b에 도시된 바와 같이, 반송 팔레트(11)에는, 실장(實裝)장치의 재치부(31; 載置部)(도 2 참조)에 대한 위치결정을 위한 2개의 제1 구멍(14)과 사각형상의 FPC 기판(15)(도 1a에 이점쇄선으로 도시)에 대한 위치결정용의 복수의 제2 구멍(16)이 형성되어 있다. 각 제1 구멍(14)은, 반송 팔레트(11)의 길이방향 양단부에 각각 형성되고, 또한 지지체(12) 및 실리콘 엘라스토머층(13)을 관통한다. 각 제2 구멍(16)은, 지지체(12) 및 실리콘 엘라스토머층(13)을 관통한다. 본 실시형태에서는, 반송 팔레트(11)의 면적은, 예를 들어 FPC 기판(15)을 6장 밀착 가능한 넓이이다. 복수의 제2 구멍(16) 중 한 쌍이, 한 장의 FPC 기판(15)의 하나의 대각선 상의 2개의 모서리부에 대응한다.
실리콘 엘라스토머층(13)을 구성하는 실리콘 엘라스토머는, 다음의 식에 나타내는 바와 같은 실록산 골격을 가지는 폴리오르가노실록산(polyorganosiloxane)을 가교함으로써 얻을 수 있다.
Figure 112004041592560-pct00001
실리콘 엘라스토머는, 상기 식 중 모든 R이 메틸기인 폴리디메틸 실록산(polydimethyl siloxane)을 포함하고, 메틸기의 일부가 다른 알킬기, 비닐기, 페닐기, 또는 플루오로알킬기 중의 한 종류 혹은 그 이상과 치환된 각종의 폴리오르가노실록산을 단독 혹은 2종류 이상 혼합한 것이다.
가교 방법은 특히 한정되는 것은 아니고, 종래로부터 공지의 방법을 적용할 수 있다. 예를 들어, 폴리오르가노실록산의 메틸기 혹은 비닐기를 라디칼 반응으 로 가교하는 방법을 들 수 있다. 또한, 실라놀 말단의 폴리오르가노실록산과 가수분해 가능한 관능기를 가지는 실란 화합물과의 축합반응으로 가교하는 방법이나, 비닐기로의 히드로실릴(hydrosilyl)기의 부가반응으로 가교하는 방법 등을 들 수 있다.
실리콘 엘라스토머층(13)과 지지체(12)와의 사이의 접착은, 일반적으로 실리콘 엘라스토머층과 다른 재료와의 접합법으로서 실시되고 있는 공지의 방법에 준한다. 본 실시형태에서는, 지지체(12)에 적당한 프라이머(primer) 처리를 가한 후, 미가교(uncross-linked)의 실리콘 엘라스토머층(13)을 형성한다. 실리콘 엘라스토머층(13)과 지지체(12)와는 가황(vulcanization) 접착된다.
실리콘 엘라스토머층(13)의 전단 탄성률(G')은, 동적 점탄성(dynamic viscoelasticity) 측정법에 의해 측정된다. 구체적으로는, 온도 20℃에서 실리콘 엘라스토머층(13)의 시료편을 주파수 10㎐로 진동시키는 것에 의해 실리콘 엘라스토머층(13)의 전단 탄성률(G')이 구해진다. 실리콘 엘라스토머층(13)의 전단 탄성률(G')의 범위는, 5.0 × 105㎩ 이상 5.0 × 106㎩ 이하이다.
상기 전단 탄성률(G')이 5.0 × 105㎩보다 낮으면 실리콘 엘라스토머가 부드럽기 때문에 실리콘 엘라스토머층(13)이 FPC 기판(15)에 지나치게 밀착되어 FPC 기판(15)의 제거가 곤란해진다. 한편, 전단 탄성률(G')이 5.0 × 106㎩보다 높으면 실리콘 엘라스토머가 지나치게 딱딱하기 때문에, 실리콘 엘라스토머층(13)이 FPC 기판(15)에 밀착되기 어렵고, FPC 기판(15)의 위치결정이 곤란해진다. 전단 탄성 률(G')이 상기 범위 내가 되도록 실리콘 엘라스토머층(13)을 형성하는 것으로써, 실리콘 엘라스토머층(13)은 FPC 기판(15)에 대해 적절한 경도로 밀착된다. 실리콘 엘라스토머층(13)의 적절한 전단 탄성률(G')은, 폴리오르가노실록산의 종류, 분자량, 보강성 필러(filler) 등과 같은 실리콘 엘라스토머의 조성과 가교도를 적당하게 조정하는 것에 의해서 얻을 수 있다.
FPC 기판(15)으로의 반도체 칩의 실장 공정에서는, 약 200℃에서 240℃, 최근의 무연땜납의 경우는 280℃ 정도까지 온도가 상승할 가능성이 있다. 이 때문에, 실리콘 엘라스토머층(13)의 전단 탄성률(G')의 값은, 이들 온도범위 내에 있어서도, 5.0 × 105㎩ 이상 5.0 × 106㎩ 이하인 것이 바람직하다.
다음에, 이러한 구성의 반송 팔레트(11)를 사용한 FPC 기판(15)으로의 반도체 칩 실장방법을 설명한다.
도 2에 도시된 바와 같이, 실장 장치의 재치부(31)에는, 반송 팔레트(11)의 제1 구멍(14)과 대응하도록 오목부(32)가 형성되어 있다. 반송 팔레트(11)의 지지체(12)를 재치부(31)와 서로 마주보게 하여 반송 팔레트(11)를 재치부(31) 상에 배치한다. 다음에, 제1 핀(33)을 제1 구멍(14)에 관통시켜 대응하는 오목부(32)에 걸어맞춤으로써 재치부(31)에 반송 팔레트(11)를 위치결정시켜 부착시킨다.
FPC 기판(15)에는, 제2 구멍(16)과 대응하는 위치에 관통구멍(34)이 형성되어 있다. 제2 핀(35)을 관통구멍(34) 및 제2 구멍(16)에 관통시키는 것에 의해 FPC 기판(15)을 반송 팔레트(11)에 위치결정시키고, FPC 기판(15)을 실리콘 엘라스 토머층(13)에 고정시킨다.
다음에, 가열 리플로우 솔더링(reflow soldering) 공정에 의해, 반도체 칩(도시생략)을 FPC 기판(15) 상에 실장한다. 그 후, FPC 기판(15)을 반송 팔레트(11)로부터 제거하여 실장 공정을 종료한다. 반송 팔레트(11)에는 다음의 FPC 기판(15)을 밀착하고, 마찬가지로 반도체 칩의 실장 공정을 반복한다. 반복 사용한 반송 팔레트(11)를 폐기할 때는, 실리콘 엘라스토머층(13)을 지지체(12)로부터 벗겨내어, 지지체(12)와 실리콘 엘라스토머층(13)을 분리하여 폐기한다.
(실시예 및 비교예)
이하, 실시예 및 비교예를 들어 상기 실시형태를 한층 더 자세하게 설명한다.
실시예 1 및 비교예 1의 각 반송 팔레트(11)에 있어서, 지지체(12)는 두께 0.8㎜의 알루미늄 판으로 형성하고, 실리콘 엘라스토머층(13)은 두께 200㎛로 형성한 시료편을 준비하였다. 온도 20℃에서 시료편을 주파수 10㎐로 진동시켜 측정된 실시예 1 및 비교예 1 각각의 실리콘 엘라스토머층(13)의 전단 탄성률(G')의 값은 이하에 나타내는 값이다.
전단 탄성률(G') [㎩]
실시예 1 1.5 × 106
비교예 1 1.0 × 107

실시예 1 및 비교예 1의 각 반송 팔레트(11)에는 각각, 재치부(31)와 대응하는 제1 구멍(14) 및 FPC 기판(15)과 대응하는 제2 구멍(16)을 형성하였다. 다음에, 각 반송 팔레트(11)의 소정의 위치에 각각 FPC 기판(15)을 밀착시켜, 가열 리플로우 솔더링 공정을 실시하였다.
그 결과, 실시예 1에서는, 반도체 칩을 위치 어긋남 없이 정상적으로 실장할 수 있었다. 또, 반송 팔레트(11)는 반복 사용하는 것이 가능하였다. 또한, 비교예 1에서는, 가열 리플로우 솔더링 공정에 있어서 FPC 기판(15)이 실리콘 엘라스토머층(13)으로부터 들떠 버려, 실장 부적합이 발생하였다.
본 실시형태는, 이하와 같은 이점을 가진다.
반송 팔레트(11)는, 지지체(12)와 실리콘 엘라스토머층(13)과의 적층체이다. 실리콘 엘라스토머층(13)의 전단 탄성률(G')의 범위는, 5.0 × 105㎩ 이상 5.0 × 106㎩ 이하이다. 따라서, 실리콘 엘라스토머의 점착성을 이용하여, 접착 테이프 없이도 FPC 기판(15)을 실리콘 엘라스토머층(13)에 밀착시킬 수 있다. 또한, 접착 테이프를 사용하지 않기 때문에 FPC 기판(15)을 반송 팔레트(11)로부터 제거해도 접착물질이 남지 않는다. 그 때문에, 작업효율 좋게, 또한 품질의 저하를 방지하면서 FPC 기판(15)으로의 반도체 칩의 실장을 행할 수가 있다.
FPC 기판(15)으로의 반도체 칩의 실장시에 가열 리플로우 솔더링 공정 등으로 고온이 되어도, 실리콘 엘라스토머층(13)은 내열성이 뛰어나기 때문에, 열화되기 어렵다. 이 때문에, 반송 팔레트(11)는 반복하여 사용될 수 있어 경제적이다.
실리콘 엘라스토머층(13)과 지지체(12)와는 강하게 접착되어 있다. 이 때문에, 사용중에 박리될 우려가 없다. 또한, 제1 구멍(14)의 가공 등을 실시하여도, 가공 단면에 박리가 생기지 않는다.
반송 팔레트(11)에는 FPC 기판(15)과 대응하는 제2 구멍(16)이 형성되어 있다. 따라서, FPC 기판(15)에 형성된 관통구멍(34), 및 제2 구멍(16)에 제2 핀(35)을 관통시키는 것에 의해 FPC 기판(15)을 반송 팔레트(11)의 소정 위치에 용이하게 위치결정 할 수 있다.
반송 팔레트(11)에는 재치부(31)와 대응하는 제1 구멍(14)이 형성되어 있다. 따라서, 제1 핀(33)을 제1 구멍(14) 내에 삽입하는 것에 의해 반송 팔레트(11)를 재치부(31)의 소정 위치에 용이하게 위치결정 할 수 있다.
지지체(12)가 알루미늄 판이기 때문에, 입수하기 쉬운 재료로 지지체(12)를 형성할 수 있다. 또한, 스테인리스 판 등에 비해 가볍고, 취급하기 쉽다.
다음에, 도 1a, 도 1b 및 도 2의 실시형태의 변경예를 설명한다. 본 실시형태에서는, 실리콘 엘라스토머층(13)의 전단 탄성률(G')의 범위가, 5.0 × 105㎩ ∼ 5.0 × 106㎩인 것에 더하여, JIS R 2618에 준거하여 측정된 실리콘 엘라스토머층(13)의 열전도율이 0.4W/m·K 이상인 점이 상기 실시형태와 다르다. 또, JIS R 2618에 준거한 열전도율은, 실리콘 엘라스토머층(13)의 시료편 내에 있던 열선에 일정 전력이 가해졌을 때의 열선의 온도 상승에 근거하여 측정된다.
실리콘 엘라스토머층(13)의 적절한 열전도율은, 예를 들어 고열 전도성의 필 러를 실리콘 엘라스토머에 첨가하는 것에 의해 얻을 수 있다. 실리콘 엘라스토머층(13)의 열전도율이 너무 낮으면, 실장시의 가열 리플로우 솔더링 공정 등의 가열 공정에 있어서 반송 팔레트(11) 상에 온도 구배가 발생할 우려가 있다. 그렇지만, 실리콘 엘라스토머층(13)의 열전도율을 0.4W/m·K 이상으로 설정하는 것에 의해 열전도성은 양호해지고, 실장시의 가열 공정에 있어서 반송 팔레트(11) 상에 온도 구배가 발생하기 어려워진다.
(실시예 및 비교예)
이하, 실시예 및 비교예를 들어 본 실시형태를 한층 더 자세하게 설명한다.
실시예 2, 비교예 2 및 비교예 3의 각 반송 팔레트(11)는, 실리콘 엘라스토머층(13)의 물성값 이외는 상술한 실시예 1 및 비교예 1과 같다. 실시예 2, 비교예 2 및 비교예 3에 있어서, 실리콘 엘라스토머층(13)의 시료편을 주파수 10㎐로 진동시켜, 온도 20℃의 조건 아래에서 동적 점탄성 측정에 의해 실리콘 엘라스토머 층(13)의 전단 탄성률(G')이 측정되었다. 또한, JIS R 2618에 준거하여 실리콘 엘라스토머층(13)의 열전도율이 측정되었다. 실리콘 엘라스토머층(13)의 전단 탄성률(G') 및 열전도율은 각각 다음의 값이다.
전단 탄성률(G')[㎩] 열전도율[W/m·K]
실시예 2 2.0 × 106 0.8
비교예 2 1.0 × 107 0.3

실시예 2 및 비교예 2의 각 반송 팔레트(11)에는, 실시예 1과 마찬가지로 2개의 제1 구멍(14) 및 복수의 제2 구멍(16)이 형성되어 있다. FPC 기판(15)을 대응하는 반송 팔레트(11)의 실리콘 엘라스토머층(13)에 밀착시키고, 가열 리플로우 솔더링 공정을 하였다. 그 결과, 실시예 2의 반송 팔레트(11)는, 실시예 1과 마찬가지로 반도체 칩을 정상적으로 실장할 수 있고, 비교예 2에서는 실장 부적합이 발생하였다. 또한, 실시예 2에서는, 비교예 2에 비해 반송 팔레트(11) 상에서 온도구배가 발생하기 어려웠다.
본 실시형태는, 상기 실시형태의 이점에 더하여, 이하와 같은 이점을 가진다.
실리콘 엘라스토머층(13)의 전단 탄성률(G')의 범위는 5.0 × 105㎩ ∼ 5.0 × 106㎩이고, 또한 실리콘 엘라스토머층(13)의 열전도율은 0.4W/m·K 이상이다. 이 구성에 의해, 실리콘 엘라스토머층(13)의 열전도성은 양호해져, 실장시의 가열 공정에 있어서 반송 팔레트(11) 상에 온도 구배가 발생하는 것을 방지할 수 있다.
다음에, 도 1a, 도 1b 및 도 2의 실시형태의 다른 변경예를 설명한다. 본 실시형태에서는 실리콘 엘라스토머층의 전단 탄성률(G')의 범위가 5.0 × 105㎩ ∼ 5.0 × 106㎩에 있는 것에 더하여, JIS　K　7194에 준거하여 4탐침법(4-probe method)에 의해 측정된 실리콘 엘라스토머층(13)의 체적 저항률이 1.0 × 1010Ω·㎝ 이하인 점이 상기 실시형태와 다르다. 또, JIS K 7194에 준거한 4탐침법이란, 4개의 전극을 실리콘 엘라스토머층(13)의 시료편 상에 직선형상으로 배치하고, 외측 2개의 전극 사이에 전류를 흘렸을 때에 안쪽 2개의 전극 사이에 생기는 전위차에 근거하여, 실리콘 엘라스토머층(13)의 체적 저항률을 산출하는 방법이다.
실리콘 엘라스토머층(13)의 적절한 체적 저항률은, 예를 들어 도전성 필러를 실리콘 엘라스토머에 첨가함으로써 얻을 수 있다. 실리콘 엘라스토머층(13)의 체적 저항률이 너무 높으면, 실리콘 엘라스토머층(13)의 표면에 먼지가 부착되기 쉬워질 우려가 있어, 제조 공정상 바람직하지 않다. 그렇지만, 실리콘 엘라스토머층(13)의 체적 저항률이 1.0 × 1010Ω·㎝ 이하가 되도록 구성하는 것에 의해 실리콘 엘라스토머층(13)의 도전성이 양호해져, 정전기에 의한 먼지의 부착이 방지된다.
(실시예 및 비교예)
이하, 실시예 및 비교예를 들어 본 실시형태를 한층 더 자세하게 설명한다.
실시예 3, 실시예 4 및 비교예 3의 각 반송 팔레트(11)에 있어서, 실리콘 엘라스토머층(13)의 물성값 이외에는 실시예 1 및 비교예 1과 마찬가지이다. 실시예 3, 실시예 4 및 비교예 3에 있어서, 실리콘 엘라스토머층(13)의 시료편을 주파수 10㎐로 진동시켜, 온도 20℃의 조건 아래에서 동적 점탄성 측정에 의해 실리콘 엘라스토머층(13)의 전단 탄성률(G')이 측정되었다. 또한, JIS K 7194에 준거하여 4탐침법에 의해 실리콘 엘라스토머층(13)의 체적 저항률이 측정되었다. 실리콘 엘라스토머층(13)의 전단 탄성률(G') 및 체적 저항률은 각각 다음의 값이다.
전단 탄성률(G')[㎩] 체적 저항률[Ω·㎝]
실시예 3 3.0 × 106 2.0 × 103
실시예 4 3.0 × 106 1.0 × 108
비교예 3 1.0 × 107 1.0 × 1016

실시예 3, 실시예 4 및 비교예 3의 각 반송 팔레트(11)에 대해서도, 실시예 1과 마찬가지로, FPC 기판(15)을 대응하는 실리콘 엘라스토머층(13)에 밀착시켜 가열 리플로우 솔더링 공정을 실시하였다. 그 결과, 실시예 3 및 실시예 4의 반송 팔레트(11)는, 실시예 1과 마찬가지로 반도체 칩을 정상적으로 실장할 수 있고, 비교예 3에서는 실장 부적합이 발생하였다. 또한, 실시예 3 및 실시예 4에서는, 비교예 3에 비하여 먼지가 부착되기 어려웠다.
본 실시형태는, 상기 실시형태의 이점에 더하여, 이하와 같은 이점을 가진다.
실리콘 엘라스토머층(13)의 전단 탄성률(G')의 범위는, 5.0 × 105㎩ ∼ 5.0 × 106㎩이고, 실리콘 엘라스토머층(13)의 체적 저항률은 1.0 × 1010Ω·㎝ 이하이다. 이러한 구성에 의해 실리콘 엘라스토머층(13)의 도전성이 양호해져, 정전기에 의한 먼지의 부착을 방지할 수 있다.
이하, 본 발명의 제2 실시형태를 도 3a, 도 3b 및 도 4에 근거해 설명한다. 본 실시형태에 있어서, 도 1a, 도 1b 및 도 2의 실시형태와 다른 부분을 중심으로 설명하고, 같은 부분에 대해서는 동일한 번호를 부여하여 그 상세한 설명을 생략한다.
도 3b에 도시된 바와 같이, 실리콘 엘라스토머층(13)은, 지지체(12) 상에 적층된 제1 층(13a)과, 그 위에 적층된 제2 층(13b)을 포함한다. FPC 기판(15)은 제2 층(13b)에 밀착된다.
제1 및 제2 층(13a, 13b)을 구성하는 실리콘 엘라스토머는, 상술한 실록산 골격을 가지는 폴리오르가노실록산을 가교함으로써 얻을 수 있다.
제1 층(13a)의 시료편을 주파수 10㎐로 진동시키고, 온도 20℃의 조건 아래에서 동적 점탄성 측정에 의해 제1 층(13a)의 전단 탄성률(G')이 측정된다. 제1 층(13a)의 전단 탄성률(G')의 범위는, 3.0 × 104㎩ 이상 5.0 × 106㎩ 이하이다. 동 조건 아래에서 동적 점탄성 측정에 의해 측정된 제2 층(13b)의 전단 탄성률(G')의 범위는, 5.0 × 105㎩ 이상 5.0 × 106㎩ 이하이다.
제1 층(13a)이 지지체(12)에 밀착하는 것에 의해, 실리콘 엘라스토머층(13)이 지지체(12)에 접착된다. 또, 실리콘 엘라스토머층(13)과 지지체(12)와의 사이에는 프라이머나 접착제 등은 사용되지 않는다.
제1 층(13a)의 전단 탄성률(G')이 지나치게 낮으면, 즉 실리콘 엘라스토머가 지나치게 부드러우면, 시트의 취급성이 나빠진다. 한편, 제1 층(13a)의 전단 탄성률(G')이 지나치게 높으면, 즉 실리콘 엘라스토머가 지나치게 딱딱하면, 제1 층(13a)이 지지체(12)에 대해 밀착되기 어려워진다. 또한, 작업중에 가해지는 응력, 혹은 제1 및 제2 구멍(14, 16)의 형성에 의해, 지지체(12)와 제1 층(13a)과의 사이에 박리가 생길 우려가 있다.
제2 층(13b)의 전단 탄성률(G')이 지나치게 낮으면, 제2 층(13b)이 FPC 기판(15)에 지나치게 밀착하기 때문에, FPC 기판(15)의 제거가 곤란해진다. 한편, 제2 층(13b)의 전단 탄성률(G')이 지나치게 높으면, 제2 층(13b)이 FPC 기판(15)에 대해서 밀착되기 어렵고, FPC 기판의 위치결정이 곤란해진다. 제1 및 제2 층(13a, 13b)의 각각의 전단 탄성률(G')의 범위가 상기의 범위 내에 있는 것에 의해, 제1 층(13a)이 지지체(12)에 대해, 또한 제2 층(13b)이 FPC 기판(15)에 대해 각각 양호하게 밀착된다.
제1 층(13a)의 전단 탄성률(G')은, 제2 층(13b)의 전단 탄성률(G')보다 낮다. 예를 들어, 제1 층(13a)의 전단 탄성률(G')이 제2 층(13b)의 그것보다 높은 경우, 제1 층(13a)의 밀착력은 제2 층(13b)보다 약해진다. 이 경우, FPC 기판(15)을 반송 팔레트(11)로부터 벗겨낼 때에 실리콘 엘라스토머층(13)이 지지체(12)로부터 벗겨질 우려가 있다. 그렇지만, 제1 층(13a)의 전단 탄성률(G')이 제2 층(13b)의 그것보다 낮으면, 제1 층(13a)의 밀착력을 제2 층(13b)보다 강하게 할 수 있다. 이 때문에, FPC 기판(15)을 반송 팔레트(11)로부터 벗겨낼 때에 실리콘 엘라스토머층(13)이 지지체(12)로부터 벗겨지는 것을 방지할 수 있다.
적절한 제1 및 제2 층(13a, 13b)의 전단 탄성률(G')은, 폴리오르가노실록산의 종류, 분자량, 보강성 필러 등과 같은 실리콘 엘라스토머의 조성과 가교도를 적절하게 조정함으로써 얻을 수 있다.
FPC 기판(15)으로의 반도체 칩의 실장 공정에서는, 대략 200℃ ∼ 240℃, 최근의 무연땜납의 경우는 280℃ 정도까지 온도가 상승할 가능성이 있다. 이 때문에, 제1 및 제2 층(13a, 13b)은, 전단 탄성률(G') 등의 물성값이 이들 온도까지 유효한 것이 바람직하다.
다음에, 이러한 구성의 반송 팔레트(11)를 사용한 FPC 기판(15)으로의 반도체 칩 실장방법을 설명한다. 또, 도 4에 도시된 실장장치의 재치부(31) 구성은, 도 2의 것과 동일하다. 본 실시형태에 있어서도, 반송 팔레트(11)는, 도 2의 실시형태와 마찬가지로 재치부(31) 상에 배치된다.
(실시예 및 비교예)
이하, 실시예 및 비교예를 들어, 본 실시형태를 한층 더 자세하게 설명한다.
실시예 5 및 비교예 4의 각 반송 팔레트(11)에서는, 지지체(12)는 두께 0.8㎜의 알루미늄 판으로 형성되고, 제1 층(13a)의 두께는 0.1㎜로, 제2 층(13b)의 두께는 0.2㎜로 형성된 시료편이 준비된다. 온도 20℃의 조건 아래에서 각 시료편을 주파수 10㎐로 진동시키는 동적 점탄성 측정에 의해 제1 및 제2 층(13a, 13b)의 전단 탄성률(G')이 측정되었다. 실시예 5 및 비교예 4의 제1 층 및 제2 층의 전단 탄성률은 이하의 값이다.
실리콘 엘라스토머층 전단 탄성률(G')[㎩]
실시예 5 제1 층 8.3 × 104
제2 층 3.0 × 106
비교예 4 제1 층 6.0 × 106
제2 층 3.0 × 106

실시예 5 및 비교예 4의 각 반송 팔레트(11)의 소정의 위치에 대응하는 FPC 기판(15)을 각각 밀착시켜, 가열 리플로우 솔더링 공정을 실시하였다.
그 결과, 실시예 5에서는, 반도체 칩을 위치 어긋남 없이 정상적으로 실장할 수 있었다. 또한, 실시예 5의 반송 팔레트(11)는 반복 사용하는 것이 가능하였다. 더욱이 사용후, 손으로 지지체(12)로부터 실리콘 엘라스토머층(13)을 벗겨낼 수가 있었다.
한편, 비교예 4에서는, 반송 팔레트(11)의 제1 구멍(14) 형성시에 실리콘 엘라스토머층(13)이 지지체(12)로부터 들떠 버렸다. 또한, 가열 리플로우 솔더링 공정에 있어서 실리콘 엘라스토머층(13)과 지지체(12)와의 사이에 박리가 생겨, 실장 부적합이 발생하였다.
본 실시형태는 이하와 같은 이점을 가진다.
반송 팔레트(11)는 지지체(12), 제1 층(13a) 및 제2 층(13b)의 적층체이다. 제2 층(13b)의 전단 탄성률(G')의 범위는, 5.0 × 105㎩ 이상 5. 0 × 106㎩ 이하이다. 이러한 구성에 의해, 제2 층(13b)의 점착성을 이용하여 접착 테이프 없이도 FPC 기판(15)을 반송 팔레트(11) 상에 밀착시킬 수 있다. 또한, 접착 테이프를 사용하지 않기 때문에 FPC 기판(15)을 반송 팔레트(11)로부터 제거하여도 접착물질이 남지 않는다. 따라서, 작업효율 좋게, 또한 품질 저하를 방지하면서 FPC 기판(15)으로의 반도체 칩 실장을 행할 수가 있다.
제1 층(13a)의 전단 탄성률(G')의 범위는, 3.0 × 104㎩ 이상 5.0 × 106㎩ 이하이다. 제1 층(13a)의 밀착력에 의해 실리콘 엘라스토머층(13)을 프라이머나 접착제 등을 사용하지 않고, 제1 층(13a)을 지지체(12)에 강하게 밀착시킬 수 있다. 또, 반송 팔레트(11)의 사용중에 실리콘 엘라스토머층(13)이 지지체(12)로부터 박리될 우려가 없고, 제1 구멍(14)을 가공하여도, 가공 단면에 박리가 생기지 않는다. 게다가, 접착제 등으로 접착시키는 구성과 다르기 때문에, 지지체(12)로부터 실리콘 엘라스토머층(13)을 벗겨내, 분리하여 폐기할 수 있다.
제1 층(13a)의 전단 탄성률(G')은, 제2 층(13b)의 전단 탄성률(G')보다 낮다. 이 때문에, 제1 층(13a)이 지지체(12)에 밀착하는 힘은, 제2 층(13b)이 FPC 기판(15)에 밀착하는 힘보다 강해져, FPC 기판(15)을 반송 팔레트(11)로부터 벗겨낼 때에 실리콘 엘라스토머층(13)이 지지체(12)로부터 벗겨질 우려가 없다.
FPC 기판(15)으로의 반도체 칩 실장시에 가열 리플로우 솔더링 공정 등으로 고온이 되어도, 실리콘 엘라스토머층(13)은 내열성이 뛰어나기 때문에, 열화되기 어렵다. 이 때문에, 반송 팔레트(11)는 반복해 사용할 수 있어 경제적이다.
다음에, 본 발명의 제3 실시형태에 대해서 도 5 및 도 6에 근거해 설명한다. 또, 도 3a, 도 3b 및 도 4의 실시형태와 다른 부분을 중심으로 설명하고, 동일한 부분의 설명은 그 설명을 생략한다.
도 5 및 도 6에 도시된 바와 같이, 반송 팔레트(25)는, FPC 기판(도시생략)으로의 가고정용 테이프(23)와, 테이프(23)가 그 표면에 밀착되는 팔레트 본체(24)를 포함한다. 테이프(23)는, 각각 전단 탄성률(G')이 상이한, 실리콘 엘라스토머로 이루어지는 제1 및 제2 층(21, 22)을 포함한다.
제1 및 제2 층(21, 22)에 포함되는 실리콘 엘라스토머에는, 주지의 첨가제가 본 발명에 필요한 물성을 해치지 않는 범위에서 첨가되어도 좋다. 첨가제로서는, 퓸드 실리카(fumed silica), 침강성 실리카(sedimentary silica), 석영분말 등의 산화규소 외에, 규조토, 탄산칼슘, 카본블랙, 알루미나, 산화마그네슘, 산화아연, 질화붕소, 산화철 등을 들 수 있다.
실리콘 엘라스토머의 손실계수(tanδ)는, 실리콘 엘라스토머의 재료가 되는 폴리오르가노실록산의 분자구조 및 가교상태의 영향을 받는 물성값으로서, 유연성을 나타낸다. 적절한 손실계수(tanδ)를 나타내는 실리콘 엘라스토머를 얻을 수 있도록, 원료 및 가교도가 조정된다. 예를 들어, 폴리디메틸실록산의 메틸기의 일부를 다른 관능기로 치환한 폴리오르가노실록산을 이용하면, 거기에 따른 실리콘 엘라스토머의 결정성은 저감되어, 적절한 손실계수(tanδ)를 얻을 수 있다.
온도 20℃에 있어서, 제1 층(21)의 전단 탄성률(G')은, 3.0 × 104 이상 5.0 × 105㎩ 이하이다. 바람직하게는, 5.0 × 104 이상 3.0 × 105㎩ 이하이다. 전단 탄성률(G')이 5.0 × 104㎩보다 낮으면, 제1 층(21)은 지나치게 부드러워져 취급이 곤란해진다. 한편, 전단 탄성률(G')이, 3.0 × 105㎩보다 높으면, 제1 층(21)이 팔레트 본체(24)에 밀착되기 어려워져, FPC 기판에 반도체 칩을 실장하는 공정 전에 제1 층(21)이 팔레트 본체(24)로부터 벗겨져 버릴 수 있다. 또, 전단 탄성률(G')은, 상술의 실시형태와 동일조건 하에서 동적 점탄성 측정에 의해 측정된다.
제1 층(21)의 손실계수(tanδ)의 범위는, 0.15 이상 0.60 이하인 것이 바람직하다. 예를 들어 손실계수(tanδ)가 0.15보다 작으면, 제1 층(21)을 팔레트 본체(24)에 밀착시켰을 때, 제1 층(21)의 변형이 단시간에 복원되어 버리기 때문에, 충분히 밀착되지 않는다. 한편, 손실계수(tanδ)가 0.60보다 크면 사용중에 변형이 증대되어, 반복 사용할 수 없다.
FPC 기판에 반도체 칩을 실장할 때, 무연땜납을 이용하는 경우에는 280℃까지 가열하게 된다. 이 때문에, 제1 층(21)의 전단 탄성률(G')의 범위는, 온도 280℃의 조건하에 있어서도, 3.0 × 104 이상 5.0 × 105㎩ 이하인 것이 바람직하고, 나아가서 5.0 × 104 이상 3.0 × 105㎩ 이하인 것이 바람직하다.
온도 20℃의 환경 하에 있어서, 제2 층(22)의 전단 탄성률(G')의 범위는, 5.0 × 105 ∼ 5.0 × 106㎩일 것이 필요하다. 예를 들어, 전단 탄성률(G')이 5.0 × 105㎩보다 낮으면, 제2 층(22)과 고정해야 할 FPC 기판과의 사이의 접착력이 지나치게 높아져, 반도체 칩 실장 후에 FPC 기판을 용이하게 떼어낼 수 없게 된다. 한편, 전단 탄성률(G')이 5.0 × 106㎩보다 높으면, 제2 층(22)과 FPC 기판과의 사이의 접착력이 부족해, 본래의 목적인 FPC 기판의 가고정이 곤란하게 된다.
제1 층(21)과 마찬가지로, 온도 280℃의 환경 하에 있어서도, 제2 층(22)의 전단 탄성률(G')의 범위는 5.0 × 105 이상 5.0 × 106㎩ 이하인 것이 바람직하고, 나아가서 5.0 × 105 이상 3.0 × 106㎩ 이하인 것이 바람직하다.
제1 및 제2 층(21, 22)은, 각각의 층이 미가교 상태인 채로 적층되어 가황에 의해 접착된다. 다만, 이 방법에만 따를 필요는 없고, 각각의 층(21, 22)의 전단 탄성률(G')을 상기의 범위 내에 들어가도록 2개의 층(21, 22)를 접착 할 수 있으면 다른 방법이어도 좋다.
제1 층(21)의 두께의 범위는, 30㎛ 이상 200㎛ 이하인 것이 바람직하고, 보다 바람직하게는 50㎛ 이상 100㎛ 이하이다. 예를 들어. 제1 층(21)의 두께가 30㎛보다 얇으면, 팔레트 본체(24)에 부착시키기에 충분한 변형량을 얻지 못해, 제1 층(21)이 팔레트 본체(24)에 대해 충분히 밀착되지 않는다. 또한, 제1 층(21)의 두께가 200㎛보다 두꺼우면, 반도체 칩의 실장시에 더해지는 응력에 대한 변형량이 지나치게 커져, 실장 정밀도가 저하된다.
도 6에 도시된 바와 같이, 제1 층(21)이 팔레트 본체(24) 상에 밀착되고, 제2 층(22)의 상면이 표면에 노출된다. 제2 층(22) 상에 FPC 기판(도시생략)을 접착하고, FPC 기판에 반도체 칩(도시생략)이 실장된다. 반도체 칩을 FPC 기판에 실장하기 위해서 가열할 때, FPC 기판은 제2 층(22)의 점착력에 의해서 반송 팔레트(25) 상에 가고정 된다. 또한, 도시하지 않았지만, 실장 장치의 반송부에 팔레트를 위치결정하기 위해서, 팔레트에 핀 구멍이 형성되어도 좋다.
팔레트 본체(24)는 스테인리스강이나 알루미늄 등으로 구성되는 것이 바람직하다. 그렇지만, 반도체 칩을 실장할 때에 FPC 기판의 보강재가 될 수 있는 내열성과 강도를 갖춘 것이면, 다른 소재이어도 좋다.
팔레트 본체(24)는, 테이프(23)의 두께와 거의 같은 깊이이고, 또한 테이프(23)를 붙일 수 있는 폭을 가지는 오목부(28)를 갖추고 있다. 예를 들어, 팔레트 본체(24)에 오목부(28)를 형성하지 않고 테이프(23)를 팔레트 본체(24)의 표면 상에 부착시키기만 하면, 테이프(23) 자체가 반송 팔레트(25) 상에서 볼록부를 형성하여, 테이프(23) 상에 올려 놓여질 수 있던 FPC 기판 중에, 테이프(23)와 붙어 합쳐진 이외의 부분이 팔레트 본체(24)와의 사이에 틈을 야기시킨다. 이 때문에, 팔레트 본체(24)가 보강재로서의 역할을 완수하지 못하고, 반도체 칩을 실장할 때에 어긋남이 생겨버린다.
구체적으로는, 테이프(23)의 두께와 오목부(28)의 깊이와의 차이(X)는, 0㎜ 이상 0.05㎜ 이하인 것이 바람직하다. 이 차이(X)가, 0.05㎜보다 크면, 오목부(28)가 형성되지 않고 팔레트 본체(24)의 표면 상에 테이프(23)를 부착하였던 경우와 마찬가지로, FPC 기판과 팔레트 본체(24)와의 사이의 틈이 커져, 반도체 칩을 실장할 때에 어긋남이 생길 수 있다.
한편, 오목부(28)의 깊이가 테이프(23)의 두께보다 큰 경우는, 차이(X)는 0.05㎜ 이하인 것이 바람직하고, 0㎜가 가장 바람직하다. 테이프(23)의 두께에 비 해서 오목부(28)가 지나치게 깊으면, FPC 기판이 테이프(23)에 접착하기 위해서는, FPC 기판을 접어 구부릴 필요가 있다. 그 때문에 실장하는 FPC 기판이 목표 위치로부터 어긋나버릴 우려가 있다.
또한, 도 7의 변경예에 도시된 바와 같이, 팔레트 본체(24)의 표면에 도 6의 오목부(28)를 형성하지 않고 , 테이프(23)를 밀착시켜도 좋다. FPC 기판(26)의 아래쪽 면과, FPC 기판(26)의 아래쪽 면에 설치된 돌기(27)와, 팔레트 본체(24)에 의해 구획된 수용공간 내에 테이프(23)가 수용되면, 돌기(27)를 가지는 FPC 기판(26)이라도 테이프(23)를 안정시킬 수 있어 반도체 칩을 실장할 때의 어긋남을 작게 할 수 있다.
반송 팔레트(25) 상에 FPC 기판(도시생략) 및 반도체 칩을 실장하는 방법은 다음과 같다. 우선, 테이프(23)의 제1 층(21)을 팔레트 본체(24) 상에 첨부시키고, 예를 들어 반송 팔레트(25)의 표면에 제2 층(22)이 배열되도록 한다. 반송 팔레트(25) 상에 FPC 기판을 올려놓아 제2 층(22)의 점착력에 의해 FPC 기판을 고정시키고, 반도체 칩을 FPC 기판 상에 실장하기 위해서 가열 리플로우 솔더링 공정을 행한다. FPC 기판이 제2 층(22) 상에 고정됨으로써, 반도체 칩을 소정의 위치에 어긋남 없이 실장할 수가 있다.
또한, FPC 기판에 접착물질을 남기지 않고 벗겨낼 수도 있다. 게다가 테이프(23)는 박리되지 않아, 통상의 양면 테이프보다 더욱 많은 횟수만큼 재이용 할 수가 있고, 최종적으로 열화되어 박리될 때에도 팔레트 본체(24)에 접착제의 접착물질을 남기지 않고 손으로 벗겨낼 수가 있다.
이하, 실시예 및 비교예를 들어 상기 실시형태를 보다 상세하게 설명한다. 또, 전단 탄성률(G') 및 손실계수(tanδ)의 수치는, (주)이와모토 제작소(IWAMOTO Quartz GlassLab Co., Ltd.) 제 스펙트로메타(spectrometer) VESF-III를 이용해 온도 20℃, 주파수 10㎐의 조건으로 측정하였다.
(실시예 6)
우선, 두께 1.2㎜의 알루미늄 판을 부분적으로 깊이 0.3㎜ 절삭한 반송 팔레트의 오목부에, 제1 및 제2 층을 포함하는 테이프를 그 제1 층을 통하여 첨부시켰다.
실시예 6의 제1 층은, 페닐메틸 실록산 유닛을 도입한 폴리디메틸 실록산 베이스의 폴리머를 가교 생성시킨 두께 0.1㎜의 층이다. 온도 20℃에서 제1 층의 전단 탄성률(G')은 8.3 × 104㎩이고, 손실계수(tanδ)는 0.28 이다.
실시예 6의 제2 층은, GE 도시바 실리콘(주)(GE Toshiba Silicones) 제의 TSE2913-U를 가교 생성시킨 두께 0.2㎜의 층이다. 온도 20℃에서 제2 층의 전단 탄성률(G')은 1.0 × 106㎩이다.
다음에, 반송 팔레트의 소정의 위치에 FPC 기판을 세팅하고, 온도 240℃에서 반도체 칩을 실장하는 가열 리플로우 솔더링 공정을 행한다. FPC 기판의 위치가 어긋나지 않고, 정상적으로 반도체 칩을 FPC 기판 상에 실장할 수가 있고, 실장 후에 떼어낸 FPC 기판에 접착물질이 남지 않았다. 또한, 테이프는 적어도 30회 반복 사용하는 것이 가능하였다. 더욱이 30회 사용 후에, 손으로 팔레트 본체로부터 용이하게 벗겨낼 수가 있고, 팔레트 본체에 접착물질이 남지 않았다.
(비교예 5)
비교예 5의 제1 층은, 폴리디메틸 실록산 베이스의 폴리머를 가교 생성시킬 때에 페닐메틸 실록산 유닛을 포함하지 않는 것에 의해, 물성이 이하와 같이 바뀐 이외는 실시예 1과 마찬가지로 평가하였다.
비교예 5의 제1 층의 두께는 0.1㎜이고, 온도 20℃에서 제1 층의 전단 탄성률(G')은 2.0 × 106㎩이고, 손실계수(tanδ)는 0.12 이다.
가열 리플로우 솔더링 공정을 행했더니, 테이프가 팔레트 본체 상에서 어긋나버려, 실장에 부적합이 발생하였다.
본 실시형태는 이하의 이점을 가진다.
전단 탄성률(G')이 낮은 제1 층(21)에 의해, 테이프(23)와 팔레트 본체(24)를 안정되어 밀착시키고, 전단 탄성률(G')의 높은 제2 층(22)에 의해, 고정해야 할 FPC 기판과 테이프(23)와의 사이의 점착력을, 가고정하는 정도로 억제할 수가 있다.
실리콘 엘라스토머는 내열성이 높기 때문에, FPC 기판에 반도체 칩을 실장하기 위해서 가열 리플로우 솔더링 공정을 행하여도, 반도체 칩을 소정의 위치에서 어긋나는 일없이 실장할 수가 있다.
또, 실리콘 엘라스토머는 열화되기 어렵기 때문에, 통상의 테이프보다도 더욱 많은 회수만큼 재이용할 수가 있고, 최종적으로 열화되어 벗겨낼 때도, 접착물질이 남는 일없이 손으로 벗겨낼 수가 있다.
또, 실시형태는 각 실시형태로 한정되는 것은 아니고, 이하와 같이 변경되어도 좋다.
도 8에 도시된 바와 같이, FPC 기판(15)에 있어서 제2 구멍(16)과 대응하는 위치에 각각 볼록부(42)가 프레스 성형법 등에 의해 형성되어도 좋다. 이 경우, 볼록부(42)를 대응하는 제2 구멍(16)에 걸어맞춤 시키는 것에 의해, FPC 기판(15)이 반송 팔레트(11)의 소정 위치에 위치결정된다. 도 9는, 실리콘 엘라스토머층(13)이 제1 및 제2 층(13a, 13b)을 포함하는 경우의 도 8의 실시형태의 변경예이다.
FPC 기판(15)에 볼록부(42)가 형성되어 있는 경우, 볼록부(42)를 걸어맞춤 시키기 위해서 반송 팔레트(11)에 형성되는 것은 제2 구멍(16)에 한정되지 않고, 오목부라도 좋다. 이 오목부는, 통상 실리콘 엘라스토머층(13)을 관통하여 지지체(12)의 도중까지 도달하는 깊이로 형성되지만, 지지체(12)까지 도달하지 않는 깊이라도 좋다.
FPC 기판(15)을 반송 팔레트(11)의 소정 위치에 위치결정 하는 구성은, 제2 핀(35)만이나, 도 8 및 도 9의 볼록부(42)와 제2 구멍(16)과의 걸어맞춤 만에 의해 행해지는 구성에 한정되지 않고, FPC 기판(15)을 제2 핀(35) 및 볼록부(42)의 양쪽 모두 이용하여도 좋다. 이 경우, 예를 들어 FPC 기판(15)에 관통구멍(34)과 볼록부(42)가 각각 1개씩 형성된다.
도 1a, 도 1b 및 도 2의 실시형태에 있어서, 실리콘 엘라스토머층(13)의 열전도율 및 체적 저항률의 상술한 각 범위, 즉 열전도율이 0.4W/m·K 이상이고, 체적 저항률이 1.0 × 1010Ω·㎝ 이하이어도 좋다. 적절한 열전도율 및 체적 저항률은, 고열 전도성의 필러 및 도전성의 필러 양쪽 모두를 실리콘 엘라스토머에 첨가하는 것에 의해 얻을 수 있다.
도 1a, 도 1b 및 도 2의 실시형태의 변경예에 있어서, 실리콘 엘라스토머층(13)의 열전도율은, 0.4 W/m·K 이상이 아니어도 좋지만, 실장시의 가열 공정에 있어서의 반송 팔레트(11) 상의 온도 구배의 발생을 방지할 수 있도록, 열전도율은 0.4 W/m·K 이상이 바람직하다.
도 1a, 도 1b 및 도 2의 실시형태의 다른 변경예에 있어서, 실리콘 엘라스토머층(13)의 체적 저항률은, 1.0 × 1010Ω·㎝ 이하가 아니어도 좋지만, 정전기에 의한 먼지의 부착을 방지할 수 있도록, 체적 저항률은 1.0 × 1010Ω·㎝ 이하가 바람직하다.
도 1a, 도 1b 내지 도 4의 각 실시형태에 있어서, 실리콘 엘라스토머층(13)의 전단 탄성률(G'), 열전도율, 및 체적 저항률의 물성값은, 대략 200℃ ∼ 240℃, 최근의 무연땜납의 경우에 있어서의 280℃ 정도까지 유지되는 것으로 한정되지 않는다. 예를 들어, 가열 리플로우 솔더링 공정 등에서 온도가 200℃ 미만이면, 실 리콘 엘라스토머층(13)의 물성값이 유지되는 온도는 200℃보다 낮아도 좋다.
도 1a, 도 1b 내지 도 9의 각 실시형태에 있어서, 반송 팔레트(11, 25) 상에 밀착시킨 FFC 기판(15, 26)에 반도체 칩을 실장하는 공정은 가열 리플로우 솔더링 공정으로 한정되지 않는다. 예를 들어 플로우 솔더링(flow soldering) 공정(웨이브 솔더링(wave soldering) 공정) 등이라도 좋다.
도 1a, 도 1b 내지 도 4의 각 실시형태에 있어서, 제2 핀(35)으로 FPC 기판(15)을 반송 팔레트(11)의 소정 위치에 위치결정 하는 경우, 반송 팔레트(11)에 제2 구멍(16)이 형성되는 구성으로 한정되지 않고, 예를 들어 오목부가 형성되어도 좋다. 오목부의 깊이는, 실리콘 엘라스토머층(13)을 관통하여 지지체(12)의 도중까지 도달한다.
도 1a, 도 1b 내지 도 4의 각 실시형태에 있어서, 반송 팔레트(11)에는 FPC 기판(15)과 대응하는 복수의 제2 구멍(16), 혹은 오목부가 형성되지 않아도 좋지만, 그것들을 형성하면 FPC 기판(15)을 반송 팔레트(11)의 소정 위치에 용이하게 위치결정 할 수 있다.
도 1a, 도 1b 내지 도 4의 각 실시형태에 있어서, 반송 팔레트(11)에는 실장 장치의 재치부(31)와 대응하는 제1 구멍(14)이 형성되지 않아도 좋지만, 제1 구멍(14)을 형성하면, 반송 팔레트(11)를 실장 장치의 재치부(31)의 소정 위치에 용이하게 위치결정 할 수 있다.
도 1a, 도 1b 내지 도 4의 각 실시형태에 있어서, 지지체(12)는 알루미늄 판으로 한정되지 않고, 예를 들어 스테인리스강판, 마그네슘 합금판 등의 금속판이 나, 유리섬유 함침 에폭시판, 유리섬유 함침 폴리에스테르판 등의 플라스틱판이라도 좋다. 또, 기계적 강도, 내열성, 평활성이 충분하면, 비신축성의 지지체(12)는 다른 재료라도 사용 가능하지만, 상기 스테인리스판 등의 금속판이나, 유리섬유 함침 에폭시판 등의 플라스틱판이 특히 매우 적합하다.
도 1a, 도 1b 내지 도 9의 각 실시형태에 있어서, 실리콘 엘라스토머층(13), 테이프(23)의 제1 및 제2 층(21, 22)의 전단 탄성률(G')을 적절한 값으로 조정하는 방법은, 예를 들어 복수의 시판 실리콘 화합물을 임의로 혼합함으로써 행해져도 좋다.
도 1a, 도 1b 내지 도 4의 각 실시형태에 있어서, 실리콘 엘라스토머층(13)과 지지체(12)와의 접합법은, 가황 접착에 한정하지 않고, 예를 들어 가교한 실리콘 엘라스토머 시트를 실리콘계 접착제를 이용하여 지지체(12)에 접착해도 좋다.
도 1a, 도 1b 내지 도 4의 각 실시형태에 있어서, 실리콘 엘라스토머층(13)에는, 실리콘 엘라스토머 조성물에 종래 알려져 있는 첨가제를 본 발명의 전단 탄성률(G'), 열전도율이나 체적 저항률 등의 물성을 해치지 않는 범위에서 첨가하여도 좋다. 이들 첨가제로서는 예를 들어 퓸드 실리카, 침강성 실리카, 석영분말 등의 산화규소 외에, 규조토, 탄산칼슘, 카본블랙, 알루미나, 산화마그네슘, 산화아연, 질화붕소, 산화철 등을 들 수 있다.
도 1a, 도 1b 내지 도 4의 각 실시형태에 있어서, 반송 팔레트(11) 상에 밀착되는 FPC 기판(15)은 6매로 한정되지 않고, 반송 팔레트(11)이나 FPC 기판(15)의 크기에 의해 적절히 변경되어도 좋다. 예를 들어 FPC 기판(15)이 큰 경우에는, 반 송 팔레트(11)에 밀착시킬 수 있는 FPC 기판(15)의 수가 적어진다. 또한, 반송 팔레트(11)가 크면, 밀착할 수 있는 FPC 기판(15)의 수가 많아진다. 제2 구멍(16)은, FPC 기판(15)과 대응하는 위치에 적절히 변경되어 형성된다.
도 1a, 도 1b 내지 도 4의 각 실시형태에 있어서, 제2 구멍(16)이 형성되는 위치는, 한 장의 FPC 기판(15)의 하나의 대각선 상의 2개의 모서리부에 대응하는 위치로 한정되지 않고, 적절히 변경되어도 좋다. 또, 제1 구멍(14)이 형성되는 위치는, 반송 팔레트(11)의 길이방향 양단부에 한정되지 않고, 적절히 변경되어도 좋다.

Claims (16)

  1. 비신축성 지지체; 그리고
    FPC 기판을 상기 지지체 상에 부착 고정시키기 위한 실리콘 엘라스토머로서, 온도 20℃에서 실리콘 엘라스토머를 주파수 10㎐로 진동시켜 동적 점탄성 측정법에 의해 측정했을 때의 전단 탄성률(G')의 범위가 5.0 × 105㎩ 이상 5.0 × 106㎩ 이하인 실리콘 엘라스토머;
    를 구비하고 있으며, 상기 실리콘 엘라스토머가 상기 지지체 상에 중첩되는 것을 특징으로 하는 FPC 기판용 반송 팔레트.
  2. 제 1 항에 있어서, 실리콘 엘라스토머 내에 있는 열선에 일정 전력을 가했을 때, 열선의 온도 상승에 근거하여 측정되는 상기 실리콘 엘라스토머의 열전도율은, 0.4W/m·K 이상인 것을 특징으로 하는 반송 팔레트.
  3. 제 1 항에 있어서, 4개의 전극을 실리콘 엘라스토머 상에 직선 상으로 배치하고, 외측 2개의 전극 사이에 전류를 흘렸을 때에 내측 2개의 전극사이에 생기는 전위차에 근거하여 산출되는 상기 실리콘 엘라스토머의 체적 저항률은, 1.0 × 1010Ω·㎝ 이하인 것을 특징으로 하는 반송 팔레트.
  4. 제 1 항에 있어서, 반송 팔레트는, FPC 기판을 위치결정하기 위한 오목부를 구비하는 것을 특징으로 하는 반송 팔레트.
  5. 제 1 항에 있어서, 반송 팔레트는 실장 장치의 재치부 상에 재치되고, 더욱이 반송 팔레트는 상기 재치부에 대한 위치결정용 구멍을 구비하는 것을 특징으로 하는 반송 팔레트.
  6. 제 1 항 내지 제 5 항 중 어느 한 항에 있어서, 지지체는, 스테인리스강판, 알루미늄판, 마그네슘 합금판, 유리섬유 함침 에폭시판 및 유리섬유 함침 폴리에스테르판 중 어느 하나로 형성되는 것을 특징으로 하는 반송 팔레트.
  7. 반송 팔레트를 준비하는 공정으로서, 상기 반송 팔레트는 비신축성 지지체와 실리콘 엘라스토머를 포함하고, 온도 20℃에서 실리콘 엘라스토머를 주파수 10㎐로 진동시켜 동적 점탄성 측정법에 의해 측정했을 때의 실리콘 엘라스토머의 전단 탄성률(G')의 범위가, 5.0 × 105㎩ 이상 5.0 × 106㎩ 이하이고, 상기 실리콘 엘라스토머가 상기 지지체 상에 중첩되는 것;
    FPC 기판을 실리콘 엘라스토머 상에 부착시키는 공정; 그리고
    FPC 기판에 반도체 칩을 실장하는 공정;
    을 포함하는 것을 특징으로 하는 FPC 기판으로의 반도체 칩 실장방법.
  8. 비신축성 지지체;
    상기 지지체 상에 중첩되는 제1 층; 그리고
    FPC 기판을 상기 지지체 상에 부착 고정시키기 위하여 상기 제1 층 상에 중첩되는 제2 층;
    을 포함하는 FPC 기판용 반송 팔레트로서,
    제1 및 제2 층은 실리콘 엘라스토머이고, 온도 20℃에서 제1 층을 주파수 10Hz로 진동시켜 동적 점탄성 측정법에 의해 측정했을 때의 상기 제1 층의 전단 탄성률(G')의 범위가 3.0 × 104㎩ 이상 5.0 × 106㎩ 이하이고,
    온도 20℃에서 제2 층을 주파수 10㎐로 진동시켜 동적 점탄성 측정법에 의해 측정했을 때의 상기 제2 층의 전단 탄성률(G')의 범위가 5.0 × 105㎩ 이상 5.0 × 106㎩ 이하이고, 상기 제1 층의 전단 탄성률(G')은 상기 제2 층의 전단 탄성률(G')보다도 낮게 설정되어 있는 것을 특징으로 하는 FPC 기판용의 반송 팔레트.
  9. 제 8 항에 있어서, FPC 기판의 위치결정용의 오목부가 반송 팔레트에 형성되는 것을 특징으로 하는 반송 팔레트.
  10. 제 8 항에 있어서, 반송 팔레트는 실장 장치의 재치부 상에 재치되고, 상기 재치부에 대한 위치결정용 구멍이 반송 팔레트에 형성되는 것을 특징으로 하는 반송 팔레트.
  11. 제 8 항 내지 제 10 항 중 어느 한 항에 있어서, 지지체는, 스테인리스강판, 알루미늄판, 마그네슘 합금판, 유리섬유 함침 에폭시판 및 유리섬유 함침 폴리에스테르판 중 어느 하나로 형성되는 것을 특징으로 하는 반송 팔레트.
  12. 반송 팔레트를 준비하는 공정으로서, 상기 반송 팔레트는, 비신축성 지지체와, 상기 지지체 상에 중첩되는 제1 층과, FPC 기판을 상기 지지체 상에 부착 고정시키기 위하여 상기 제1 층 상에 중첩되는 제2 층을 포함하고, 온도 20℃에서 제1 층을 주파수 10Hz로 진동시켜 동적 점탄성 측정법에 의해 측정했을 때의 상기 제1 층의 전단 탄성률(G')의 범위가 3.0 × 104㎩ 이상 5.0 × 106㎩ 이하이고, 온도 20℃에서 제2 층을 주파수 10㎐로 진동시켜 동적 점탄성 측정법에 의해 측정했을 때의 상기 제2 층의 전단 탄성률(G')의 범위가 5.0 × 105㎩ 이상 5.0 × 106㎩ 이하이고, 상기 제1 층의 전단 탄성률(G')은 상기 제2 층의 전단 탄성률(G')보다도 낮게 설정되어 있는 것;
    상기 제2 층 상에 FPC 기판을 부착시키는 공정; 그리고
    부착 후, 그 FPC 기판 상에 반도체 칩을 실장하는 공정;
    을 포함하는 것을 특징으로 하는 FPC 기판으로의 반도체 칩 실장방법.
  13. FPC 기판용 가고정용 테이프로서, 가고정용 테이프는 실리콘 엘라스토머인 제1 및 제2 층을 포함하고,
    온도 20℃에서 상기 제1 층을 주파수 10㎐로 진동시켜 동적 점탄성 측정법에 의해 측정했을 때의 상기 제1 층의 전단 탄성률(G')의 범위는, 3.0 × 104㎩ 이상 5.0 × 105㎩ 이하이고, 또한 상기 제1 층의 손실계수(tanδ)의 범위는, 0.15 이상 0.60 이하이고,
    온도 20℃에서 상기 제2 층을 주파수 10㎐로 진동시켜 동적 점탄성 측정법에 의해 측정했을 때의 상기 제2 층의 전단 탄성률(G')의 범위는, 5.0 × 105㎩ 이상 5.0 × 106㎩ 이하이고, 상기 제1 층의 전단 탄성률(G')은 상기 제2 층의 전단 탄성률(G')보다도 낮게 설정되어 있고, 상기 제2 층은 FPC 기판을 상기 지지체 상에 부착 고정시키는 것을 특징으로 하는 가고정용 테이프.
  14. 제 13 항에 있어서, 제1 층의 두께 범위는, 30㎛ 이상 200㎛ 이하인 것을 특징으로 하는 가고정용 테이프.
  15. FPC 기판용 가고정용 테이프로서, 가고정용 테이프는, 실리콘 엘라스토머인 제1 및 제2 층을 포함하고, 온도 20℃에서 상기 제1 층을 주파수 10㎐로 진동시켜 동적 점탄성 측정법에 의해 측정했을 때의 상기 제1 층의 전단 탄성률(G')의 범위는, 3.0 × 104㎩ 이상 5.0 × 105㎩ 이하이고, 또한 상기 제1 층의 손실계수(tanδ)의 범위가 0.15 이상 0.60 이하이고, 온도 20℃에서 상기 제2 층을 주파수 10㎐로 진동시켜 동적 점탄성 측정법에 의해 측정했을 때의 제2 층의 전단 탄성률(G')의 범위는, 5.0 × 105㎩ 이상 5.0 × 106㎩ 이하이고, 상기 제1 층의 전단 탄성률(G')은 상기 제2 층의 전단 탄성률(G')보다도 낮게 설정되어 있고, 상기 제2 층은 FPC 기판을 상기 지지체 상에 부착 고정시키는 것; 그리고
    팔레트 본체로서, 상기 제1 층은 팔레트 본체의 표면에 부착되는 것을 구비한 것을 특징으로 하는 FPC 기판 반송 팔레트.
  16. 제 15 항에 있어서, 팔레트 본체는 오목부를 가지며, 제1 층이 오목부에 밀착되고, 오목부의 깊이와 가고정용 테이프의 두께와의 차이의 범위는, 0㎜ 이상 0.05㎜ 이하인 것을 특징으로 하는 반송 팔레트.
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