KR100686761B1 - 에칭 방법 - Google Patents

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Abstract

선택비의 향상 및 에칭형상의 개선을 도모할 수 있는 에칭 방법을 제공한다.
기밀한 처리실(104)내에 처리 가스를 도입하고, 처리실내에 배치된 기판상에 형성된 에칭 대상막에 대한 에칭 방법에 있어서, 처리 가스는 CF4와 N2와 Ar로 이루어지고, 에칭 대상막은 상층의 유기 폴리실록산막 및 하층의 무기 SiO2막으로 이루어진다. 처리 가스인 CF4와 N2의 유량비는 실질적으로 1≤(N2의 유량/CF 4의 유량)≤4이다. (N2의 유량/CF4의 유량)이 1미만이면 에칭정지를 일으켜 깊게 에칭할 수 없다. 또한, (N2의 유량/CF4의 유량)이 4보다 크면, 보잉이 발생하는 등, 에칭형상이 좋지 않다. 이 때문에, 처리 가스인 CF4와 N2의 유량비는 실질적으로 1≤(N2의 유량/CF4의 유량)≤4인 것이 바람직하다.

Description

에칭 방법{ETCHING METHOD}
도 1은 본 발명을 적용 가능한 에칭 장치를 도시한 개략적인 단면도,
도 2는 본 발명의 실시예 1을 설명하기 위한 개략적인 설명도,
도 3은 본 발명의 실시예 2를 설명하기 위한 개략적인 설명도.
도면의 주요 부분에 대한 부호의 설명
100 : 에칭 장치 102 : 처리용기
104 : 처리실 106 : 하부 전극
108 : 고압 전류 전원 110 : 정전척
112 : 포커스 링 118 : 정합기
119 : 정합기 120 : 고주파 전원
121 : 고주파 전원 122 : 상부 전극
122a : 가스 공급 구멍 123 : 절연체
124 : 가스 공급관
126, 128, 130, 131 : 분기관(제 1 분기관, 제 2 분기관, 제 3 분기관, 제 4 분기관)
132, 138, 144, 152 : 개폐 밸브
134, 140, 146, 154 : 유량조정밸브
126, 142, 148, 156 : 가스 공급원 150 : 배기관
W : 웨이퍼 X : 보잉
본 발명은 에칭 방법에 관한 것이다.
배선 구조의 미세화가 요청되고 있는 최근의 반도체 제조기술에 있어서는 Si 기판상의 층간 절연막(에칭 대상막)으로 유전 상수가 종래의 SiO2보다 매우 작은 유기계 저유전율 재료가 이용되고 있다. 이러한 유기계 저유전율 재료로는, 예컨대 폴리실록산 비스벤조시클로부텐수지(BCB)와, DowChemica1사 제품의 SiLK(상품명)과, FLARE(상품명) 등이 있다.
종래에는, 상기 유기계 저유전율 재료로 콘택트 홀 등의 홈을 형성하는 드라이 에칭 프로세스에 있어서는 플라즈마 방전 등에 의해서 불소를 포함하는 반응 활성종을 생성시키기 때문에, 에칭 가스로서 불소원자를 다량 함유하는 가스인 CF4가 이용되고, 또한 주로 가스 유량비 제어를 위해 이용되는 Ar과, 주로 빠짐성의 향상, 즉 깊이 방향의 에칭을 촉진하기 위해서 이용되는 O2를 혼합시킨 처리 가스가 이용되고 있었다.
그러나, 상술한 바와 같이 유기계 저유전율 재료로 이루어지는 에칭 대상막의 처리 가스로 CF4와 O2와 Ar의 혼합 가스를 이용한 경우에는 대(對)레지스트 선택비가 낮다고 하는 제 1 문제점이 있었다. 또한, 대레지스트 선택비란 (에칭 대상막의 평균 에칭속도)/(포토 레지스트의 에칭속도)로 표시되는 값을 말하고, 이하에는 단순히「선택비」라고 한다. 선택비가 낮은 처리 가스를 이용하면, 홈의 개구부가 넓어지기 때문에 바람직하지 못하다. 또한, 보잉에 의한 에칭형상 이상이 생긴다고 하는 제 2 문제점도 있었다.
본 발명은 종래의 에칭 방법이 갖는 상기 문제점에 비추어 이루어진 것으로, 본 발명의 목적은 선택비의 향상 및 에칭형상의 개선을 도모하는 것이 가능한 신규이며 개량된 에칭 방법을 제공하는 것이다.
상기 과제를 해결하기 위해서, 본 발명의 제 1 관점에 의하면 청구항 1에 기재된 바와 같이, 기밀한 상태인 처리실내에 처리 가스를 도입하고, 처리실내에 배치된 기판상에 형성된 에칭 대상막에 대한 에칭 방법에 있어서, 처리 가스는 적어도 CF4와 N2를 포함하고, 에칭 대상막은 상층의 Si를 함유하는 유기물막 및 하층의 SiO2막으로 이루어지는 것을 특징으로 하는 에칭 방법이 제공된다. 또한, 청구항 5에 기재된 바와 같이 처리 가스는 Ar를 또한 포함하도록 해도 무방하다.
Si를 함유하는 유기물막(상층막)은, 예컨대 청구항 2에 기재된 바와 같이 C, H를 함유하는 SiO2로 할 수 있다. 또한, Si를 함유하는 유기물막의 유전 상수는, 예컨대 청구항 3에 기재된 바와 같이 3.0 이하로 할 수 있다. 또한, Si를 함유하는 유기물막은, 예컨대 청구항 4에 기재된 바와 같이 유기 폴리실록산산으로 할 수 있다. 여기서, 유기 폴리실록산이란 이하의 구조와 같이 SiO2의 결합 구조 중에 C, H를 포함하는 관능기(function group)를 포함하는 것을 말한다. 또한, 이하의 구조중 부호 R은 메틸기, 에틸기, 프로필(propyl)기 등의 알킬기나 그 유도체, 또는 페닐기 등의 알릴(allyl)기나 그 유도체이다.
Figure 112000022165011-pat00001

이러한 에칭 방법에 의하면 선택비를 향상시키고, 또한 에칭형상을 개선시키는 것이 가능하다. 예컨대, 종래의 CF4와 O2와 Ar의 혼합 가스를 처리 가스로 한 경우의 선택비는 2.0정도인데 대하여, 상기 구성과 같이 CF4와 N2와 Ar를 포함한 혼 합 가스를 처리 가스로서 이용한 경우의 선택비는 5.8정도이다.
또한, 처리 가스인 CF4와 N2의 유량비는 (N2의 유량/CF4의 유량)이 1미만이면 에칭정지를 일으켜 깊게 에칭할 수 없다. 또한, (N2의 유량/CF4의 유량)이 4보다 크면 보잉이 발생하는 등, 에칭형상이 좋지 않다. 이 때문에, 처리 가스인 CF4와 N2의 유량비는 청구항 6에 기재한 바와 같이, 실질적으로 1≤(N2의 유량/CF4의 유량)≤4인 것이 바람직하다.
또한, 상기 과제를 해결하기 위해서, 본 발명의 제 2 관점에 의하면 청구항 7에 기재된 바와 같이 기밀한 상태인 처리실내에 처리 가스를 도입하고, 처리실내에 배치된 기판상에 형성된 에칭 대상막에 대한 에칭 방법에 있어서, 처리 가스는 적어도 C4F8와 N2를 포함하고, 에칭 대상막은 상층의 Si를 함유하는 유기물막 및 하층의 SiN 막으로 이루어지는 것을 특징으로 하는 에칭 방법이 제공된다.
Si를 함유하는 유기물막(상층막)은, 예컨대 청구항 8에 기재된 바와 같이 C, H를 함유하는 SiO2로 할 수 있다. 또한, Si를 함유하는 유기물막의 유전 상수는, 예컨대 청구항 9에 기재된 바와 같이 3.0 이하로 할 수 있다. 또한, Si를 함유하는 유기물막은, 예컨대 청구항 10에 기재된 바와 같이 유기 폴리실록산산으로 할 수 있다.
에칭 대상막의 하층이 SiN 막인 경우에는 CF4와 N2와의 혼합 가스, 또는 CF4와 N2와 Ar의 혼합 가스를 이용하는 것보다도 상기 구성과 같이 C4F8과 N2와의 혼합 가스, 또는 청구항 11에 기재된 바와 같이 C4F8과 N2와 Ar의 혼합 가스를 이용한 경우에 선택비가 향상한다.
또한, 처리 가스인 C4F8과 N2의 유량비는 (N2의 유량/C4 F8의 유량)이 10미만이면 에칭정지를 일으켜 깊게 에칭할 수 없다. 이 때문에, 처리 가스인 C4F8과 N2 의 유량비는 청구항 12에 기재된 바와 같이 실질적으로 10≤(N2의 유량/C4F8의 유량)인 것이 바람직하다.
이하에 첨부 도면을 참조하면서, 본 발명의 에칭 방법의 바람직한 실시형태에 대하여 상세하게 설명한다. 또한, 본 명세서 및 도면에 있어서, 실질적으로 동일한 기능구성을 갖는 구성요소에 대해서는 동일한 부호를 붙임으로써 중복설명을 생략한다.
(제 1 실시형태)
(1) 에칭 장치의 구성
우선, 도 1을 참조하면서 본 실시형태의 에칭 방법이 적용되는 에칭 장치(100)에 대하여 설명한다.
도 1에 도시한 에칭 장치(100)의 보안 접지된 처리용기(102)내에는 처리실(104)이 형성되어 있고, 이 처리실(104)내에는 상하 운동이 가능한 서셉터를 구성하는 하부 전극(106)이 배치되어 있다. 하부 전극(106)의 상부에는 고압직류 전원(108)에 접속된 정전척(110)이 마련되어 있고, 이 정전척(110)의 상면에 피 처리체, 예컨대 반도체 웨이퍼(이하, 「웨이퍼」라고 칭함)(W)가 탑재된다. 또한, 하부 전극(106)상에 탑재된 웨이퍼(W)의 주위에는 절연성 포커스 링(112)이 배치되어 있다. 또한, 하부 전극(106)에는 정합기(118)를 거쳐서 고주파 전원(120)이 접속되어 있다.
또한, 하부 전극(106)의 탑재면과 대향하는 처리실(104)의 천정부에는 다수의 가스 토출 구멍(122a)을 구비한 상부 전극(122)이 배치되어 있다. 상부 전극(122)과 처리용기(102) 사이에는 절연체(123)가 마련되어 있다. 또한, 상부 전극(122)에는 정합기(119)를 거쳐서 플라즈마 생성 고주파 전력을 출력하는 고주파 전원(121)이 접속되어 있다. 또한, 가스 토출 구멍(122a)에는 가스 공급관(124)이 접속되고, 또한 그 가스 공급관(124)에는 도시의 예에서는 제 1 내지 제 3 분기관(126, 128, 130)이 접속되어 있다.
제 1 분기관(126)에는 개폐밸브(132)와 유량조정밸브(134)를 거쳐서, CF4를 공급하는 가스 공급원(136)이 접속되어 있다. 또한, 제 2 분기관(128)에는 개폐밸브(138)와 유량조정밸브(140)를 거쳐서, N2를 공급하는 가스 공급원(142)이 접속되어 있다. 또한, 제 3 분기관(130)에는 개폐밸브(144)와 유량조정밸브(146)를 거쳐서, Ar를 공급하는 가스 공급원(148)이 접속되어 있다. 또한, 처리 가스에 첨가되는 불활성 가스는 상기 Ar에 한정되지 않고, 처리실(104)내에 여기되는 플라즈마를 조정할 수 있는 가스이면 어떠한 불활성 가스, 예컨대 He, Kr 등이라도 채용할 수 있다.
또한, 처리용기(102)의 아래쪽으로는 도시하지 않은 진공 기구와 연통하는 배기관(150)이 접속되어 있고, 그 진공 기구의 작동에 의해 처리실(104)내를 소정의 감압 분위기로 유지할 수 있다.
(2) 웨이퍼의 구성
다음에, 본 실시형태의 에칭 방법에 의해 에칭 처리를 실시하는 웨이퍼(W)의 구성에 대하여 설명한다.
본 실시형태에서 사용하는 웨이퍼(W)는 Si(실리콘)기판상에 소정의 깊이에서 에칭을 정지시키는 에칭 스토퍼로서의 역할과, Si기판상에 형성된 배선을 보호하는 보호막으로서의 역할을 갖는 SiO2막(유전 상수는 약 4.0)이 형성되어 있다. 그리고 이 SiO2막의 상층에 유기 폴리실록산막이 형성되어 있다. 즉, 본 실시예에 있어서의 에칭 대상막은 상층의 유기 폴리실록산막 및 하층의 SiO2막으로 이루어진다.
또한, 상층의 유기 폴리실록산막은 1예에 지나지 않고, C, H를 함유하는 SiO2막을 에칭 대상막으로 할 수 있다. 보다 일반적으로는 Si를 함유하는 유기물막을 에칭 대상막으로 할 수 있다. 또한, 유기 폴리실록산막의 유전 상수는 2.5 내지 2.7이지만, 보다 일반적으로는 유전 상수는 3.0 이하의 유기물막을 에칭 대상막으로 할 수 있다.
또한, 에칭 대상막상에는 소정의 패턴을 갖는 에칭 마스크가 형성되어 있다. 이 에칭 마스크로는, 예컨대 포토 레지스트막층으로 이루어지는 마스크를 채용할 수 있다.
다음에, 상술한 에칭 장치(100)를 이용하여, 본 실시예의 에칭 방법에 의해서 웨이퍼(W)에 콘택트 홀을 형성하는 경우의 에칭공정에 대하여 설명한다.
우선, 미리 소정온도로 조정된 하부 전극(106)상에 웨이퍼(W)를 탑재하고, 해당 웨이퍼(W)의 온도를 처리에 따라 -20℃ 내지 50℃정도로 유지한다. 예컨대, 콘택트 홀의 바닥부를 -20℃정도, 개구부를 30℃정도, 측벽부를 50℃정도로 유지한다. 또한, 처리실(104)내의 압력분위기를 처리에 따른 소정의 압력, 예컨대 20mTorr(2.67Pa)정도가 되도록 처리실(104)내를 진공상태로 한다.
이어서, 본 실시예의 처리 가스, 즉 CF4와 N2와 Ar를 혼합한 처리 가스를 가스 공급관(124)을 통과하여 삽입된 유량조정밸브(134, 140, 146)로 상기 각 가스의 유량을 조정하면서 처리실(104)내로 도입한다. 이 때에 처리 가스의 유량비는 1≤(N2의 유량/CF4의 유량)≤4가 되도록 가스유량을 조정한다. 예컨대, N2를 100sccm정도, CF4를 50sccm정도, Ar를 300sccm정도로 조정한다.
이어서, 하부 전극(106)에 대하여, 예컨대 주파수가 2㎒이고, 전력이 1200W정도인 고주파 전력을 인가한다. 또한, 상부 전극(122)에 대하여, 예컨대 주파수가 60㎒정도이고, 전력이 1500W정도인 고주파 전력을 인가한다. 이것에 의해서, 처리실(102)내에 고밀도 플라즈마가 생성되고, 이러한 플라즈마에 의해서 웨이퍼(W)에 형성된 에칭 대상막에 소정형상의 콘택트 홀이 형성된다.
이상과 같이 구성된 본 실시형태에 의하면, 선택비를 향상시키고, 또한 에칭 형상을 개선하는 것이 가능하다. 예컨대, 종래의 CF4와 O2와 Ar의 혼합 가스를 처리 가스로 한 경우의 선택비는 2.0정도인 것에 대하여, 상기 구성과 같이 CF4와 N2와 Ar를 포함한 혼합 가스를 처리 가스로서 이용한 경우의 선택비는 5.8정도이다.
또한, (N2의 유량/CF4의 유량)이 1미만이면 에칭정지를 일으켜 깊게 에칭할 수 없고, 또한 (N2의 유량/CF4의 유량)이 4보다 크면 보잉이 발생하는 등, 에칭형상이 좋지 않지만, 본 실시예에 의하면 처리 가스인 CF4와 N2의 유량비를 실질적으로 1≤(N2의 유량/CF4의 유량)≤4로 했으므로, 에칭정지를 방지하고, 에칭형상을 개선하는 것이 가능하다.
(제 2 실시형태)
상기 제 1 실시형태의 에칭 방법은 처리 가스로서 CF4와 N2와 Ar의 혼합 가스를 처리 가스로서 이용하는 것이었다. 본 실시예에서는 처리 가스로서 C4F8과 N2 와 Ar의 혼합 가스를 이용한다. 이하에서는 상기 제 1 실시형태와의 상위점을 명확히 하면서 상세하게 설명한다.
본 실시형태의 에칭 방법이 적용되는 에칭 장치는 상기 에칭 장치(100)와 실질적으로 마찬가지이지만, 제 1 분기관(126)에 개폐밸브(132)와 유량조정밸브(134)를 거쳐서 C4F8을 공급하는 가스 공급원(136)이 접속되어 있는 점이 다르다. 이러한 구성에 의해서, 본 실시형태에서는 C4F8과 N2와 Ar의 혼합 가스가 처리 가스로서 이용된다.
다음에, 본 실시형태의 에칭 방법에 의해서 에칭 처리를 실시하는 웨이퍼(W)의 구성에 대하여 설명한다.
본 실시형태에서 사용하는 웨이퍼(W)는 Si(실리콘) 기판상에 소정의 깊이에서 에칭을 정지시키는 에칭 스토퍼로서의 역할과, Si 기판상에 형성된 배선을 보호하는 보호막으로서의 역할을 갖는 SiN막이 형성되어 있다. 이 점에서 제 1 실시형태와 다르다. 그리고 이 SiN막의 상층에 유기 폴리실록산막이 형성되어 있다. 즉, 본 실시형태에 있어서의 에칭 대상막은 상층의 유기 폴리실록산 및 하층의 SiN막으로 이루어진다.
또한, 본 실시형태에 있어서도 상층의 유기 폴리실록산막은 1예에 지나지 않고, C, H를 함유하는 SiO2막을 에칭 대상막으로 할 수 있다. 보다 일반적으로는 Si를 함유하는 유기물막을 에칭 대상막으로 할 수 있다. 또한, 유기 폴리실록산막의 유전 상수는 2.5 내지 2.7이지만, 보다 일반적으로는 유전 상수는 3.0 이하의 유기물막을 에칭 대상막으로 할 수 있다.
또한, 에칭 대상막상에는 소정의 패턴을 갖는 에칭 마스크가 형성되어 있다. 이 에칭 마스크로는, 예컨대 포토 레지스트막층으로 이루어지는 마스크를 채용할 수 있다. 이 점은 제 1 실시형태와 동일하다.
다음에, 본 실시형태의 에칭 방법에 의해서 웨이퍼(W)에 콘택트 홀을 형성하는 에칭공정에 대하여 설명한다.
우선, 미리 소정온도로 조정된 하부 전극(106)상에 웨이퍼(W)를 탑재하고, 해당 웨이퍼(W)의 온도를 처리에 따라 -20℃ 내지 50℃정도로 유지한다. 예컨대, 콘택트 홀의 바닥부를 -20℃정도, 개구부를 30℃정도, 측벽부를 50℃정도로 유지한다. 또한, 처리실(104)내의 압력분위기를 처리에 따른 소정의 압력, 예컨대 20mTorr(2.67Pa)정도가 되도록 처리실(104)내를 진공상태로 한다. 이 점은 상기 제 1 실시형태와 동일하다.
이어서, 본 실시형태의 처리 가스, 즉 C4F8과 N2와 Ar를 혼합한 처리 가스를 가스 공급관(124)을 통과하여 삽입된 유량조정밸브(134, 140, 146)에 의해서 상기 각 가스의 유량을 조정하면서 처리실(104)내에 도입한다. 이 때에 처리 가스의 유량비는 10≤(N2의 유량/C4F8의 유량)이 되도록 가스유량을 조정한다. 예컨대, N2를 200sccm정도, C4F8을 12sccm정도, Ar를 300sccm정도로 조정한다.
이어서, 하부 전극(106)에 대하여, 예컨대 주파수가 13.56㎒이고 전력이 1200W정도인 고주파 전력을 인가한다. 또한, 상부 전극(122)에 대하여, 예컨대 주파수가 60㎒정도이고 전력이 1500W정도인 고주파 전력을 인가한다. 이것에 의해서, 처리실(102)내에 고밀도 플라즈마가 생성되고, 이러한 플라즈마에 의해서 웨이퍼(W)에 형성된 에칭 대상막에 소정형상의 콘택트 홀이 형성된다. 이 점도 상기 제 1 실시형태와 동일하다.
본 실시형태와 같이 에칭 대상막의 하층이 SiN막인 경우에는 CF4와 N2와 Ar의 혼합 가스를 이용하는 것보다도 C4F8과 N2와 Ar의 혼합 가스를 이용한 경우에 선택비가 향상한다.
또한, (N2의 유량/C4F8의 유량)이 10미만이면 에칭정지를 일으켜 깊게 에칭할 수 없지만, 본 실시예와 같이 처리 가스의 C4F8과 N2의 유량비를 실질적으로 10≤(N2의 유량/C4F8의 유량)으로 했기 때문에, 에칭정지를 방지할 수 있다.
(실시예)
다음에, 도 2 및 도 3을 참조하면서 본 발명의 에칭 방법의 실시예에 대하여 설명한다. 또한, 본 실시예는 상기 실시형태에서 설명한 에칭 장치(100)를 이용하여, 웨이퍼(W)의 에칭 대상막에 콘택트 홀을 형성한 것이기 때문에, 상기 에칭 장치(100) 및 웨이퍼(W)와 대략 동일한 기능 및 구성을 갖는 구성요소에 대해서는 동일한 부호를 붙임으로써 중복설명을 생략한다. 또한, 에칭 프로세스 조건에 관해서도, 상술한 실시형태와 대략 동일하게 설정되어 있다. 또한, 에칭 대상막의 유기 폴리실록산은 이하의 구조를 갖는 것을 이용한다.
Figure 112000022165011-pat00002

(A) 실시예 1(CF4와 N2의 유량비의 변화)
본 실시예에서는 CF4와 N2와 Ar의 혼합 가스로 처리 가스를 구성하고, CF4와 N2의 유량비를 변화시킨 경우에 대하여 설명한다.
실시예 1(a) 내지 실시예 1(c)는 CF4와 N2와 Ar의 유량을 (a) 50:200:300, (b) 50:100:300, (c) 50:50:300으로 조정하여 에칭 처리를 하고, 상술한 웨이퍼(W)의 층간 절연막에 콘택트 홀을 형성했다. 본 실시예의 결과는 도 2에 도시한 것과 같다. 또한, 도 2a는 실시예 1(a)의 웨이퍼(W)의 센터부, 도 2b는 실시예 1(a)의 웨이퍼(W)의 에지부, 도 2c는 실시예 1(b)의 웨이퍼(W)의 센터부, 도 2d는 실시예 1(b)의 웨이퍼(W)의 에지부, 도 2e는 실시예 1(c)의 웨이퍼(W)의 센터부, 도 1f는 실시예 1(c)의 웨이퍼(W)의 에지부를 나타내고 있다.
도 2에 도시한 바와 같이, (a) CF4:N2=50:200에서는 보잉(X)이 발생하고 있고, 형상이 바람직하지 못하다. (b) CF4:N2=50:100에서는 선택비도 크고, 형상도 양호하다. (c) CF4:N2=50:50에서는 선택비도 (b)의 경우에 비해서 작고, 또한 에칭정지가 일어나고 있다.
따라서, 본 실시예에 있어서의 유량비의 예에서는 (b) CF4:N2=50:100=1:2가 바람직하고, (a) 내지 (c)의 결과의 비교로부터, 실질적으로 1≤(N2의 유량/CF4의 유량)≤4이면, 레지스트 선택비가 크고 형상도 양호하다고 판단된다.
(B) 실시예 2(CF4와 N2의 유량비의 변화)
본 실시예에서는 C4F8과 N2와 Ar의 혼합 가스로 처리 가스를 구성하고, C4F8과 N2의 유량비를 변화시킨 경우에 대하여 설명한다.
실시예 2(a) 내지 실시예 2(b)는 C4F8과 N2와 Ar의 유량을 (a) 12:200:300, (b) 12:100:300으로 조정하여 에칭 처리를 하고, 상술한 웨이퍼(W)의 층간 절연막에 콘택트 홀을 형성했다. 본 실시예의 결과는 도 3에 도시한 것과 같다. 또한, 도 3a는 실시예 2(a)의 웨이퍼(W)의 센터부, 도 3b는 실시예 2(a)의 웨이퍼(W)의 에지부, 도 3c는 실시예 2(b)의 웨이퍼(W)의 센터부, 도 3d는 실시예 2(b)의 웨이퍼(W)의 에지부를 나타내고 있다.
도 3에 도시한 바와 같이, (a) C4F8:N2=12:200에서는 선택비가 크고, 형상도 양호한 것에 대하여, (b) C4F8:N2=12:100에서는 선택비도 (a)의 경우에 비교해서 작고, 또한 에칭 정지가 일어나고 있다.
따라서, 본 실시예에 있어서의 유량비의 예에서는 (a) C4F8:N2=12:200이 바람직하고, (a)와 (b)의 결과의 비교로부터, 실질적으로 10≤(N2의 유량/C4F8의 유량)이면 선택비가 크고, 형상도 양호하게 된다고 판단된다.
이상, 첨부 도면을 참조하면서 본 발명의 에칭 방법의 바람직한 실시형태에 대해서 설명했지만, 본 발명은 이러한 예에 한정되지 않는다. 당업자라면 특허청구범위에 기재된 기술적 사상의 범주 내에서 각종의 변경예 또는 수정예를 생각해 낼 수 있는 것은 분명하고, 그것들에 대해서도 당연히 본 발명의 기술적 범위에 속하는 것으로 양해된다.
예컨대, 상기 실시형태 및 실시예에 있어서, N2와 C4F8과 Ar를 혼합한 처리 가스, 또는 N2와 CF4와 Ar를 혼합한 처리 가스를 채용한 구성을 예로 들어 설명했지만, 본 발명은 이러한 구성에 한정되는 것이 아니다. 예컨대, Ar를 처리 가스로 채용하지 않는 경우나, Ar 대신에 다른 불활성 가스를 첨부한 경우라도 본 발명을 실시할 수 있다. 즉, 적어도 N2와 C4F8이 포함된 처리 가스, 또는 적어도 N2와 CF4가 포함된 처리 가스를 이용하면 본 발명을 실시하는 것이 가능하다.
또한, 상기 실시형태 및 실시예에 있어서, 평행평판형 에칭 장치를 예로 들어 설명했지만, 본 발명은 이러한 구성에 한정되는 것이 아니다. 처리실내에 자계 를 형성하는 에칭 장치나, 정전 실드를 마련한 유도 결합형의 에칭 장치, 또는 마이크로파형 에칭 장치 등의 각종 플라즈마 에칭 장치 등에도 본 발명을 적용할 수 있다.
또한, 상기 실시형태 및 실시예에 있어서, 웨이퍼에 형성된 층간 절연막에 콘택트 홀을 형성하는 구성을 예로 들어 설명했지만, 본 발명은 이런 구성에 한정되는 것이 아니라, 피 처리체에 형성된 층간 절연막에 어떤 에칭 처리를 실시하는 경우에도 적용할 수 있다.
이상 설명한 바와 같이, 본 발명에 의하면 선택비의 향상 및 에칭형상의 개선을 도모할 수 있다.

Claims (12)

  1. 기밀한 상태인 처리실내에 처리 가스를 도입하고, 상기 처리실내에 배치된 기판상에 형성된 에칭 대상막에 대한 에칭 방법에 있어서,
    상기 처리 가스는 적어도 CF4와 N2를 포함하고,
    상기 에칭 대상막은 상층의 Si를 함유하는 유기물막 및 하층의 SiO2막으로 이루어지는 것을 특징으로 하는 에칭 방법.
  2. 제 1 항에 있어서,
    상기 Si를 함유하는 유기물막은 C, H를 함유하는 SiO2인 것을 특징으로 하는 에칭 방법.
  3. 제 1 항에 있어서,
    상기 Si를 함유하는 유기물막의 유전 상수는 3.0 이하인 것을 특징으로 하는 에칭 방법.
  4. 제 1 항에 있어서,
    상기 Si를 함유하는 유기물막은 유기 폴리실록산막인 것을 특징으로 하는 에칭 방법.
  5. 제 1 항에 있어서,
    상기 처리 가스는 Ar를 또한 포함하는 것을 특징으로 하는 에칭 방법.
  6. 제 1 항에 있어서,
    상기 처리 가스의 상기 CF4와 상기 N2의 유량비는 실질적으로 1≤(N2의 유량/CF4의 유량)≤4인 것을 특징으로 하는 에칭 방법.
  7. 기밀한 상태인 처리실내에 처리 가스를 도입하고, 상기 처리실내에 배치된 기판상에 형성된 에칭 대상막에 대한 에칭 방법에 있어서,
    상기 처리 가스는 적어도 C4F8와 N2을 포함하고,
    상기 에칭 대상막은 상층의 Si를 함유하는 유기물막 및 하층의 SiN막으로 이 루어지는 것을 특징으로 하는 에칭 방법.
  8. 제 7 항에 있어서,
    상기 Si를 함유하는 유기물막은 C, H를 함유하는 SiO2인 것을 특징으로 하는 에칭 방법.
  9. 제 7 항에 있어서,
    상기 Si를 함유하는 유기물막의 유전 상수는 3.0 이하인 것을 특징으로 하는 에칭 방법.
  10. 제 7 항에 있어서,
    상기 Si를 함유하는 유기물막은 유기 폴리실록산막인 것을 특징으로 하는 에칭 방법.
  11. 제 7 항에 있어서,
    상기 처리 가스는 Ar를 또한 포함하는 것을 특징으로 하는 에칭 방법.
  12. 제 7 항에 있어서,
    상기 처리 가스의 상기 C4F8과 상기 N2의 유량비는 실질적으로 10≤(N2 의 유량/C4F8의 유량)인 것을 특징으로 하는 에칭 방법.
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Families Citing this family (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2002270586A (ja) * 2001-03-08 2002-09-20 Tokyo Electron Ltd 有機系絶縁膜のエッチング方法およびデュアルダマシンプロセス
JP2005033027A (ja) * 2003-07-07 2005-02-03 Ulvac Japan Ltd 低誘電率層間絶縁膜のドライエッチング方法
US7256134B2 (en) 2003-08-01 2007-08-14 Applied Materials, Inc. Selective etching of carbon-doped low-k dielectrics
JP4537818B2 (ja) * 2004-09-30 2010-09-08 株式会社日立ハイテクノロジーズ プラズマ処理方法
KR101123094B1 (ko) 2004-10-13 2012-03-15 가부시키가이샤 한도오따이 에네루기 켄큐쇼 에칭 방법 및 반도체장치의 제조방법
US20060118519A1 (en) * 2004-12-03 2006-06-08 Applied Materials Inc. Dielectric etch method with high source and low bombardment plasma providing high etch rates
JP2006196663A (ja) * 2005-01-13 2006-07-27 Tokyo Electron Ltd エッチング方法,プログラム,コンピュータ読み取り可能な記録媒体及びプラズマ処理装置

Family Cites Families (73)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR930000293B1 (ko) * 1987-10-26 1993-01-15 마쯔시다덴기산교 가부시기가이샤 미세패턴형성방법
JPH01297141A (ja) * 1988-05-25 1989-11-30 Canon Inc マイクロ波プラズマ処理装置
US5204276A (en) * 1988-12-06 1993-04-20 Kabushiki Kaisha Toshiba Method of manufacturing semiconductor device
US4946549A (en) * 1989-10-27 1990-08-07 At&T Bell Laboratories Method for fabricating or modifying an article comprising the removal of a polymer coating
US5262358A (en) * 1989-11-13 1993-11-16 Fraunhofer-Gesellschaft Zur Forderung Der Angewandten Forschung E.V. Method for producing a silicate layer in an integrated circuit
JP3092185B2 (ja) * 1990-07-30 2000-09-25 セイコーエプソン株式会社 半導体装置の製造方法
JP2640174B2 (ja) * 1990-10-30 1997-08-13 三菱電機株式会社 半導体装置およびその製造方法
US5658425A (en) * 1991-10-16 1997-08-19 Lam Research Corporation Method of etching contact openings with reduced removal rate of underlying electrically conductive titanium silicide layer
JPH07297276A (ja) * 1992-09-22 1995-11-10 At & T Corp 半導体集積回路の形成方法
JP3214186B2 (ja) * 1993-10-07 2001-10-02 三菱電機株式会社 半導体装置の製造方法
US5522957A (en) * 1993-12-22 1996-06-04 Vlsi Technology, Inc. Method for leak detection in etching chambers
CA2157257C (en) * 1994-09-12 1999-08-10 Kazuhiko Endo Semiconductor device with amorphous carbon layer and method of fabricating the same
US5605600A (en) * 1995-03-13 1997-02-25 International Business Machines Corporation Etch profile shaping through wafer temperature control
JPH09260384A (ja) * 1995-10-03 1997-10-03 Texas Instr Inc <Ti> 平坦な誘電体層の形成方法および多層配線パターン
US5835987A (en) * 1995-10-31 1998-11-10 Micron Technology, Inc. Reduced RC delay between adjacent substrate wiring lines
US5654233A (en) * 1996-04-08 1997-08-05 Taiwan Semiconductor Manufacturing Company Ltd Step coverage enhancement process for sub half micron contact/via
US5948281A (en) * 1996-08-30 1999-09-07 Sony Corporation Microlens array and method of forming same and solid-state image pickup device and method of manufacturing same
KR100295518B1 (ko) * 1997-02-25 2001-11-30 아끼구사 나오유끼 질화실리콘층의에칭방법및반도체장치의제조방법
US5801094A (en) * 1997-02-28 1998-09-01 United Microelectronics Corporation Dual damascene process
JPH10268526A (ja) 1997-03-24 1998-10-09 Toshiba Corp 半導体装置の製造方法およびパターン形成方法
EP0911697A3 (en) * 1997-10-22 1999-09-15 Interuniversitair Microelektronica Centrum Vzw A fluorinated hard mask for micropatterning of polymers
TW351837B (en) * 1997-10-29 1999-02-01 United Semiconductor Corp Method for improving etching process
US6136211A (en) * 1997-11-12 2000-10-24 Applied Materials, Inc. Self-cleaning etch process
TWI246633B (en) * 1997-12-12 2006-01-01 Applied Materials Inc Method of pattern etching a low k dielectric layen
TW359008B (en) * 1997-12-20 1999-05-21 United Microelectronics Corp Double metal embedding
US6340435B1 (en) * 1998-02-11 2002-01-22 Applied Materials, Inc. Integrated low K dielectrics and etch stops
JP3980156B2 (ja) * 1998-02-26 2007-09-26 株式会社半導体エネルギー研究所 アクティブマトリクス型表示装置
US6060400A (en) * 1998-03-26 2000-05-09 The Research Foundation Of State University Of New York Highly selective chemical dry etching of silicon nitride over silicon and silicon dioxide
TW374224B (en) * 1998-04-03 1999-11-11 United Microelectronics Corp Dual damascene process for manufacturing low k dielectrics
US6013547A (en) * 1998-04-10 2000-01-11 Taiwan Semiconductor Manufacturing Company, Ltd. Process for creating a butt contact opening for a self-aligned contact structure
CN1300383A (zh) * 1998-04-29 2001-06-20 部鲁尔科学公司 得自纤维素粘合剂的快速蚀刻、热固性抗反射涂料
US6255180B1 (en) * 1998-05-14 2001-07-03 Cypress Semiconductor Corporation Semiconductor device with outwardly tapered sidewall spacers and method for forming same
US5972789A (en) * 1998-06-01 1999-10-26 Vanguard International Semiconductor Corporation Method for fabricating reduced contacts using retardation layers
US6014979A (en) * 1998-06-22 2000-01-18 Applied Materials, Inc. Localizing cleaning plasma for semiconductor processing
US6107155A (en) * 1998-08-07 2000-08-22 Taiwan Semiconductor Manufacturing Company Method for making a more reliable storage capacitor for dynamic random access memory (DRAM)
JP2000133633A (ja) * 1998-09-09 2000-05-12 Texas Instr Inc <Ti> ハ―ドマスクおよびプラズマ活性化エッチャントを使用した材料のエッチング方法
US6325861B1 (en) * 1998-09-18 2001-12-04 Applied Materials, Inc. Method for etching and cleaning a substrate
US6284149B1 (en) * 1998-09-18 2001-09-04 Applied Materials, Inc. High-density plasma etching of carbon-based low-k materials in a integrated circuit
DE19843624C1 (de) * 1998-09-23 2000-06-15 Siemens Ag Integrierte Schaltungsanordnung und Verfahren zu deren Herstellung
US6319815B1 (en) * 1998-10-21 2001-11-20 Tokyo Ohka Kogyo Co., Ltd. Electric wiring forming method with use of embedding material
US6180975B1 (en) * 1998-10-30 2001-01-30 International Business Machines Corporation Depletion strap semiconductor memory device
US6168726B1 (en) * 1998-11-25 2001-01-02 Applied Materials, Inc. Etching an oxidized organo-silane film
US6221745B1 (en) * 1998-11-27 2001-04-24 Taiwan Semiconductor Manufacturing Company High selectivity mask oxide etching to suppress silicon pits
US7335717B2 (en) * 1998-12-18 2008-02-26 The Regents Of The University Of California Methods, compositions, and biomimetic catalysts for the synthesis of silica, polysilsequioxanes, polysiloxanes, non-silicon metalloid-oxygen networks, polymetallo-oxanes, and their organic or hydrido conjugates and derivatives
US6255735B1 (en) * 1999-01-05 2001-07-03 Advanced Micro Devices, Inc. Dual damascene arrangement for metal interconnection with low k dielectric constant materials in dielectric layers
US6211051B1 (en) * 1999-04-14 2001-04-03 Lsi Logic Corporation Reduction of plasma damage at contact etch in MOS integrated circuits
US6177329B1 (en) * 1999-04-15 2001-01-23 Kurt Pang Integrated circuit structures having gas pockets and method for forming integrated circuit structures having gas pockets
JP3940546B2 (ja) * 1999-06-07 2007-07-04 株式会社東芝 パターン形成方法およびパターン形成材料
US6890448B2 (en) * 1999-06-11 2005-05-10 Shipley Company, L.L.C. Antireflective hard mask compositions
JP4173307B2 (ja) 1999-06-24 2008-10-29 株式会社ルネサステクノロジ 半導体集積回路の製造方法
US6355567B1 (en) * 1999-06-30 2002-03-12 International Business Machines Corporation Retrograde openings in thin films
US6251770B1 (en) * 1999-06-30 2001-06-26 Lam Research Corp. Dual-damascene dielectric structures and methods for making the same
US6235453B1 (en) * 1999-07-07 2001-05-22 Advanced Micro Devices, Inc. Low-k photoresist removal process
US6872665B1 (en) * 1999-07-12 2005-03-29 Texas Instruments Incorporated Process flow for dual damescene interconnect structures
KR100327346B1 (ko) * 1999-07-20 2002-03-06 윤종용 선택적 폴리머 증착을 이용한 플라즈마 식각방법 및 이를이용한 콘택홀 형성방법
US6281135B1 (en) * 1999-08-05 2001-08-28 Axcelis Technologies, Inc. Oxygen free plasma stripping process
US6040223A (en) * 1999-08-13 2000-03-21 Taiwan Semiconductor Manufacturing Company Method for making improved polysilicon FET gate electrodes having composite sidewall spacers using a trapezoidal-shaped insulating layer for more reliable integrated circuits
KR20010019643A (ko) * 1999-08-28 2001-03-15 윤종용 저유전율 절연막을 갖는 다층 금속배선의 형성방법
JP2001068455A (ja) 1999-08-30 2001-03-16 Hitachi Ltd 半導体装置の製造方法
JP2001077086A (ja) * 1999-08-31 2001-03-23 Oki Electric Ind Co Ltd 半導体装置のドライエッチング方法
US6461962B1 (en) * 1999-09-01 2002-10-08 Tokyo Electron Limited Etching method
JP2001110784A (ja) * 1999-10-12 2001-04-20 Hitachi Ltd プラズマ処理装置および処理方法
US20050022839A1 (en) * 1999-10-20 2005-02-03 Savas Stephen E. Systems and methods for photoresist strip and residue treatment in integrated circuit manufacturing
US6180518B1 (en) * 1999-10-29 2001-01-30 Lucent Technologies Inc. Method for forming vias in a low dielectric constant material
US6211061B1 (en) * 1999-10-29 2001-04-03 Taiwan Semiconductor Manufactuirng Company Dual damascene process for carbon-based low-K materials
US6326307B1 (en) * 1999-11-15 2001-12-04 Appllied Materials, Inc. Plasma pretreatment of photoresist in an oxide etch process
US6720249B1 (en) * 2000-04-17 2004-04-13 International Business Machines Corporation Protective hardmask for producing interconnect structures
US6316351B1 (en) * 2000-05-31 2001-11-13 Taiwan Semiconductor Manufacturing Company Inter-metal dielectric film composition for dual damascene process
US6410437B1 (en) * 2000-06-30 2002-06-25 Lam Research Corporation Method for etching dual damascene structures in organosilicate glass
US6440864B1 (en) * 2000-06-30 2002-08-27 Applied Materials Inc. Substrate cleaning process
US6573196B1 (en) * 2000-08-12 2003-06-03 Applied Materials Inc. Method of depositing organosilicate layers
US6455411B1 (en) * 2000-09-11 2002-09-24 Texas Instruments Incorporated Defect and etch rate control in trench etch for dual damascene patterning of low-k dielectrics
US6686296B1 (en) * 2000-11-28 2004-02-03 International Business Machines Corp. Nitrogen-based highly polymerizing plasma process for etching of organic materials in semiconductor manufacturing

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Publication number Publication date
JP2001127040A (ja) 2001-05-11
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