KR100390541B1 - 포토레지스트에 대해 고선택비의 에칭이 가능한반도체장치 및 그의 제조 방법 - Google Patents
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Abstract
본 발명은 고선택비의 에칭이 가능한 반도체 장치 및 그 제조방법에 관한 것으로, 특히 미세화가 진행된 반도체 장치의 제조시에 사용되는 드라이 에칭 기술에 의한 포토레지스트에 대해 고선택비의 에칭이 가능한 반도체 장치 및 그 제조방법에 관한 것이다. 본 발명은 반도체 장치를 제조하는 방법에 있어서, 반도체 기판을 위치시키는 공정; 상기 상기 반도체 기판에 콘택트 홀 사이즈가 0.5 ㎛ 이하인 콘택트 홀을 형성하는 공정; 및, CF를 포함하는 에칭가스를 포함한 에칭가스를 이용하여 상기 콘택트 홀에 에칭을 행하는 공정을 포함하고, 상기 콘택트 홀을 에칭하는 공정에서, 상기 에칭 가스가 함유하는 C4F6에 의해 에칭하는 동안 에칭 가스 중에 점유되는 C4F6의 비율은 20% 이상인 것을 포함한다.
Description
본 발명은 고선택비의 에칭이 가능한 반도체 장치 및 그 제조방법에 관한 것으로, 특히 미세화가 진행된 반도체 장치의 제조시에 사용되는 드라이 에칭 기술에 의한 포토레지스트에 대해 고선택비의 에칭이 가능한 반도체 장치 및 그 제조방법에 관한 것이다.
종래의 반도체 장치의 에칭 방법에 대해서, 도 1의 반도체 장치를 이용하여 설명한다. 도 1은 고 애스펙트비의 컨택트 홀 등을 반응성이온에칭(RIE)법에 의해 층간 절연막에 형성하는 경우에 대해 설명하고 있고, 컨택트 홀이 형성된 반도체 장치의 단면도이다.
반도체 장치를 에칭하기 위해서는, 도 1에서 나타낸 바와 같이, 먼저 층간 절연막인 SiO2막(10)막 상에 원하는 패턴으로 패터닝한 레지스트(11)를 형성한다. 그리고, 이 레지스트(11)를 마스크로 이용하여 RIE법에 의한 에칭을 행하여 컨택트 홀(12)을 형성한다. 종래, SiO2용의 에칭 가스에는 CF4, C4F6등의 F계나 CHF3, CHF3에 H2를 혼합한 H-F계의 가스가 이용되고 있다. 도 1에서 나타낸 바와 같이, 에칭의 초기 단계에서는 레지스트(11)는 마스크로서 기능한다.
그러나, 근래의 반도체 장치는 그의 미세화에 의한 레지스트 박막화와, 컨택트 홀의 애스펙트비의 증대 경향에 의해 컨택트홀(12)을 완전하게 개구할 때까지 레지스트(11)가 에칭에 견딜 수 없게 되었다. 바구어 말하자면, 에칭이 계속되기 때문에 컨택트 홀(12)을 형성하고 있는 동안에 수직으로 연장하는 가는 홈 형태로 레지스트(11)가 모두 전파하면서 에칭 마스크도 영향을 받아 소실되게 된다. 이와 같이, 에칭 마스크가 에칭 도중에 소실되어 버리기 때문에 컨택트 홀(12)의 형성부 이외의 SiO2막(10)의 표면도 에칭된다.
즉, 반도체 장치의 미세화가 진행하면 마스크가 되는 레지스트가 박막화된다. 이 때문에, RIE법에 의해 피에칭영역의 에칭을 행하고 있는 동안 주변의 레지스트의 에칭도 진행하여 버려 마스크로서의 기능을 다할 수 없어 레지스트 선택비가 아주 큰 컨택트 홀을 형성할 수 없다. 이 현상은 특히 고애스펙트비의 컨택트 홀이나 트렌치를 형성할 때 현저하게 나타나고, 제조 수율의 저하나 반도체 장치의 성능을 악화시키는 원인이 된다. 이 때문에 레지스트의 마스크성의 파손에 의한 영향을 회피하기 위한 기술이 불가결하게 되었다.
따라서, 본 발명의 제 1목적은 고선택비의 에칭이 가능한 드라이 에칭을 위해 진공 챔버내에 반도체 웨이퍼의 피처리물을 처리하기 위한 다수의 애퍼춰를 갖는 적어도 하나의 분배 플레이트와, 진공 챔버 내에 자장을 형성하는 마그네트를 갖는 진공챔버에서 에칭시 반도체 기판의 포토레지스트에 대해 고 선택비의 에칭이 가능한 반도체 장치를 제공하는 데에 있다.
또, 본 발명의 제 2목적은 C4F6를 포함하는 에칭 가스를 이용하여 컨택트 홀의 에칭을 행하는 공정에서 에칭 가스를 함유하는 탄소를 조성 중 적어도 일부로 하는 C4F6의 가스가 점유되는 일정한 비율 이상인 드라이 에칭 방법에 의해 달성된 포토레지스트에 대해 고선택비의 에칭이 가능한 반도체 장치의 제조 방법을 제공하는 데에 있다.
도 1은 종래의 드라이 에칭 방법에 대해 설명하기 위한 반도체 장치의 단면도.
도 2는 본 발명의 제1 실시 형태에 따른 포토레지스트에 대해 드라이 에칭이 가능한 MERIE 장치의 단면 구성도.
도 3a 및 도 3b는 본 발명의 제1 실시 형태에 따른 드라이 에칭 방법에 의해 반도체 장치의 제조 방법을 나타내는 반도체 장치의 단면도.
도 4는 본 발명에 따라 컨택트 홀 저면 및 SiO2막 표면에서의 각 에칭 가스에 의한 자성이 향상된 반응성 이온 에칭장치(MERIE)의 에칭 레이트를 나타내는 그래프.
<도면의 주요 부분에 대한 간단한 설명>
40 : MERIE 장치 42 : 진공 챔버
44 : 피처리물 48 : 재치대
52 : 고주파 전원 46 : 가스 도입관
54, 56 : 마그네트 91,92 : 매니폴드
400 : SiO2막 410 : 포토레지스트
420 : 반응 생성물
상기한 목적을 달성하기 위하여 본 발명의 고선택비의 에칭이 가능한 반도체 장치는 반도체 장치에 있어서,
처리영역의 에칭실로서 진공 챔버를 갖고, 이 진공 챔버 내에 피처리물을 정전기적으로 재치하는 재치대와,
상기 재치대에 대향하여 설치되며 다수의 애퍼춰를 갖는 적어도 하나의 분배 플레이트와,
상기 재치대에 고주파 전력을 인가하기 위한 고주파RF 전원과,
상기 진공 챔버 내에 에칭 가스를 도입하기 위한 적어도 하나의 가스 매니폴드와,
상기 에칭 가스를 배출하기 위한 가스 배출관과,
드로틀 밸브를 통하여 펌핑하는 진공펌프와,
상기 진공 챔버를 둘러싸도록 하여 설치되며 진공 챔버내에 자장을 형성하는 제1 및 제2 마그네트를 포함한다.
또한, 본 발명의 반도체 장치의 제조방법은 반도체 장치를 제조하는 방법에 있어서, 반도체 기판을 위치시키는 공정;
상기 반도체 기판에 콘택트 홀 사이즈가 0.5 ㎛ 이하인 콘택트 홀을 형성하는 공정; 및,
CF를 포함하는 에칭가스를 포함한 에칭가스를 이용하여 상기 콘택트 홀에 에칭을 행하는 공정을 포함하고,
상기 콘택트 홀을 에칭하는 공정에서, 상기 에칭 가스가 함유하는 C4F6에 의해 에칭하는 동안 적어도 일부로 하는 에칭 가스 중에 점유되는 C4F6의 비율은 20% 이상인 것을 특징으로 한다.
상기와 같은 본 발명 반도체 장치의 제조방법에 의하면, 트렌치나 컨택트 홀 형성시의 RIE법 등의 드라이 에칭에 있어서, 그 에칭 가스로 C4F6를 이용하고 있다. 이 가스를 이용함으로써 에칭해야 하는 영역에만 에칭이 행해지고, 에칭해서는 안될 마스크 위는 에칭하지 않고 반대로 RIE에서의 반응 생성물이 퇴적하여 에칭이 진행하지 않는다. 이 때문에 애스펙트비가 극히 큰 경우나 마스크 재의 막 두께가 매우 얇은 경우에도 충분히 큰 또는 실질적으로 무한대의 에칭 선택비를 얻는 것이 가능하다.
이하, 첨부된 도면을 참조하여 본 발명의 실시의 형태에 대해 상세하게 설명한다.
도 2는 본 발명의 제1 실시 형태에 관한 포토레지스트에 대해 고 선택비를 갖는 드라이 에칭 방법에 대해 설명하기 위한 것으로, 드라이 에칭 장치, 특히 자성이 향상된 반응성 이온 에칭장치(Magnetically Enhanced Reactive Ion Etch reactor, 이하 MERIE 장치라 한다)의 단면 구성도이다.
도 2에서 도시한 바와 같이 MERIE 장치(40)는 처리영역의 에칭실로서 진공 챔버(42)를 갖고, 이 진공 챔버(42) 내에는 반도체 웨이퍼, 유기 EL 등의 피처리물(44)과, 이 피처리물(44)이 삽입되도록 하는 개구(46)와, 상기 진공 챔버(42) 내 피처리물(44)을 클램핑하여 정전기적으로 척(chucking)하는 척(50)을 배치한 재치대(48)를 포함한다. 또, MERIE 장치(40)는 재치대(48)에 대향하여 설치되며 상기 진공 챔버(42)의 에지측에 설치되는 분배 플레이트 A, 및 센터측에 설치되는 분배 플레이트 B를 구비하고 있다(도시 안됨).
또, MERIE 장치(40)는 진공 챔버(42) 외에는 재치대(48)에 고주파 전력을 인가하기 위한 고주파RF 전원(52)과, 에칭 가스를 배출하기 위한 가스 배출관(58)과, 드로틀 밸브(60)를 통하여 펌핑하는 진공펌프(62)와, 상기 진공 챔버(86)을 둘러싸도록 쌍을 이루어 설치되며 진공 챔버(86) 내에 자장을 형성하는 제1 마그네트(54)및 제2 마그네트(56)를 갖고 있다. 이 제1 및 제2 마그네트(54,56)는 예를 들면 마그네트 코일이다.
상기 고주파RF 전원(52)은 바람직하게는 13.56 MHz에서 작동하는 것이 바람직하고, 재치대(48)상의 척(50)에 결합되어 플라즈마를 발생시키는 한편 DC 바이어스를 제어하는 전원을 제공한다.
또한, 상기 제1 마그네트(54)는 진공 챔버(42)를 둘러싸고 공급되며 플라즈마 밀도를 증가시키기 위하여 필요한 DC 자장을 발생시킨다. 또한, 상기 제2 마그네트(56)은 진공 챔버(42)를 둘러싸고 공급되며 플라즈마 밀도를 증가시키기 위하여 필요한 AC/DC 자장을 발생시킨다.
상기 가스 분배플레이트 A는 처리가스를 수용하며 처리가스를 보다 균일하게 주입하도록 다수의 분배된 애퍼춰(90,90')를 갖는 샤워헤드를 통해 에칭 처리영역(86)과 소통하는 매니폴드(88,88')을 갖는다. 에칭 처리 가스 CH4, N2, O2, CF4, 및 H2는 낮은 선택비 k- 산화물 에칭재를 포함한다.
상기 가스 분배플레이트 B 는 상기 가스 분배플레이트 A에 서와 같은 처리가스를 사용하며, 각각의 상기 가스 분배플레이트 A, B 에 도입된다. 바람직하게는 상기 가스 분배플레이트 A, B 에는 50 % 로 균등하게 주입되는 것이다.
한편, 상기 챔버(42)에 주입되는 에칭 가스는 탄소 및 산소를 조성하고, 에칭가스 중 적어도 일부로 하는 가스로서 플루오르화카본을 더 함유하고, 상기 탄소에 의해 에칭시에 생성되는 반응 생성물의 퇴적 레이트를 촉진시키고, 상기 산소에 의해 에칭 레이트를 촉진시킨다. 또 상기 에칭 가스는 각각 분자량 162.03을 가지며 다음 구조식을 갖는 화학식 1과 같이 1,3부타디엔, 1,1,2,3,4,4헥사플로우르(C4F6), 다음 화학식2와 같이 시클로부티넨, 헥사플로우르(C4F6), 또는 다음 화학식3과 같이 2-부탄, 1,1,1,4,4,4헥사플로우르(C4F6) 가운데 어느 한 화학식을 갖는 것이 바람직하다.
다음에, 이상과 같은 구성의 MERIE 장치에 의한 에칭 방법에 대해서, 도 3a 및 도 3b를 이용하여 설명한다. 도 3a 및 도 3b는 층간 절연막에 컨택트 홀을 형성하는 형태를 나타내는 유기 EL 또는 반도체 장치의 단면도이다. 도 3a는 컨택트 홀을 형성하는 도중, 도 3b는 컨택트 홀을 형성한 후의 반도체 장치의 형태를 나타내고 있다.
먼저, 반도체 웨이퍼의 표면에 층간 절연막으로서의 SiO2막(400)을 형성하고, 이 SiO2막(400) 상에 포토레지스트(410)를 도포하여 노광 및 현상을 행하고, 포토레지스트(410)를 소망의 패턴으로 패터닝한다. 그리고, 이 반도체 웨이퍼를 피처리물(44)로 하여 에칭 챔버(42) 내의 재치대(48) 상에 재치한다.
그 후, 진공 펌프(62)에 의해 진공 챔버(42) 내의 진공 탈기를 행한 후, 처리영역(86)에 가스를 도입하는 매니폴드(46)으로부터 에칭 가스를 진공 챔버(42) 내로 도입한다. 그리고, 고주파 전원(52)에 의해 재치대(48)에 RF고주파 전력을 인가한다. RF고주파 전력을 인가하면, 제1 및 제2 마그네트(54,56)에 영향을 받아 진공 챔버(42) 내에는 고밀도의 플라즈마가 발행하여 이온과 전자가 생성된다. 이들은 RF고주파 전력에 영향을 받아 고주파 전원(52)과 플라즈마 사이에는 전계가 생긴다. 이 전계 때문에 이방성을 가지고 충돌한다. 이 이온의 충돌에 의해 피처리물(44)의 에칭이 행해진다.
이 에칭시의 에칭 가스에는 먼저 SiO2용의 에칭 가스로 넓게 이용되고 있는 CF4, C4F6등의 F 계나 CHF3, CHF3에 H2를 혼합한 H-F계의 가스를 이용한다. 그리고, 상기 가스를 에칭 가스에 이용한 MERIE법에 의해 포토레지스트(410)를 마스크로 이용하여 SiO2막(400)을 에칭한다. 이 에칭에 의해, 도 3a 에서 나타낸 바와 같은 컨택트 홀을 형성한다.
다음에, 에칭 가스를 C4F6로 전환하여 MERIE법에 의한 에칭을 행한다. 그러면, 먼저 형성된 컨택트 홀의 저부에서는 에칭이 진행하지만, 포토레지스터(410) 상부에서는 MERIE에서의 반응 생성물(420)이 퇴적되어, 에칭이 전행하지 않게 되는 현상이 일어난다. 이에 의해, 포토레지스트(410)의 마스크성을 파손시키는 일 없이 컨택트 홀의 형성을 행할 수 있다.
상기 제1 실시 형태에 관한 드라이 에칭 방법에서 설명한 대로, 에칭 가스에 C4F6를 이용한 MERIE법에 의해 에칭을 행하면, 단차의 최하위에 위치하는 영역에서만 에칭이 진행하고, 다른 영역에서는 반응 생성물이 퇴적하는 것으로 에칭의 진행이 방해받는다.
이 현상은 MERIE시의 가스의 반응에 원인이 있다. 에칭 가스로서 이용되어 온 CF4, C4F6등의 F계나 CHF3, CHF3에 H2를 혼합한 H-F계의 가스는 고주파 전력에 의해 생긴 마그네트론 방전에 의해 진공 챔버(42) 내에서 플라즈마 상태가 된다. 이 플라즈마 내에서는 이온이나 라디컬이 생긴다. 이 이온의 수명 및 에칭으로의 기여율은 CH3+>CH2+>CF+>C이다. 한편, 라디컬의 에칭으로의 기여율은 CH3*>CH2*>CF*>C로서, 에칭 기여율이 낮은 것일수록 반응 생성물로서 퇴적하기 쉽다고 하는 특징이 있다.
도 4는 각 에칭 가스를 이용한 MERIE법에 의해 SiO2막 중에 에칭 홀을 형성한 경우, 컨택트 홀 저면 및 SiO2막 표면에서의 에칭 레이트와 선택비를 나타내는 그래프이다. 도 4 중의 원(O) 표시는 반도체 웨이퍼의 TEOS 에 대한 에칭레이트, 흑색사각 표시(■)는 반도체 웨이퍼의 포토레지스트의 선택비, 아스터(*) 표시는 포토레지스트의 에칭 레이트이다. 또, C4F6/O2가스를 이용할 때의 에칭 조건은 3500W 의 전력, 10 mTorr 내지 60 mTorr 의 압력, 1000A(ampere) 의 전류, 재치대의 온도가 20℃ 로서 모두 동일하다.
도시한 바와 같이, 에칭 가스로 C4F6/O2가스를 이용한 경우에는, 컨택트 홀 내에서의 에칭 레이트가 다소 떨어짐과 동시에, SiO2막 표면에서의 에칭 레이트는 증가된다. 즉 SiO2막 표면에서는 에칭이 진행하지 않고, 이 시점에서 에칭 선택비는 실질적으로 증가한다고 말할 수 있다.
상기와 같이, 본 발명에 의하면, C4F6를 에칭 가스 중 적어도 일부에 이용하여 RIE를 행함으로써, 실질적으로 무한대의 선택비를 갖는 에칭이 가능하게 된다.
또, 상기 실시 형태에서는 에칭 가스에 C4F6를 예로 들어 설명했지만, 에칭 가스의 조성은 CnHxFy(n은 임의의 정수)에서 x/y≥0.6의 조건을 만족하고 있으면, 거의 동일한 경향을 얻을 수 있다. 피에칭 재료로서는, SiO2 및 SiN을 예로 들어 설명했지만, 물론 이들 재료에 한정되는 것은 아니고, Si나 유기, 무기 SiO2에도 적용할 수 있다. 유기 SiO2는 저 유전율막을 달성할 수 있는 것으로 주목받기 시작한 재료로서, 층간 절연막을 형성하는 데에 적합한 재료라고 할 수 있다.
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- 반도체 장치를 제조하는 방법에 있어서,반도체 기판을 위치시키는 공정;상기 반도체 기판에 콘택트 홀 사이즈가 0.5 ㎛ 이하인 콘택트 홀을 형성하는 공정; 및,C4F6와 적어도 일부로 하는 탄소 및 산소 가스를 함유하는 에칭가스를 이용하여, 상기 탄소에 의해 에칭시에 생성되는 반응 생성물의 퇴적 레이트를 촉진시키고, 상기 산소에 의해 에칭 레이트를 촉진시키도록 상기 콘택트 홀에 에칭을 행하는 공정을 포함하고,상기 콘택트 홀을 에칭하는 공정에서, 상기 에칭 가스가 함유하는 C4F6에 의해 에칭하는 동안 적어도 일부로 하는 에칭 가스 중에 점유되는 C4F6의 비율은 20% 이상인 것을 특징으로 하는 반도체 장치의 제조방법.
- 제 5항에 있어서,상기 에칭 가스는 다음의 화학식 1을 포함하는 것을 특징으로 하는 반도체 장치의 제조방법.(화학식 1)
- 제 5항에 있어서,상기 에칭 가스는 다음의 화학식 2를 포함하는 것을 특징으로 하는 반도체 장치의 제조방법.(화학식 2)
Priority Applications (1)
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|---|---|---|---|
| KR10-2002-0044095A KR100390541B1 (ko) | 2002-07-26 | 2002-07-26 | 포토레지스트에 대해 고선택비의 에칭이 가능한반도체장치 및 그의 제조 방법 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR10-2002-0044095A KR100390541B1 (ko) | 2002-07-26 | 2002-07-26 | 포토레지스트에 대해 고선택비의 에칭이 가능한반도체장치 및 그의 제조 방법 |
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| KR100390541B1 true KR100390541B1 (ko) | 2003-07-04 |
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ID=27727488
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Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH04251922A (ja) * | 1991-01-09 | 1992-09-08 | Fujitsu Ltd | マグネトロン反応性イオンエッチング装置 |
| KR20020013302A (ko) * | 2000-08-14 | 2002-02-20 | 윤종용 | 반도체 장치의 비트라인 콘택홀 형성방법 |
-
2002
- 2002-07-26 KR KR10-2002-0044095A patent/KR100390541B1/ko not_active IP Right Cessation
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH04251922A (ja) * | 1991-01-09 | 1992-09-08 | Fujitsu Ltd | マグネトロン反応性イオンエッチング装置 |
| KR20020013302A (ko) * | 2000-08-14 | 2002-02-20 | 윤종용 | 반도체 장치의 비트라인 콘택홀 형성방법 |
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| Publication number | Publication date |
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| KR20020081153A (ko) | 2002-10-26 |
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