KR100669344B1 - 건식 식각 내성이 우수한 포토레지스트 형성 방법 및 이를이용한 반도체 소자 형성 방법 - Google Patents

건식 식각 내성이 우수한 포토레지스트 형성 방법 및 이를이용한 반도체 소자 형성 방법 Download PDF

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Abstract

본 발명은 실린더 구조의 스토리지 노드를 형성하기 위한 식각공정시, 식각 마스크로 사용되는 포토레지스트 패턴이 장시간 플라즈마 식각 장치에 노출되더라도, 포토레지스트의 변형이 발생하지 않도록 하기 위한 것이다. 본 발명에 의한 실린더 구조의 커패시터 제조 방법은, 트랜지스터가 형성된 반도체 기판상에 식각 저지층을 형성하는 공정과 상기 식각 저지층에 절연막을 형성하는 공정과 상기 절연막상에 포토레지스트 패턴을 형성하는 공정과 상기 포토레지스 패턴에 UV 처리를 하는 공정과 상기 패턴을 식각 마스크로 절연막과 식각 저지층을 순차적으로 식각하는 공정과 상기 기판전면에 커패시터 스토리지 노드 형성용 도전막을 형성하는 공정과 상기 커패시터 스토리지 노드를 분리하고 절연막을 습식식각으로 제거하여 커패시터 스토리지 노드를 형성하는 공정을 포함한다
포토레지스트

Description

건식 식각 내성이 우수한 포토레지스트 형성 방법 및 이를 이용한 반도체 소자 형성 방법{Method for forming a photoresist with high resistance to dry etching and method for forming a semiconductor device using the same}
도 1a 내지 도 1d는 본 발명에 따른 디램 셀커패시터 스토리지 노드의 제조 방법을 순차적으로 나타내는 단면도이다.
< 도면의 주요부분에 대한 부호의 설명 >
10 반도체 기판 20 식각저지층
30 절연막 40 포토레지스트 패턴
50 커패시터 스토리지 노드
본 발명은 포토레지스트 패턴 형성 방법 및 이를 이용한 반도체 장치의 커패시터 제조 방법에 관한 것으로서, 상세하게는 원 실린더 스택형(OCS : One Cylinder Stacked) 커패시터의 스토리지 노드를 형성하는 반도체 제조 방법에 관한 것이다.
일반적으로 반도체 디바이스가 고집적화 되어 감에 따라 메모리 셀 어레이 영역의 면적이감소하게 된다. 이에 따라, 상기 셀 어레이 영역내에서 디램(DRAM) 셀 커패시터가 차지 할수 있는 X축, Y축 방향으로의 면적이 감소하게 되고, 커패시터의 크기 또한 X축, Y축 방향으로 감소하게 된다. X축, Y축 방향으로의 커패시터의 크기의 감소는 커패시터의 용량의 감소를 발생시킨다. DRAM 장치의 메모리 저장에 사용되는 커패시터의 용량는 일정 값으로 계속 유지 되어야 함으로 상기 감소된 만큼의 커패시터의 용량은 보상 되어야 한다.
따라서, 상기 커패시터의 용량을 보상하기 위해, 커패시터 노드의 높이, 즉 Z축 방향으로의 커패시터 노드의 크기를 증가시켜 커패시터의 유효 면적을 증가시키는 방법이 제안되었다.
최근에, Z축 방향으로 커패시터의 노드의 크기를 증가시켜, 셀 커패시터의 용량을 증가시키기 위한 방법으로, 실린더 형태(Cylinder-Shaped)의 스토리지 전극이 고집적 디램 셀에 널리 채택되고 있다.
실린더 구조의 커패시터의 제조 방법은, 트랜지스터가 형성된 기판상에 식각 저지층과 커패시터 스토리지 노드 형성용 산화막을 차례대로 형성하는 단계와 상기 산화막상에 스토리지 노드가 형성될 영역을 노출시키는 포토레지스 패턴을 형성하는 단계, 상기 포토레지스 패턴을 마스크로 상기 산화막과 식각저지층을 식각하여 실린더 구조의 스토리지 노드 홀을 형성하는 단계, 상기 산화막패턴 전면에 스토리지 노드 형성용 폴리 실리콘 막을 증착하는 단계, 상기 증착된 폴리 실리콘 막을 각각의 스토리지 노드 패턴으로 분리하는 단계로 이루어진다.
커패시터 노드의 높이가 1.5㎛ 이상 일 때, 상기 커패시터 노드의 형성을 위 해 1.5㎛ 이상의 높이를 갖는 산화막을 식각해야 한다. 이 경우, 스토리지 노드 홀을 형성하기 위해, 식각 마스크로 사용되는 상기 포토레지스트 패턴이 상기 산화막을 식각하는 동안 변형 될 수 있다.
디램의 집적도는 계속해서 증가 됨에 따라, 커패시터 노드의 높이는 2.0㎛ 이상까지도 요구되고 있는 실정이다. 따라서, 스토리지 노드 홀이 형성되는 산화막의 두께도 2.0㎛ 이상의 두께로 형성되고, 포토레지스트 패턴을 식각 마스크로 사용하여 2.0㎛ 이상의 식각을 수행해야 한다. 따라서 식각 공정 시간이 길어지고, 고온의 플라즈마에 노출되는 시간이 길어지게 된다. 이로 인한 포토레지스트 패턴의 변형이 쉽게 이루어짐에 따라 불균일한 패턴의 스토리지 노드 홀(예컨대, 서로 다른 폭 및 높이를 갖는 스토리지 노드 홀)이 형성될 수 있는 문제점이 존재한다.
상술한 바와 같이 종래의 기술에 따르면, 반도체 기판의 전체에 걸쳐서 불균일한 패턴을 갖는 스토리지 노드들이 형성된다. 그 결과 상기 반도체 기판상에 균일한 패턴을 갖는 셀 커패시터를 형성하기가 어렵다.
본 발명은 상술한 종래 기술 상의 문제점들을 해결하기 위해 안출된 것으로서, 식각 공정시 마스크로 사용되는 포토레지스트 패턴이 변형되는 것을 방지할 수 있는 견고한 포토레지스트 패턴을 형성하는 방법 및 이를 이용한 반도체 소자 형성 방법을 제공하는 것을 목적으로 한다.
상술한 본 발명의 목적들을 달성하기 위한 본 발명의 포토레지스트 패턴 형 성 방법은 포토레지스트 패턴을 형성한 후 UV 큐어링 처리를 진행하는 것을 일 특징으로 한다. 이에 따라 포토레지스트 패턴 하부의 막질을 식각 하기 위한 식각 공정에서 포토레지스트 패턴이 변형되는 것을 방지할 수 있어 원하는 모양을 갖는 패턴, 홀 등을 형성할 수 있다.
상기 목적을 달성하기 위해, 본 발명의 일 실시예는 커패시터 스토리지 노드 형성 방법을제공한다. 이 방법은, 트랜지스터가 형성된 반도체 기판상(10)에 식각 저지층(20)을 형성하는 공정과 상기 식각 저지층(20)상에 절연막(30)을 형성하는 공정과 상기 절연막(30)상에 스토리지 노드를 한정하는 포토레지스트 패턴을 형성하는 공정과 상기 포토레지스 패턴(40)이 변형되는 것을 방지하기 위하여 UV 큐어링(curing) 처리를 하는 공정과 상기 포토레지스트 패턴(40)을 식각 마스크로 절연막(30)과 식각 저지층(20)을 순차적으로 식각하는 공정과 상기 기판전면에 커패시터 스토리지 노드 용 도전막을 형성하는 공정과 상기 커패시터 노드를 분리하고 절연막(30)을 습식식각으로 제거하여 커패시터 스토리지 노드(50)를 형성하는 공정을 포함한다.
이 같은 본발명의 커패시터 스토리지 노드 형성 방법에 따르면, 1.5㎛ 이상의 높이를 갖는 실린더 구조의 스토리지 노드를 형성하기 위한 식각 공정시, 식각 마스크로 사용되는 포토레지스트 패턴이 장시간 플라즈마 식각 장치에 노출되더라도, 포토레지스트의 변형이 발생하지 않도록 하여, 균일한 패턴을 갖는 스토리지 노드를 형성함으로써, 공정의 균일도 향상과 커패시터의 용량증대로 반도체의 제조 수율을 향상시킬 수 있다.
이하, 본 발명의 바람직한 실시 형태에 관계되는 커패시터 스토리지 노드 제조 방법에 관해서, 도면을 참조하여 상세히 설명한다.
본 명세서에서, 어떤 막 (또는 층, 또는 패턴)이 다른 막 또는 기판 상에 있다고 언급되어지는 경우에 그것은 다른 막 또는 기판 상에 직접 형성될 수 있거나 또는 그들 사이에 제 3의 막이 개재될 수도 있다는 것을 의미한다. 또한 도면들에 있어서, 막 및 영역들의 두께는 명확성을 기하기 위하여 과장되어진 것이다.
도 1a 내지 도1d는 본 발명에 따른 디램 셀 커패시터 스토리지 노드의 제조 방법을 순차적으로 나타내는 단면도이다.
도 1a를 참조하여 설명하면, 본 발명의 실시예에 따른 디램 셀 커패시터 제조 방법은, 먼저 반도체 기판상(10)에 셀 트랜지스터(도면에 미도시)를 형성한다. 상기 셀 트랜지스터를 포함하여 반도체 기판상에 식각저지층(20)인 실리콘 질화막(Si3N4)이 형성된다. 상기 실리콘 질화막은 스토리지 노드 홀 형성을 위한 절연막 식각시 식각저지(etch stopper) 막으로 사용된다. 절연막(30)으로 사용되는 산화막의 식각 공정을 진행하는 동안 오버 에치를 방지하기 위한 것으로 식각 저지층(20)에서 식각 공정이 멈추도록 하기 위한 것이다. 상기 실리콘 질화막(20)상에 산화막(30)이 형성되고, 상기 산화막(30)내에 스토리지 홀이 형성되므로, 상기 산화막(30)은 스토리지 노드의 높이에 해당하는 두께로 증착된다. 바람직하게는 1.5㎛ ~ 3.0㎛ 두께로 형성된다. 상기 산화막(30)으로는 비피에스지(BPSG), 유에스지(USG), 티이오에스(TEOS) 산화막등을 사용한다. 상기 산화막(30)상에 스토리지 홀을 형성 하기 위한 포토레지스트 패턴(40)을 형성하고, UV 큐어링(curing) 처리(43)를 실시하되, 약 100℃ 내지 150℃의 온도범위 에서, 바람직하게는 약 120℃로 60초간의 조건으로 실시한다. 커패시터 스토리지 노드의 높이가 증가함에 따라, 상기 산화막(30)을 식각해야 하는 공정시간이 늘어나게 된다. 따라서 포토레지스트 패턴(40)이 오랜 시간 고온의 플라즈마 상태에서 손상되어 변형을 방지하기 위하여 UV 큐어링(curing) 처리(43)를 실시한다.
도 1b를 참조하여 설명하면, 포토레지스 패턴(40)을 마스크로 산화막(30)과 실리콘 질화막(20)을 순차적으로 식각하여, 스토리지 홀(45)을 형성한다.
도 1c를 참조하여 설명하면, 도 1b에서 형성된 스토리지 홀(45)과 산화막(30')상에 도전막으로 폴리실리콘 막을 형성한다. 상기 산화막(30)상에 형성된 폴리실리콘 막을 제거함으로써 스토리지 노드(50)를 분리한다.
도 1d를 참조하여 설명하면, 커패시터 스토리지 노드 분리후 남아 있는 산화막(30')을 습식 식각으로 제거한다. 이 경우, 습식 식각액에 의한 기판상의 다른 디바이스의 손상은 식각 저지막(20')에 의해 방지 된다. 산화막이 제거된 후 커패시터 스토리지 노드(50)가 완성된다. 이후 커패시터를 완성하기 위한 공정은 통상의 공정을 따른다. 즉, 유전막(70) 및 상부전극(90)을 순차적으로 형성하여 커패시터를 완성한다.
이제까지 본 발명에 대하여 그 바람직한 실시예(들)를 중심으로 살펴보았다. 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자는 본 발명이 본 발명의 본질적인 특성에서 벗어나지 않는 범위에서 변형된 형태로 구현될 수 있음을 이해할 수 있을 것이다.
예컨대, 본 발명은 포토레지스트 패턴을 식각 마스크로 사용하여 그 하부의 절연막 또는 도전막을 식각하는 어떠한 공정에도 적용될 수 있다. 특히 하부 도전체와 상부 도전체를 연결시키기 위한 콘택 플러그 형성을 위한 절연막 식각 공정에도 적용될 수 있다.
또한 본 발명은 높은 도전막 패턴을 형성하는 공정에도 적용될 수 있다. 예컨대, 기판 상에 도전막을 형성한 후, 포토레지스트 패턴을 형성하고, 이어서 UV 큐어링 처리를 한 후 UV 큐어링 처리된 포토레지스트 패턴을 식각 마스크로 사용하여 노출된 도전막을 식각하여 도전막 패턴을 형성한다. 이와 같은 공정으로 예컨대 박스 형태의 커패시터 스토리지 노드가 형성될 수 있다.
그러므로 본 개시된 실시예들은 한정적인 관점이 아니라 설명적인 관점에서 고려되어야 한다. 본 발명의 범위는 전술한 설명이 아니라 특허청구범위에 나타나 있으며, 그와 동등한 범위 내에 있는 모든 차이점은 본 발명에 포함된 것으로 해석되어야 할 것이다.
이상에서 살펴본 바와 같이, 본 발명에 따르면, 커패시터 스토리지 노드용 포토레지스트 패턴을 UV 처리함으로써, 커패시터 스토리지 노드의 높이 증가에 따른 식각공정 시간이 길어지더라도 포토레지스트 패턴의 변형을 방지하여, 공정의 균일도 향상과 커패시터의 용량증대로 반도체의 제조 수율을 향상하는 효과가 있다.

Claims (12)

  1. 트랜지스터가 형성된 반도체 기판상에 절연막을 형성하는 단계;
    상기 절연막 상에 포토레지스트 패턴을 형성하는하는 단계;
    상기 포토레지스트 패턴에 UV 큐어링(curing) 처리를 실시하는 단계;
    상기 포토 레지스트 패턴을 식각 마스크로 이용하여, 상기 절연막을 식각하여 커패시터 스토리지 노드용 홀을 형성하는 단계;
    상기 커패시터 스토리지 노드용 홀과 상기 절연막상에 도전막을 형성하는 단계;
    상기 커패시터 스토리지 노드용 홀 밖의 도전막을 제거하여 커패시터 스토리지 노드를 형성하는 것을 특징으로 하는 반도체장치 제조 방법.
  2. 제1항에 있어서, 상기 절연막은 산화막으로 형성된 것이 특징인 커패시터를 갖는 반도체 장치 제조방법.
  3. 제2항에 있어서,
    상기 산화막의 두께는 1.0㎛ ~ 3.0㎛ 인 것이 특징인 커패시터를 갖는 반도체 장치 제조방법.
  4. 제 2항에 있어서,
    상기 산화막은 BPSG, USG, TEOS 산화막인 것이 특징인 커패시터를 갖는 반도체 장치 제조 방법.
  5. 제 1항에 있어서,
    상기 UV 큐어링(curing) 처리는 온도 100℃에서 150℃로, 50초에서 80초간 실시하는 것을 특징으로 하는 반도체 제조 방법.
  6. 트랜지스터가 형성된 반도체 기판상에 1.5㎛ ~ 3.0㎛의 두께를 갖는 산화막을 형성하는 단계;
    상기 산화막 상에 포토레지스트 패턴을 형성하는 단계;
    상기 포토레지스트 패턴에 UV 큐어링(curing) 처리를 실시하는 단계;
    상기 포토레지스트 패턴을 식각 마스크로 이용하여, 상기 산화막을 식각하여 1.5㎛ ~ 3.0㎛의 높이를 갖는 커패시터 스토리지 노드용 홀을 형성하는 단계;
    상기 커패시터 스토리지 노드용 홀과 상기 산화막 상에 도전막을 형성하는 단계;
    상기 커패시터 스토리지 노드용 홀 밖의 도전막을 제거하여 상기 스토리지 노드용 홀에 커패시터 스토리지 노드를 형성하는 것을 특징으로 하는 반도체장치 제조 방법.
  7. 제 6항에 있어서,
    기 산화막은 BPSG, USG, TEOS 산화막인 것이 특징인 커패시터를 갖는 반도체 장치 제조 방법.
  8. 제 6항에 있어서,
    상기 UV 큐어링(curing) 처리는 온도 100℃에서 150℃로, 50초에서 80초간 실시하는 것을 특징으로 하는 반도체 제조 방법.
  9. 기판 상에 물질막을 형성하고;
    상기 물질막 상에 포토레지스트 패턴을 형성하고;
    상기 포토레지스트 패턴에 대해 UV 큐어링 처리를 실시하고;
    UV 큐어링 처리된 포토레지스트 패턴을 식각 마스크로 사용하여 노출된 물질막을 식각하는 것을 포함하는 반도체 제조 방법.
  10. 제 9 항에 있어서,
    상기 UV 큐어링 처리는 온도 100℃에서 150℃로, 50초에서 80초간 실시되는 것을 특징으로 하는 반도체 제조 방법.
  11. 제 9 항 또는 제 10 항에 있어서,
    상기 물질막은 산화막으로 형성되며,
    상기 산화막을 식각하는 것에 의해 상기 산화막 내에 콘택 홀이 형성되고,
    상기 콘택 홀 내부 및 산화막 상에 도전막을 형성하는 것을 더 포함하는 반 도체 제조 방법.
  12. 제 9 항 또는 제 10 항에 있어서,
    상기 물질막은 도전막으로 형성되며, 상기 도전막을 식각하는 것에 의해 도전막 패턴이 형성되는 것을 특징으로 하는 반도체 제조 방법.
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