KR100637096B1 - 반도체 장치의 제조방법 - Google Patents
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Abstract
본 발명은 상부의 금속배선과 하부의 비트라인을 연결시킬 콘택홀을 안정적으로 형성할 수 있는 반도체 장치의 제조방법을 제공하기 위한 것으로, 이를 위해 본 발명은 소정공정이 형성된 기판상에 비트라인을 형성하는 단계; 상기 비트라인 상에 비트라인 보호용 실리콘질화막하드마스크를 형성하는 단계; 상기 비트라인 보호용 실리콘질화막하드마스크 상에 산화막 계열의 층간절연막을 형성하는 단계; 상기 층간절연막 및 상기 비트라인 보호용 실리콘질화막하드마스크를 선택적으로 식각하여 상기 비트라인이 노출되는 콘택홀을 형성하는 단계; 선택적 등방성 식각공정으로 상기 콘택홀 하단의 측벽에 있는 상기 실리콘질화막하드마스크의 측면을 식각하여 상기 콘택홀의 하단 폭을 넓히는 단계; 세정공정을 통해 상기 콘택홀 상단의 측벽에 있는 상기 층간절연막을 선택적으로 식각하여 상기 콘택홀의 하단폭과 동일하게 상기 콘택홀의 상단 폭을 넓히는 단계; 및 상기 콘택홀에 도전성 물질을 매립하여 콘택플러그를 형성하는 단계를 포함하는 반도체 장치의 제조방법을 제공한다.
반도체, 비트라인, 콘택플러그, 등방성식각, 금속배선.
Description
도1a 내지 도1c는 종래기술에 의한 반도체 장치의 제조방법을 나타내는 도면.
도2는 종래기술에 의한 반도체 장치를 제조할 때의 문제점을 나타낸 전자현미경사진.
도3a 내지 도3d는 본 발명의 바람직한 실시예에 따른 반도체 장치의 제조방법을 나타내는 도면.
* 도면의 주요부분에 대한 부호의 설명 *
30 : 기판
31 : 비트라인
32 : 비트라인용 하드마스크
33 : 제1층간절연막
34 : 캐패시터의 플레이트
35 : 제2층간절연막
본 발명은 반도체 장치에 관한 것으로, 특히 반도체 장치의 콘택플러그 제조방법에 관한 것이다.
반도체 소자, 특히 디램(DRAM)이 고집적화 되어 감에 따라 워드 라인, 비트 라인등과 같은 도전성 패턴들은 그 간격이 점점 줄어들고 있고 있으며, 콘택을 형성할 영역 또한 그 크기가 줄어들고 있다. 콘택 영역의 마진이 충분할 경우에는 포토레지스트 패턴을 마스크로 한 일반적인 식각 공정으로 콘택홀을 형성하고, 이 콘택홀과 배선 영역에 도전성 물질을 매립하여 하부 도전층과 전기적으로 연결하였다.
그러나, 소자가 점점 고집적화 되어감에 따라 콘택 영역의 마진이 부족하여 자기정렬 콘택 공정을 통해 콘택홀을 형성하는 방식이 도입되었다.
또한, 콘택홀의 크기가 작아짐에 따라 도전성 물질로 콘택홀을 양호하게 매립하기 어려워 매립 특성이 우수한 도전성 물질을 사용하여 콘택홀만을 매립시키는 콘택플러그 방식이 널리 채택되고 있다.
종래에는 콘택플러그 형성에 도핑된(Doping) 폴리 실리콘이나 텅스텐(W)을 사용하여 콘택플러그를 형성하나, 최근에는 도핑된 폴리 실리콘보다 상대적으로 저항이 낮은 텅스텐 플러그를 주로 사용하기도 한다.
도1a 내지 도1c는 종래기술에 의한 반도체 장치의 제조방법을 나타내는 도면 이다.
종래기술에 의한 반도체 장치의 제조방법은 도1a에 도시된 바와 같이, 먼저 소정공정이 완료된 기판(10)에 비트라인(11)을 형성한다.
이어서 비트라인(11)상에 비트라인용 하드마스크(12)를 형성한다. 이어서 비트라인용 하드마스크(12)상에 층간절연막(13)을 형성한다. 이어서 층간절연막(13)상에 다시 층간절연막(13)을 형성한다. 여기서 도면부호 14는 캐패시터의 플레이트(14)를 나타내는 것이다.
여기서 하드마스크(12)는 자기정렬 콘택을 형성시키기 위해 형성되는 막으로서, 자기정렬 콘택을 형성할 때에 비트라인을 보호하기 위한 막이다.
자기정렬 콘택이란 반도체 장치가 고집적화되면서 하단에 형성된 도전체과 연결할 콘택의 형성영역 너무 작기 때문에 정확하게 도전체와 일치하는 콘택홀을 형성할 수 없어서, 예정된 영역보다 일정부분 더 크게 콘택을 형성하는 기술이다.
이를 위해서는 주변에 다른 도전체가 노출되지 않도록 연결을 원하지 않는 도전체의 상부에는 콘택홀을 형성하기 위한 식각공정시에 식각되지 않는 하드마스크막을 형성시켜 놓게 된다.
전술한 비트라인용 하드마스크도 자기정렬 콘택 형성시 비트라인을 보호하기 위한 막이다.
이어서 도1b에 도시된 바와 같이, 후속공정에 금속배선과 연결된 콘택플러그를 형성하기 위해서 층간절연막(13, 15)과 비트라인용 하드마스크(12)를 선택적으로 제거하여 콘택홀(X)을 형성한다. 이 때 콘택홀(X)의 하단과 상단의 폭은 대체로 'A'로 같다.
이어서 도1c에 도시된 바와 같이, 화학용액(예를 들어 완충산화막용액(Buffered Oxide etchants))을 이용하여 세정공정을 진행하는데, 이 때 층간절연막(13)의 측벽은 일정부분 제거되어 콘택홀의 상단부분은 그 폭이 'B'로 넓어지나, 콘택홀의 하단부분은 그 폭이 여전히 'A'를 유지하게 된다.
이는 콘택홀(X)의 하단부분은 측벽이 하드마스크로 되어 있기 때문에 세정공정시에 사용하는 용액으로는 폭이 넓어지지 않는 것이다.
반도체 장치가 고집적화 될수록 콘택홀을 형성하기 위해 제거해야할 층간절연막은 더 두꺼워지고 있다. 따라서 한번의 식각공정으로 콘택홀의 폭과 깊이를 원하는 만큼 신뢰성있게 안정적으로 형성하기는 매우 어렵다.
따라서 한번의 건식식각공정으로는 1차적으로 폭이 'A'인 콘택홀(X)을 형성한 다음, 후속 습식세정공정시에 콘택홀의 폭을 일정부분 넓혀서 필요한 폭인 'B'를 가지는 콘택홀을 형성시키고 있다.
그러나, 비트라인(11)의 상부에는 비트라인(11)을 보호하기 위한 하드마스크막(12)가 형성되어 있는 관계로 하단에는 여전히 폭이 'A'로 유지되고 있다.
따라서 이 상태에서 콘택홀에 도전성 물질을 매립하여도 비트라인과 연결되는 콘택플러그의 하단에는 저항이 높아지며, 또한 심한 경우에는 도전성 물질이 콘택홀의 하단까지 매립되지 않아서 비트라인과 콘택플러그가 연결되지 못하는 경우도 있다.
도2는 종래기술에 의한 반도체 장치를 제조할 때의 문제점을 나타낸 전자현 미경사진으로서, 전술한 바와 같이 상단부분은 세정공정에서 콘택홀의 폭이 더 넓어졌으나, 하단부분은 세정공정에서 콘택홀의 폭이 넓어지지 않았다.
본 발명은 상기의 문제점을 해결하기 위한 것으로, 상부의 금속배선과 하부의 비트라인을 연결시킬 콘택홀을 안정적으로 형성할 수 있는 반도체 장치의 제조방법을 제공함을 목적으로 한다.
상기의 과제를 달성하기 위하여 본 발명은 소정공정이 형성된 기판상에 비트라인을 형성하는 단계; 상기 비트라인 상에 비트라인 보호용 실리콘질화막하드마스크를 형성하는 단계; 상기 비트라인 보호용 실리콘질화막하드마스크 상에 산화막 계열의 층간절연막을 형성하는 단계; 상기 층간절연막 및 상기 비트라인 보호용 실리콘질화막하드마스크를 선택적으로 식각하여 상기 비트라인이 노출되는 콘택홀을 형성하는 단계; 선택적 등방성 식각공정으로 상기 콘택홀 하단의 측벽에 있는 상기 실리콘질화막하드마스크의 측면을 식각하여 상기 콘택홀의 하단 폭을 넓히는 단계; 세정공정을 통해 상기 콘택홀 상단의 측벽에 있는 상기 층간절연막을 선택적으로 식각하여 상기 콘택홀의 하단폭과 동일하게 상기 콘택홀의 상단 폭을 넓히는 단계; 및 상기 콘택홀에 도전성 물질을 매립하여 콘택플러그를 형성하는 단계를 포함하는 반도체 장치의 제조방법을 제공한다.
이하, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예를 첨부된 도면을 참조하여 설명하기로 한다.
도3a 내지 도3d는 본 발명의 바람직한 실시예에 따른 반도체 장치의 제조방법을 나타내는 도면이다.
본 실시예에 따른 반도체 장치의 제조방법은 도3a에 도시된 바와 같이, 먼저 소정공정이 완료된 기판(30)에 비트라인(31)을 형성한다.
이어서 비트라인(31)상에 비트라인용 하드마스크(32)를 형성한다. 비트라인용 하드마스크(32)는 실리콘질화막을 이용한다.
이어서 비트라인용 하드마스크(32)상에 제1층간절연막(33)을 형성한다.
제1층간절연막(33)은 도핑된 절연막으로서 PSG(Phospho-Silicate Glass), BPSG(Boro-Phospho-Silicate Glass), BSG(Boro-Silicate Glass), SOG(Spin on Glass)등의 이용한 막을 사용하며, 또한 제1층간절연막(33)은 도핑이 안된 층간절연막이며, MTO(Medium Temperature Deposition of Oxide), HTO(High Temperature Oxide), TEOS(Tetraethylorthosilicate)등을 사용하여 형성한다.
이어서 제1층간절연막(33) 상에 제2층간절연막(35)을 형성한다.
제2층간절연막(35)은 도핑된 절연막으로서 PSG(Phospho-Silicate Glass), BPSG(Boro-Phospho-Silicate Glass), BSG(Boro-Silicate Glass), SOG(Spin on Glass)등의 이용한 막을 사용하며, 또한 제2층간절연막(35)은 도핑이 안된 층간절연막이며, MTO(Medium Temperature Deposition of Oxide), HTO(High Temperature Oxide), TEOS(Tetraethylorthosilicate)등을 사용하여 형성한다. 여기서 도면부호 34는 캐패시터의 플레이트를 나타내는 것이다.
또한, 여기서 하드마스크(32)는 자기정렬 콘택을 형성시키기 위해 형성되는 막으로서, 자기정렬 콘택을 형성할 때에 비트라인을 보호하기 위한 막이다.
이어서 도3b에 도시된 바와 같이, 후속공정에 금속배선과 연결된 콘택플러그를 형성하기 위해서 제1,2층간절연막(33, 35)과 비트라인용 하드마스크(32)를 선택적으로 제거하여 콘택홀(X)을 형성한다. 이 때 콘택홀(X)의 하단과 상단의 폭은 대체로 'A'로 같다.
이어서 도3c에 도시된 바와 같이, 선택적 등방성식각을 실시하여 콘택홀 하단의 비트라인용 하드마스크(32)의 측면을 일부 제거하여 콘택홀의 하단 폭을 늘린다. 이때 선택적 등방성식각은 10 ~ 500Å/side 로 공정을 진행한다.
이 때 선택적 등방식각은 비트라인용 하드마스크/제1,2층간절연막의 선택비를 1 이상으로 하여 습식식각 또는 건식식각으로 진행한다.
건식식각 공정으로 할 때는 ICP(Inductively Coupled Plasma), TCP(Tramsformaer Coupled Plasma), ECR(Electron Cyclotron Resonance), DPS(Decouped Plasma Source)등의 플라즈마 발생장치를 사용하며, CF4/O2를 이용하여 절연막 대 하드마스크로 사용된 질화막의 선택비를 조절한다.
또한, 습식시각공정으로 진행할 때는 사용하는 용액은 인산(H3PO4)을 이용한다.
이 때 비트라인용 하드마스크(32)가 실리콘질화막으로 되어 있기 때문에 인산용액에 의해 실리콘질화막만 선택적으로 식각이 가능하다.
이어서, 도3d에 도시된 바와 같이, 화학용액(예를 들어 완충산화막용액(Buffered Oxide etchants))을 이용하여 세정공정을 진행하는데, 이 때 제1,2층간절연막(33, 35)의 측벽은 일정부분 제거되어 콘택홀의 상단부분은 그 폭이 'B'로 넓어진다.
이 때의 공정으로 콘택홀(X)의 하단부분이 넓어지지는 않으나 전술한 선택적 등방성 식각공정에 의해 콘택홀(X)의 하단부분은 이미 폭이 B로 넓어져 있는 상태이다.
또한, 이 때의 선택적 등방식 식각과 세정공정을 이용해서 콘택홀의 주변 요철을 제거하게 된다.
이어서 콘택홀(X)에 도전성 물질을 매립하여 콘택플러그를 형성하고, 형성된 콘택플러그와 연결되는 금속배선을 형성한다.
본 발명의 기술 사상은 상기 바람직한 실시예에 따라 구체적으로 기술되었으나, 상기한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술 사상의 범위 내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다.
본 발명에 의해서 하부층인 비트라인과 오버랩 마진이 확보되지 않은 상황에서도 안정적인 콘택플러그를 형성할 수 있다. 따라서 본 발명의 반도체 장치의 제조공정에 적용하게 되면, 수율 향상 및 제조된 반도체 장치의 신뢰성을 향상시킬 수 있다.
Claims (7)
- 삭제
- 소정공정이 형성된 기판상에 비트라인을 형성하는 단계;상기 비트라인 상에 비트라인 보호용 실리콘질화막하드마스크를 형성하는 단계;상기 비트라인 보호용 실리콘질화막하드마스크 상에 산화막 계열의 층간절연막을 형성하는 단계;상기 층간절연막 및 상기 비트라인 보호용 실리콘질화막하드마스크를 선택적으로 식각하여 상기 비트라인이 노출되는 콘택홀을 형성하는 단계;선택적 등방성 식각공정으로 상기 콘택홀 하단의 측벽에 있는 상기 실리콘질화막하드마스크의 측면을 식각하여 상기 콘택홀의 하단 폭을 넓히는 단계;세정공정을 통해 상기 콘택홀 상단의 측벽에 있는 상기 층간절연막을 선택적으로 식각하여 상기 콘택홀의 하단폭과 동일하게 상기 콘택홀의 상단 폭을 넓히는 단계; 및상기 콘택홀에 도전성 물질을 매립하여 콘택플러그를 형성하는 단계를 포함하는 반도체 장치의 제조방법.
- 제 2 항에 있어서,상기 상기 실리콘질화막하드마스크의 선택적 등방성 식각은,건식식각공정 또는 습식식각공정을 이용하는 것을 특징으로 하는 반도체 장치의 제조방법.
- 제 2 항에 있어서,상기 선택적 등방성 식각은 상기 콘택홀의 측벽이 10 ~ 500Å/side로 진행하는 것을 특징으로 하는 반도체 장치의 제조방법.
- 제 3 항에 있어서,상기 습식식각공정은 인산을 이용하여 공정은 진행하는 것을 특징으로 하는 반도체 장치의 제조방법.
- 제 3 항에 있어서,상기 건식식각공정은ICP, TCP, ECR, DPS 중 선택된 플라즈마 발생장치를 이용하여 공정을 진행하는 것을 특징으로 하는 반도체 장치의 제조방법.
- 제 3 항에 있어서,상기 건식식각공정은CF4/O2의 가스비로 상기 층간절연막과 상기 실리콘질화막하드마스크의 식각선택비를 조절하는 것을 특징으로 하는 반도체 장치의 제조방법.
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2004
- 2004-06-30 KR KR1020040049866A patent/KR100637096B1/ko not_active IP Right Cessation
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| KR101546290B1 (ko) | 2013-12-30 | 2015-08-21 | 주식회사 테스 | 반도체 소자의 식각공정 |
Also Published As
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