KR100636564B1 - 잡음 제거 회로 - Google Patents

Abstract

하나의 반도체 기판 상에 일체로 형성될 수 있으며, 잡음 성분 제거의 정확도를 향상시킬 수 있는 잡음 제거 회로를 제공하는 것이 목적이다. 잡음 제거 회로는, 입력 신호에 포함된 잡음 성분을 검출하는 고역통과 필터, 검출된 잡음 성분에 대응하는 펄스 신호를 발생시키는 펄스 발생 회로, 입력 신호를 지연시키는 아날로그 지연 회로 (252), 및 펄스 신호의 출력 타이밍에 따라 지연된 신호에 포함된 잡음 성분을 제거하는 출력 회로를 구비한다. 아날로그 지연 회로 (252) 는, 스위치 (51 내지 56) 를 연속적인 순서로 전기적 연속이 되게 하고, 각 시점에서 복수의 커패시터 (81 내지 86) 내에 입력 신호 전압을 홀딩하고, 스위치 (61 내지 66) 를 전기적 연속이 되게 하여 업데이트되기 전에 홀딩된 전압을 추출함으로써, 입력 신호의 출력 타이밍을 지연시킨다.

마스킹, 아날로그 지연 회로, 시정수 회로, 1-샷 회로, 펄스 발생 회로, 아날로그 스위치, 커패시터

Description

잡음 제거 회로{NOISE FILTER CIRCUIT}

기술 분야

본 발명은 수신기 내의 신호에 포함된 잡음 성분을 제거하는 잡음 제거 회로에 관한 것이다.

배경 기술

다른 차량 탑재 장치에 의해 유발되는 잡음은 차량에 탑재된 AM 또는 FM 수신기로의/로부터의 신호 입력/출력에 혼합되기 쉽다. 따라서, 보통 다양한 유형의 잡음 제거 회로가 채택된다. 일례로, 신호로부터 잡음 성분을 추출함으로써, 잡음 성분에 대응하는 신호의 일부를 마스킹함으로써, 그리고 입력 신호 직전의 전압을 유지함으로써 잡음을 제거하는 방법이 있다. 이 방법으로, 잡음을 마스킹하기 위해 펄스 신호가 발생된다. 그러나, 잡음을 마스킹하려면, 잡음이 발생하는 타이밍과 이 잡음 발생에 기초하여 펄스가 발생되는 타이밍이 일치해야 한다. 펄스 신호를 발생시키기 위해서는 당연히 소정의 시간이 필요하므로, 잡음이 제거될 신호를 소정 시간만큼 지연시키는 아날로그 지연 회로가 필요해진다. 종래에는, 복수의 단 (4 단 등) 의 베셀 (Bessel) 타입 필터가 이 지연 회로로서 사용되었다.

한편, 전술한 베셀 타입 필터는 저항, 커패시터, 연산 증폭기 (operational amplifier) 에 의해 구성되므로, 저항 및 커패시터의 소자 정수 (device constant) 를 고려하면, 아날로그 지연 회로 전체, 즉 잡음 제거 회로 전체가 하나의 반도체 기판에 형성될 수 없다. 특히, 큰 소자 정수를 갖는 저항 및 커패시터가 한 반도체 기판 상에 형성된다 하여도, 반도체 기판 상에 형성된 저항 등의 소자 상수 편차가 크다. 그러므로, 아날로그 지연 회로의 지연 시간은 현저히 변한다. 잡음만을 정확히 제거하려 한다면, 아날로그 지연 회로의 지연 시간은 높은 정확도로 정해져야 한다. 반도체 기판 상에 형성된, 베셀 타입 필터를 사용하는 아날로그 지연 회로에서는 이러한 정확도 요청을 만족시키기 어렵다.

발명의 개시

본 발명은 이러한 시각에서 발명되었으며, 그 목적은 하나의 반도체 기판 상에 일체로 형성될 수 있으며, 잡음 성분 제거의 정확도를 향상시킬 수 있는 잡음 제거 회로를 제공하는 것이다.

전술한 문제를 극복하기 위해, 본 발명에 따른 잡음 제거 회로는, 입력 신호에 포함된 잡음 성분을 검출하는 고역통과 필터; 고역통과 필터로부터의 잡음 성분 출력의 전압 레벨이 소정의 기준값 이상인 때에 소정의 폭을 가지는 펄스를 발생시키는 펄스 발생 회로; 입력 신호를 소정 시간만큼 지연시키고, 지연된 신호를 출력하는 아날로그 지연 회로; 및 펄스 발생 회로에 의해 발생된 펄스가 입력되는 때에, 직전 타이밍에 아날로그 지연 회로로부터 출력된 신호를 홀딩하고, 다른 경우에는 변화되지 않은 아날로그 지연 회로로부터의 신호 출력을 출력하는 출력 회로를 구비한다. 또한, 아날로그 지연 회로는, 복수의 커패시터, 상이한 타이밍에 소정의 순서로 복수에 커패시터로 입력 신호를 공급하여, 복수의 커패시터가 공급 타이밍에 대응하는 입력 신호의 전압을 각각 홀딩하도록 하는 복수의 제 1 스위치; 및 전압이 홀딩되는 다음 타이밍에 도달하기 전에, 복수의 커패시터에 의해 각각 홀딩된 입력 신호의 전압을 추출하는 복수의 제 2 스위치를 구비한다. 전술한 바와 같이, 아날로그 지연 회로 내의 복수의 제 1 스위치는 연속적인 (sequential) 순서로 전기적 연속이 되고, 각 시점에서의 입력 신호의 전압은 복수의 커패시터 각각에 홀딩되며, 복수의 제 2 스위치들은 전기적 연속이 되고 홀딩된 전압은 업데이트되기 전에 추출되며, 그럼으로써 신호의 출력 타이밍은, 제 1 스위치가 전기적 연속이 되는 때로부터 제 2 스위치가 전기적 연속이 되는 때까지 요구되는 시간만큼 지연될 수 있다. 특히, 아날로그 지연 회로는, 그 단선 상태가 스위칭될 수 있는 제 1 및 제 2 스위치와 신호의 전압을 각각 홀딩하는 커패시터를 사용하여 구성된다. 이는 큰 소자 정수를 갖는 저항과 커패시터를 사용할 필요를 없앤다. 그 결과, 아날로그 지연 회로를 포함하는 잡음 제거 회로 전체가 하나의 반도체 기판 상에 용이하게 형성될 수 있다. 또한, 제 1 스위치가 전기적 연속이 되는 때부터 제 2 스위치가 전기적 연속이 되는 때까지 요구되는 시간이 신호의 지연 시간이 된다. 그러므로, 펄스 발생 회로에 의해 펄스가 발생되는 타이밍과 아날로그 지연 회로에 의해 구현되는 지연 시간이 정확히 일치할 수 있도록, 지연 시간은 소자 정수의 편차와 무관하게 정해질 수 있다. 그 결과, 잡음 성분 제거의 정확도가 향상될 수 있다.

본 발명에 따른 다른 잡음 제거 회로는, 입력 신호에 포함된 잡음 성분을 추출하는 잡음 추출 회로; 잡음 추출 회로로부터의 잡음 성분 출력의 전압 레벨이 소정의 기준 전압 이상이 되는 타이밍에 소정의 폭을 갖는 펄스를 발생시키는 펄스 발생 회로; 복수의 커패시터, 상이한 타이밍에 소정의 순서로 복수의 커패시터 각각에 입력 신호를 공급하여 복수의 커패시터가 각각 공급 타이밍에 대응하는 입력 신호의 전압을 홀딩하도록 하는 복수의 제 1 스위치, 및 소정의 폭을 갖는 펄스가 펄스 발생 회로로부터 출력되는 때까지 필요한 소정의 시간만큼 지연된 타이밍에 복수의 커패시터가 소정의 순서로 복수의 커패시터에 의해 각각 홀딩된 입력 신호의 전압을 출력하도록 하는 복수의 제 2 스위치를 구비하는 아날로그 지연 회로; 및 소정의 폭을 갖는 펄스가 펄스 발생 회로로부터 출력되는 때에, 직전 타이밍에 아날로그 지연 회로로부터 출력된 신호를 홀딩하고, 다른 경우에는 변화되지 않은 아날로그 지연 회로로부터의 신호 출력을 출력하는 출력 회로를 구비한다.

본 발명에 따르면, 제 1 스위치가 전기적 연속이 되는 때로부터 제 2 스위치가 전기적 연속되는 때까지 필요한 시간이 입력 신호의 지연 시간이 되고, 그에 의해 지연 시간은 소자 정수의 편차에 무관하게 정해질 수 있다. 그 결과, 잡음이 검출된 때로부터 펄스 발생 회로가 소정의 폭을 가지는 펄스를 발생시키는 때까지 필요한 시간과, 아날로그 지연 회로에 의해 구현되는 지연 시간을 용이하게 정확히 일치하도록 할 수 있으며, 그에 의해 잡음 제거의 정확도가 향상될 수 있다. 또한, 아날로그 지연 회로는 복수의 제 1 및 제 2 스위치와 복수의 커패시터에 의해 구성되며, 그에 의해 아날로그 지연 회로는 큰 소자 정수를 갖는 저항 및 커패시터를 사용하지 않고 구현될 수 있다. 그 결과, 예를 들어, 아날로그 지연 회로를 포함하는 잡음 제거 회로 전부가 하나의 반도체 기판 상에 용이하게 형성될 수 있다.

또한, 전술한 복수의 제 2 스위치의 출력 단자를 공통으로 연결하는 것이 바람직하다. 그 결과, 복수의 커패시터 각각에 분산되고 그에 의해 홀딩되는 신호의 전압은 아날로그 지연 회로로부터 연속적인 신호로 출력될 수 있다.

또한, 전술한 복수의 제 1 스위치를 배타적으로 전기적 연속이 되도록 만드는 것이 바람직하다. 또는, 전술한 복수의 제 2 스위치를 배타적으로 전기적 연속이 되도록 만드는 것이 바람직하다. 그 결과, 아날로그 지연 회로 내 복수의 커패시터 각각의 충전 및 방전 동작이 개별적으로 수행될 수 있어, 각각의 커패시터의 충전 및 방전 동작이 안정화될 수 있다.

또한, 전술한 복수의 제 1 및 제 2 스위치 각각은 p-채널 타입의 FET 와 n-채널 타입의 FET 를 병렬로 연결하여 구성된 아날로그 스위치인 것이 바람직하다. 그 결과, 제 1 및 제 2 스위치가 전기적으로 연속이도록 만들어진 때의 저항 값이 입력 신호의 전압에 관계없이 거의 일정하도록 만들어질 수 있어, 입력 신호의 전압 변화에 기인한 아날로그 지연 회로의 출력 신호의 왜곡의 발생을 방지할 수 있다.

또한, 전술한 아날로그 지연 회로가, 복수의 제 1 및 제 2 스위치를 주기적으로 선택하는 클록 신호를 발생하기 위한 클록 발생 수단을 더 구비하는 것이 바람직하다. 복수의 제 1 및 제 2 스위치의 단선 타이밍은 클록 신호를 발생시킴으로써 제어될 수 있으며, 그에 의해 복잡한 제어 기제 (mechanism) 의 필요성이 없어질 수 있으며, 회로 구성이 간단해질 수 있다.

또한, 전술한 아날로그 지연 회로는, 복수의 제 2 스위치를 통해 복수의 커패시터에 연결된 출력 커패시터를 더 포함하는 것이 바람직하다. 그 결과, 복수의 커패시터로부터 출력신호가 간헐적으로 추출되더라도, 출력 신호 전압의 갑작스러운 변동이 억제될 수 있다.

또한, 전술한 출력 커패시터의 커패시턴스를 복수의 커패시터의 커패시턴스 각각보다 작은 값으로 정하는 것이 바람직하다. 그 결과, 복수의 커패시터에 의해 홀딩된 전압과 함께 변하는 출력 신호가 용이하게 추출될 수 있다.

또한, 구성부품이 하나의 반도체 기판 상에 일체로 형성될 수 있는 것이 바람직하다. 전술한 아날로그 지연 회로를 이용하여, 잡음 제거 회로 전체가 일체로 형성될 수 있다. 이는 회로 전체의 크기와 비용을 감소시킬 수 있다.

이외에도, 클록 발생 수단은, 한 주기가 소정의 폭을 갖는 펄스가 펄스 발생 회로로부터 출력되는 때까지 필요한 시간인 클록 신호를 제 1 및 제 2 스위치에 연속적인 순서로 공급한다.

도면의 간략한 설명

도 1 은 한 바람직한 실시형태에 따른 잡음 제거 회로를 포함하는 FM 수신기의 부분 구조를 도시한다.

도 2 는 도 1 에 도시된 잡음 제거 회로의 구조를 도시한다.

도 3 은 바람직한 실시형태에 따른 잡음 제거 회로의 동작 상태를 도시하는 타이밍 도이다.

도 4 는 시정수 회로를 도시하는 회로 블록도이다.

도 5 는 시정수 회로의 구체적 구성을 도시하는 회로도이다.

도 6 은 아날로그 지연 회로의 구성의 상세를 도시한다.

도 7 은 아날로그 지연 회로의 동작 타이밍을 도시한다.

본 발명 실시의 최적 형태

이하에서, 본 발명이 적용된 한 바람직한 실시형태에 따른 잡음 제거 회로를 도면을 참조하여 설명한다.

도 1 은 한 바람직한 실시형태에 따른 잡음 제거 회로를 포함하는 FM 수신기의 부분 구성을 도시한다. 도 1 에 도시된 바와 같이, 본 바람직한 실시형태의 FM 수신기는 FM 검출 회로 (10), 잡음 제거 회로 (30), 및 스테레오 복조 회로 (60) 을 구비하여 구성된다. FM 검출 회로 (10) 는, 중간 주파수 증폭 회로 (도시되지 않음) 에 의해 증폭된 중간 주파수 신호에 대해 FM 검출 프로세스를 수행하여 스테레오 복합 신호를 출력한다. 잡음 제거 회로 (30) 는, FM 검출 회로 (10) 로부터 입력된 FM 스테레오 복합 신호에 포함된 잡음을 제거한다. 스테레오 복조 회로 (60) 는 입력 스테레오 복합 신호에 포함된 L 및 R 신호를 분리하기 위한 스테레오 복조 프로세스를 수행한다.

도 2 는 도 1 에 도시된 잡음 제거 회로 (30) 의 구성을 도시한다. 도 2 에 도시된 바와 같이, 잡음 제거 회로 (30) 는 고역통과 필터 (HPF; 232), 증폭기 (234), 전파 정류 회로 (236), 시정수 회로 (100), 전압 비교기 (240), 1-샷 (1- shot) 회로 (242), 증폭기 (250), 아날로그 지연 회로 (252), FET (254), 커패시터 (256), 및 버퍼 (258) 을 구비하여 구성된다. 이 바람직한 실시형태에서, 잡음 제거 회로 (30) 및 그 주변 회로 전부는 하나의 반도체 기판 상에, 필요에 따라 CMOS 공정 등에 의해 일체로 형성된다.

고역통과 필터 (잡음 추출 회로에 대응) (232) 는 FM 검출 회로 (10) 로부터 출력된 스테레오 복합 신호에 포함된 잡음 성분인 고주파 성분만을 통과시킨다. 증폭기 (234) 는 고역통과 필터 (232) 를 통과한 잡음 성분을 인가된 제어 전압에 대응하는 게인으로 증폭한다. 전파 정류 회로 (236) 는 증폭기 (234) 로부터의 증폭된 잡음 성분 출력에 대해 전파 정류를 수행한다. 일반적으로, 소정의 전압 레벨을 갖는 신호에 혼합된 잡음은 양극성을 갖는 잡음에 더해진 음극성을 갖는 잡음이다. 그러므로, 전파 정류 회로 (236) 는 상이한 극성을 갖는 두 유형의 잡음 성분을 정류하고, 동일한 극성을 갖는 잡음 성분을 생성한다. 시정수 회로 (100) 는, 전파 정류 회로 (236) 에 의해 정류된 잡음 성분을 소정의 시정수로 평활화 (smoothing) 하여 증폭기 (234) 에 인가되는 제어 전압을 발생시킨다. 시정수 회로 (100) 의 상세한 구성 및 그 동작은 이후에 설명될 것이다.

전압 비교기 (240) 는 전파 정류 회로 (236) 에 의해 정류된 잡음 성분과 소정의 기준 전압 (Vref) 간의 비교를 수행하고, 피크 값이 기준 전압 (Vref) 을 초과하는 잡음에 대응하여 출력 레벨을 고 (high) 레벨로 한다. 1-샷 회로 (242) 는, 전압 비교기 (240) 의 출력이 고 레벨일 때, 즉 잡음이 검출된 때에 소정의 펄스 폭을 갖는 1-샷 펄스를 발생시킨다.

증폭기 (250) 는, 검출되어 FM 검출 회로 (10) 로부터 출력된 스테레오 복합 신호를 증폭한다. 아날로그 지연 회로 (252) 는 입력 스테레오 복합 신호를 소정의 시간만큼 지연시키고, 지연된 신호를 출력한다. 이 지연 시간은, 상기 고역 통과 필터 (232) 로부터 1-샷 회로 (242) 까지의 각 회로의 처리 시간에 대응하여 정해진다. FET (254) 는 아날로그 지연 회로 (252) 로부터 출력된 스테레오 복합 신호를 통과시키거나, 신호를 인터럽트 하는 스위칭 소자이다. FET (254) 는 1-샷 회로 (242) 로부터 출력된 펄스가 게이트로 입력될 때 스테레오 복합 신호를 인터럽트 하거나, 다른 경우에는 신호를 통과시킨다. 커패시터 (256) 는, 스테레오 복합 신호가 FET (254) 에 의해 인터럽트 되는 때에, 신호의 직전 레벨을 홀딩한다. 버퍼 (258) 는 높은 입력 임피던스를 가진다. FET (254) 를 통과하는 스테레오 복합 신호, 또는 인터럽트 직전의 커패시터 (256) 에 의해 홀딩된 전압은 이 버퍼 (258) 를 통해 외부적으로 추출된다.

전술한 전압 비교기 (240) 와 1-샷 회로 (242), 및 FET (254), 커패시터 (256), 그리고 버퍼 (258) 는 각각 펄스 발생 회로와 출력 회로에 대응한다.

도 3 은 본 바람직한 실시형태에 따른 잡음 제거 회로 (30) 의 동작 상태를 도시하는 타이밍 도이다. 도 3 에서, (A) 내지 (F) 각각은 도 2 에 도시된 것과 동일한 참조 부호로 지정되는 유닛의 입력/출력 신호 파형을 나타낸다.

잡음이 혼합된 스테레오 복합 신호 가 FM 검출 회로 (10) 로부터 출력된 때에 (도 3(A)), 스테레오 복합 신호에 포함된 잡음 성분은 고역통과 필터 (232) 에 의해 추출된다 (도 3(B)). 전파 정류 회로 (236) 는 잡음 성분을 정류하고 (도 3(C)), 1-샷 회로 (242) 는 각 잡음에 대응하는 펄스 신호를 발생시킨다 (도 3(D)).

또한, 아날로그 지연 회로 (252) 는 FM 검출 회로 (10) 로부터 출력된 스테레오 복합 신호를 펄스 신호를 발생시키는데 필요한 시간만큼 지연시키고, 지연된 신호를 출력한다 (도 3(E)). 그 결과, 스테레오 복합 신호에 포함된 잡음이 출력되는 타이밍과 잡음에 대응하는 펄스가 1-샷 회로로부터 출력되는 타이밍이 일치하게 된다. FET (254) 는 펄스가 1-샷 회로 (242) 로부터 출력될 때 입력 스테레오 복합 신호를 인터럽트 한다. 신호가 인터럽트 된 때, 인터럽트 직전에 커패시터 (256) 에 의해 홀딩된 전압이 버퍼 (258) 에 의해 추출된다. 그러므로, 잡음 성분에 대응하는 부분은, 버퍼 (258) 로부터 출력된 스테레오 복합 신호 내의 직전 전압으로 대치된다.

한편, 시정수 회로 (100) 의 시정수는 도 3(C) 에 도시된 임의 잡음에 대응하지 않는 정도의 값으로 정해진다. 그러나, 특별히 FM 방송의 경우에, 방송파의 전기장 수신 강도가 감소될 때, 백색 잡음은 전체적으로 증가하는 경향이 있다. 이 경우, 시정수 회로 (100) 에 의해 발생되는 제어 전압이 증가하고, 증폭기 (234) 의 게인이 감소한다. 따라서, 전파 정류 회로 (236) 의 출력 전압이 낮아지고, 전압 비교기 (240) 의 출력 전압은 낮은 레벨을 유지하여, 1-샷 회로 (242) 는 펄스를 발생하지 않는다. 따라서, 아날로그 지연 회로 (252) 로부터 출력된 스테레오 복합 신호는, FET (254) 에 의해 인터럽트 되지 않고 버퍼 (258) 를 통해 출력된다. 스테레오 복합 신호에 포함된 백색 잡음이 증가하면, FET (254) 에 의한 신호의 인터럽트는 즉시 중단되어야 한다. 그러므로, 시정수 회로 (100) 에 의해 발생된 제어 전압이 증가하고 증폭기 (234) 의 게인이 감소하는 동안의 시간 (어택 시간 (attack time)) 은 작은 값으로 정해져야 한다. 한편, 증폭기 (234) 의 게인이 증가하는 동안의 시간 (해제 시간 (release time)) 은 동작의 안정성을 고려하여 어떤 큰 값으로 정하는 것이 바람직하다.

도 4 는 시정수 회로 (100) 를 도시하는 회로 블록도이다. 도 4 에 도시된 바와 같이, 바람직한 실시형태의 시정수 회로 (100) 는 커패시터 (110), 전압 비교기 (112), 충전 회로 (114), 방전 회로 (116), 및 충전/방전 속도 설정 유닛 (118) 을 구비한다. 전압 비교기 (112) 는 커패시터 (110) 의 단자 전압과 입력전압의 비교를 수행하며, 비교 결과에 따라 충전 회로 (114) 또는 방전 회로 (116) 의 동작을 확인한다. 충전 회로 (114) 는 충전 전류를 간헐적으로 공급하여 커패시터 (110) 를 충전한다. 예를 들어, 이 충전 회로 (114) 는 정전류 회로 및 스위치를 구비하여 구성될 수 있다. 스위치가 ON 상태로 전환되면, 정전류 회로로부터 커패시터 (110) 로 충전 전류가 공급된다. 또한, 방전 회로 (116) 는 간헐적으로 방전 전류를 공급하여 커패시터 (110) 를 방전시킨다. 예를 들어, 방전 회로 (116) 는 정전류 회로 및 스위치를 구비하여 구성될 수 있다. 스위치가 ON 상태로 전환되면, 커패시터 (110) 으로부터 일정한 전류가 방출된다. 충전/방전 속도 설정 유닛 (118) 은 커패시터 (110) 가 충전 회로 (114) 에 의해 충전되는 속도와 커패시터 (110) 가 방전 회로 (116) 에 의해 방전되는 속도가 상이하게 되도록 설정을 수행한다.

전술한 바와 같이, 본 바람직한 실시형태의 시정수 회로 (100) 는 커패시터 (110) 에 대해 간헐적인 충전/방전 동작을 수행한다. 따라서, 커패시터 (110) 의 커패시턴스가 작은 값으로 설정되어도, 커패시터의 전압은 적당히 변화하며, 큰 시정수를 갖는 회로, 즉 큰 커패시턴스를 갖는 커패시터나 큰 저항을 갖는 저항이 사용된 경우와 동등한 충전/방전 특성을 얻을 수 있다. 또한, 충전 회로 (114) 또는 방전 회로 (116) 는 커패시터 (110) 로/로부터 소정의 전류를 공급 또는 방출하기 위한 제어를 수행한다. 이들 공급/방출 동작이 간헐적으로 수행되므로, 그 시간의 전류 값은 IC 로 만들기에 적당한 어떤 큰 값으로 정해질 수 있다. 따라서, 시정수 회로 (100) 를 포함하는 잡음 제거 회로 (30) 를 하나의 반도체 기판 상에 형성하고, 이 회로들을 IC 로 만드는 것이 용이해 진다. 또한, 커패시터 등과 같은 외부에 부착된 성분들이 불필요해지기 때문에, 잡음 제거 회로 (30) 전체는 크기가 현저하게 감소될 수 있다.

또한, 본 바람직한 실시형태의 시정수 회로 (100) 에서, 커패시터 (110) 에 대한 충전 및 방전 속도가 상이하도록 하는 설정은 충전/방전 속도 설정 유닛 (118) 에 의해 수행된다. 따라서, 증폭기 (234) 의 게인이 제어 전압의 증가와 함께 감소하는 동안의 시간, 및 증폭기 (234) 의 게인이 제어 전압의 감소와 함께 증가하는 동안의 시간을 상이하게 할 수 있다.

도 5 는 시정수 회로 (100) 의 구체적인 구성을 도시하는 회로도이다. 도 5 에 도시된 바와 같이, 시정수 회로 (100) 는 커패시터 (110), 정전류 회로 (140), FET (142, 144, 150, 154 및 156), 스위치 (146 및 152), 전압 비교기 (160), AND 회로 (162 및 164), 및 주파수 분할기 (170) 를 구비하여 구성된다.

전류 거울 (current mirror) 회로가 두 개의 FET (142 및 144) 에 의해 구성되며, 정전류 회로 (140) 로부터 출력되는 정전류와 동일한 충전 전류가 발생된다. 또한, 충전 전류의 발생 타이밍은 스위치 (146) 에 의해 결정된다.

스위치 (146) 는 인버터 회로 (1), 아날로그 스위치 (2), 및 FET (3) 에 의해 구성된다. 아날로그 스위치 (2) 는 p-채널 FET 와 n-채널 FET 의 소스와 드레인을 병렬로 연결하여 구성된다. AND 회로 (162) 의 출력 신호는 n-채널 FET 의 게이트로 직접 입력되고, 동시에 인버터 회로 (1) 로 이 출력 신호의 로직을 반전시켜 얻어진 신호가 p-채널 FET 의 게이트로 입력된다. 따라서, 아날로그 스위치 (2) 는, AND 회로 (162) 의 출력 신호가 고 레벨일 때 ON 상태로 전환되거나, AND 회로 (162) 의 출력 신호가 저 레벨일 때 OFF 상태로 전환된다. 또한, FET (3) 는, 아날로그 스위치 (2) 가 OFF 상태에 있을 때 FET (144) 의 게이트와 드레인을 낮은 저항으로 연결하여, FET (144) 에 의해 수행되는 전류 공급 동작을 확실히 중단시키도록 한 것이다.

스위치 (146) 가 ON 상태로 전환되면, 정전류 회로 (140) 가 연결된 한 FET (142) 의 게이트와 다른 FET (144) 의 게이트는 연결 상태가 된다. 그러므로, 한 FET (142) 에 연결된 정전류 회로 (140) 에 의해 발생된 정전류와 거의 동일한 전류가 다른 FET (144) 의 소스와 드레인 사이에서도 흐른다. 이 전류는 커패시터 (110) 에 충전 전류로 공급된다. 또는, 스위치 (146) 이 OFF 상태로 전환되면, FET (144) 의 게이트는 드레인과 연결된 상태가 된다. 따라서, 이 충전 전류 공급은 중단된다.

또한, 커패시터 (110) 의 방전 전류를 정하는 전류 거울 회로는 FET (150) 를 전술한 FET (142) 및 정전류 회로 (140) 와 결합하여 구성되며, 그 동작은 스위치 (152) 에 의해 결정된다. 스위치 (152) 는 스위치 (146) 과 동일한 구성을 갖는다. 이 스위치 (152) 의 ON/OFF 상태는 AND 회로 (164) 의 출력 신호의 로직에 따라 제어된다. 스위치 (152) 는 출력 신호가 고 레벨일 때 ON 상태로 전환되거나, 출력 신호가 저 레벨일 때 OFF 상태로 전환된다.

스위치 (152) 가 ON 상태로 전환되는 때, 정전류 회로 (140) 가 연결된 한 FET (142) 의 게이트와 다른 FET (150) 의 게이트는 연결 상태로 전환된다. 그러므로, 정전류 회로 (140) 에 의해 발생되는 정전류와 거의 동일한 전류가 다른 FET (150) 의 소스와 드레인 사이에서 흐른다. 이 전류는 커패시터 (110) 에 축적된 전하를 방출하는 방전 전류가 된다.

그러나, FET (150) 로 흐르는 전류는 커패시터 (110) 로부터 직접 추출될 수 없다. 그러므로, 본 바람직한 실시형태에서는, FET (154 및 156) 에 의해 구성된 다른 전류 거울 회로가 FET (150) 의 소스 측에 연결된다.

FET (154 및 156) 의 게이트는 연결되므로, 전술한 방전 전류가 FET (154) 로 흐를 때, 다른 FET (156) 의 소스와 드레인 사이에서도 동일한 전류가 흐른다. 이 FET (156) 의 드레인은 커패시터 (110) 의 고 전위 측 단자에 연결된다. FET (156) 로 흐르는 전류는, 커패시터 (110) 에 축적된 전하가 방출되는 방식으로 발생된다.

또한, 전압 비교기 (160) 는, 양 단자에 인가된 커패시터 (110) 의 단자 전압이 음 단자에 인가된 시정수 회로 (100) 의 입력 전압보다 높은지 낮은지의 비교를 수행한다. 이 전압 비교기 (160) 는 비반전 출력 단자 및 반전 출력 단자를 구비한다. 양 단자에 인가된 커패시터의 단자 전압이 음 단자에 인가된 입력 전압보다 높으면, 비반전 출력 단자로부터 고 레벨 신호가 출력되고, 반전 출력 단자로부터 저 레벨 신호가 출력된다. 또는, 양 단자에 인가된 커패시터 (110) 의 단자 전압이 음 단자에 인가된 입력 전압보다 낮으면, 비반전 출력 단자로부터 저 레벨 신호가 출력되고, 반전 출력 단자로부터 고 레벨 신호가 출력된다.

AND 회로 (162) 에 있어서, 그 입력 단자 중 하나에 소정의 펄스 신호가 인가되며, 전압 비교기 (160) 의 비반전 출력 단자가 나머지 입력 단자에 연결된다. 따라서, 커패시터 (110) 의 단자 전압이 시정수 회로 (100) 의 입력 전압보다 높으면, AND 회로 (162) 로부터 소정의 펄스 신호가 출력된다.

또한, AND 회로 (164) 에 있어서, 주파수 분할기 (170) 로부터 출력된 소정의 펄스 신호가 그 입력 단자 중 하나에 입력되고, 전압 비교기 (160) 의 반전 출력단자가 나머지 입력 단자에 연결된다. 따라서, 커패시터 (110) 의 단자 전압이 시정수 회로 (100) 의 입력 전압보다 낮으면, AND 회로 (164) 로부터 소정의 펄스 신호가 출력된다.

주파수 분할기 (170) 는 펄스 신호 입력을 AND 회로 (162) 의 입력 단자 중 하나에 소정의 주파수 분할 비율로 분할하며, 분할된 신호를 출력한다. 전술한 바와 같이, 주파수 분할된 후의 펄스 신호는 AND 회로 (164) 의 입력 단자 중 하나에 입력된다.

시정수 회로 (100) 는 이와 같은 구성을 가지며, 그 동작은 다음에 설명한다.

시정수 회로 (100) 의 동작이 시작하는 때 커패시터 (110) 가 충전되지 않으면, 또는 시정수 회로 (100) 의 입력 전압이 증가하려 하면, 커패시터 (110) 의 단자 전압은 시정수 회로 (100) 의 입력 전압보다 낮은 상태에 있다. 이때, 펄스 신호가 AND 회로 (162) 로부터 출력되는 한편, 펄스 신호는 AND 회로 (164) 로부터 출력되지 않는다. 따라서, 스위치 (146) 만이 간헐적으로 ON 상태로 전환되며, 스위치 (146) 가 ON 상태로 전환되는 타이밍에 커패시터 (110) 에 소정의 충전 전류가 공급된다. 이 충전 동작은 커패시터 (110) 의 단자 전압이 시정수 회로 (100) 의 입력 전압보다 상대적으로 높아질 때까지 계속된다.

또는, 이 충전 동작으로 커패시터 (110) 의 단자 전압이 시정수 회로 (100) 의 입력 전압을 초과하거나, 입력 전압이 감소하려 하여 입력 전압이 커패시터 (110) 의 단자 전압보다 낮으면, 펄스 신호가 AND 회로 (164) 로부터 출력되나, AND 회로 (162) 로부터는 펄스 신호가 출력되지 않는다. 따라서, 스위치 (152) 만이 간헐적으로 ON 상태로 전환되며, 스위치 (152) 가 ON 상태로 전환될 때 커패시터 (110) 로부터 소정의 방전 전류가 방출된다. 이 방전 동작은 커패시터 (110) 의 단자 전압이 시정수 회로 (100) 의 입력 전압보다 상대적으로 낮아질 때까지 계속된다.

상기의 두 AND 회로 (162 및 164) 로부터 출력된 두 타입의 펄스 신호를 비 교하면, AND 회로 (162) 로부터 출력되는 펄스 신호의 듀티 비 (duty ratio) 는 AND 회로 (164) 로부터 출력된 펄스 신호의 것보다 높다. 그러므로, 펄스 신호가 각각 두 개의 AND 회로 (162 및 164) 로부터 동일한 기간동안 출력되는 경우를 고려하면, 단위 시간당 충전 속도는 단위 시간당 방전 속도보다 빠르다.

전술한 시정수 회로 (100) 에서, 두 AND 회로 (162 및 164) 로부터 상이한 듀티 비를 가지는 펄스 신호를 출력하기 위해 주파수 분할기 (170) 가 사용된다. 그러나, 상이한 듀티 비를 갖는 펄스 신호는 개별적으로 발생될 수 있으며, 각각 두 AND 회로 (162 및 164) 에 입력될 수 있다. 또는, 주파수 분할기 (170) 를 제거하여 커패시터 (100) 의 충전 시간 및 방전 시간을 동일하게 할 수 있다.

또한, 전술한 시정수 회로 (100) 에서 커패시터 (100) 에 대한 충전 속도와 방전 속도를 상이하게 하기 위해, 단위 시간당 FET (144 및 150) 의 ON 상태의 비를 상이하게 할 수 있다. 그러나, 이들 FET 의 게이트 크기가 상이하게 되면, 충전 및 방전 전류 자체가 상이하게 될 수 있다.

도 6 은 아날로그 지연 회로 (252) 의 구성의 상세를 도시한다. 도 6 에 도시된 바와 같이, 아날로그 지연 회로 (252) 는 클록 발생 유닛 (50), 아날로그 스위치 (51 내지 56 및 61 내지 66), 인버터 회로 (71 내지 76) 및 커패시터 (81 내지 86 및 90) 을 구비하여 구성된다. 전술한 아날로그 스위치 (51 내지 56) 및 아날로그 스위치 (61 내지 66) 각각은 제 1 및 제 2 스위치에 대응한다.

클록 발생 유닛 (50) 은, 상이한 출력 타이밍를 갖는 6 개의 클록 신호 (CLK1 내지 6) 를 소정의 순서로 발생시킨다. 이들 6 개의 클록 신호 (CLK1 내 지 6) 에 있어서, 그들의 주기는 동일하고, 그들의 고 레벨 지속시간은 상호 배타적이고 순회적 (redundant) 이도록 정해진다. 또한, 클록 신호 (CLK1 내지 6) 의 주기는 잡음이 검출될 때부터 1-샷 회로 (242) 로부터 펄스가 출력될 때까지 필요한 시간에 일치하도록 정해진다. 이 클록 발생 유닛 (50) 은 클록 발생 수단에 대응한다.

제 1 클록 신호 (CLK1) 는 직접 그리고 인버터 회로 (71) 를 통해 두 개의 아날로그 스위치 (51 및 62) 에 입력된다. 클록 신호 (CLK1) 에 대응하여 한 아날로그 스위치 (51) 가 전기적으로 연속이 되면, 이 전기적 연속 타이밍에서의 입력 신호의 전압은 커패시터 (81) 에 인가되고, 인가된 전압은 커패시터 (81) 에 의해 홀딩된다. 또는, 클록 신호 (CLK1) 에 대응하여 다른 아날로그 스위치 (62) 가 전기적으로 연속이 되면, 커패시터 (82) 의 한 단은 출력 단자 측에 연결되고, 커패시터 (82) 에 의해 홀딩된 전압이 출력 전압으로서 외부적으로 추출된다.

제 2 클록 신호 (CLK2) 는 직접 그리고 인버터 회로 (72) 를 통해 두 개의 아날로그 스위치 (52 및 63) 에 입력된다. 클록 신호 (CLK2) 에 대응하여 한 아날로그 스위치 (52) 가 전기적으로 연속이 되면, 이 전기적 연속 타이밍에서의 입력 신호의 전압은 커패시터 (82) 에 인가되고, 이 인가된 전압은 커패시터 (82) 에 의해 홀딩된다. 또는, 클록 신호 (CLK2) 에 대응하여, 다른 아날로그 스위치 (63) 가 전기적으로 연속이 되면, 커패시터 (83) 의 한 단은 출력 단자 측에 연결되고, 커패시터 (83) 에 의해 홀딩된 전압은 출력 전압으로서 외부적으로 추출된다.

제 3 클록 신호 (CLK2) 는 직접 그리고 인버터 회로 (73) 를 통해 두 개의 아날로그 스위치 (53 및 64) 에 입력된다. 클록 신호 (CLK3) 에 대응하여 한 아날로그 스위치 (53) 가 전기적으로 연속이 되면, 이 전기적 연속 타이밍에서의 입력 신호의 전압은 커패시터 (83) 에 인가되고, 인가된 전압은 커패시터 (83) 에 의해 홀딩된다. 또는, 클록 신호 (CLK3) 에 대응하여, 다른 아날로그 스위치 (64) 가 전기적으로 연속이 되면, 커패시터 (84) 의 한 단은 출력 단자 측에 연결되고, 커패시터 (84) 에 의해 홀딩된 전압은 출력 전압으로서 외부적으로 추출된다.

제 4 클록 신호 (CLK4) 는 직접 그리고 인버터 회로 (74) 를 통해 두 개의 아날로그 스위치 (54 및 65) 에 입력된다. 클록 신호 (CLK4) 에 대응하여 한 아날로그 스위치 (54) 가 전기적으로 연속이 되면, 이 전기적 연속 타이밍에서의 입력 신호의 전압은 커패시터 (84) 에 인가되고, 인가된 전압은 커패시터 (84) 에 의해 홀딩된다. 또는, 클록 신호 (CLK4) 에 대응하여, 다른 아날로그 스위치 (65) 가 전기적으로 연속이 되면, 커패시터 (85) 의 한 단은 출력 단자 측에 연결되고, 커패시터 (85) 에 의해 홀딩된 전압은 출력 전압으로서 외부적으로 추출된다.

제 5 클록 신호 (CLK5) 는 직접 그리고 인버터 회로 (75) 를 통해 두 개의 아날로그 스위치 (55 및 66) 에 입력된다. 클록 신호 (CLK5) 에 대응하여 한 아날로그 스위치 (55) 가 전기적으로 연속이 되면, 이 전기적 연속 타이밍에서의 입력 신호의 전압은 커패시터 (85) 에 인가되고, 인가된 전압은 커패시터 (85) 에 의해 홀딩된다. 또는, 클록 신호 (CLK5) 에 대응하여, 다른 아날로그 스위치 (66) 가 전기적으로 연속이 되면, 커패시터 (86) 의 한 단은 출력 단자 측에 연결되고, 커패시터 (86) 에 의해 홀딩된 전압은 출력 전압으로서 외부적으로 추출된다.

제 6 클록 신호 (CLK6) 는 직접 그리고 인버터 회로 (76) 를 통해 두 개의 아날로그 스위치 (56 및 61) 에 입력된다. 클록 신호 (CLK6) 에 대응하여 한 아날로그 스위치 (56) 가 전기적으로 연속이 되면, 이 전기적 연속 타이밍에서의 입력 신호의 전압은 커패시터 (86) 에 인가되고, 인가된 전압은 커패시터 (86) 에 의해 홀딩된다. 또는, 클록 신호 (CLK6) 에 대응하여, 다른 아날로그 스위치 (61) 가 전기적으로 연속이 되면, 커패시터 (81) 의 한 단은 출력 단자 측에 연결되고, 커패시터 (81) 에 의해 홀딩된 전압은 출력 전압으로서 외부적으로 추출된다.

커패시터 (90) 는 평활화를 위한 출력 커패시터이다. 모든 아날로그 스위치 (61 내지 66) 가 불연속 상태에 있으면, 커패시터 (81 내지 86) 에 의해 홀딩되고 불연속 상태 직전에 출력 단자 측에서 추출된 전압이 유지된다. 이 커패시터 (90) 의 커패시턴스는 다른 커패시터 (81 내지 86) 의 커패시턴스의 약 1/10 등의, 더 작은 값으로 정해진다. 그 결과, 커패시터 (81 내지 86) 에 의해 각각 홀딩된 전압과 함께 변하는 출력 신호를 발생시키고, 아날로그 지연 회로 (252) 의 외부에서 신호를 추출하는 것이 용이해진다.

또한, 전술한 아날로그 스위치 (51 내지 56 및 61 내지 66) 각각은 p-채널 타입의 FET 와 n-채널 타입의 FET 를 병렬로 연결하여 구성된다. 따라서, 입력 신호의 전압 레벨이 변하더라도 ON 저항은 거의 일정하게 되어, 입력 신호의 전압 레벨이 변하는 때에 출력 신호의 왜곡이 발생하지 않는다.

다음, 본 바람직한 실시형태의 아날로그 지연 회로 (252) 의 동작이 설명된다.

도 7 은 아날로그 지연 회로 (252) 의 동작 타이밍을 나타낸다. 도 7 에서, 각각 클록 신호 (CLK1 내지 6) 에 지정된 부호 (1 내지 12) 는 클록 신호의 출력 순서 (클록 신호가 배타적으로 고 레벨이 되는 순서) 를 나타낸다. 그러므로, 아날로그 스위치 (51 내지 56 및 61 내지 66) 를 주기적으로 선택하는 6 타입의 클록 신호 (CLK1 내지 CLK6) 는 클록 발생 유닛 (50) 으로부터 출력된다. 본 바람직한 실시형태에서, "순회 선택" 은 6 개의 아날로그 스위치가 연속적으로 선택되고, 선택이 완료된 후에는 제 1 스위치로부터 연속적인 선택이 다시 시작하는 것을 의미한다.

클록 신호 (CLK1) 가 초기에 입력되는 때 (1), 아날로그 스위치 (51) 는 이 타이밍에 전기적으로 연속이 되고, 커패시터 (81) 는 충전되어, 입력 신호의 전압이 홀딩된다. 유사하게, 클록 신호 (CLK2) 가 다음에 입력되는 때 (2), 아날로그 스위치 (52) 는 이 타이밍에 전기적으로 연속이 되고, 커패시터 (82) 가 충전되어, 입력 신호의 전압이 홀딩된다.

전술한 바와 같이, 클록 신호 (CLK1 내지 6) 가 연속적으로 입력될 때, 각각의 대응 아날로그 스위치 (51 내지 56) 는 전기적으로 연속이 되며, 입력 신호의 전압은 다음 단의 연결된 커패시터에 홀딩된다.

또한, 커패시터 (81 내지 86) 에 의해 각각 홀딩된 전압은 다음 업데이트 직전의 타이밍에 추출된다. 구체적으로, 클록 신호 (CLK1; 7) 는 클록 신호 (CLK6; 6) 이 출력된 다음에 다시 출력된다. 그러므로, 커패시터 (81) 에 연결된 아날로그 스위치 (61) 는 클록 신호 (CLK6) 의 출력 타이밍에 전기적으로 연속이 되며, 커패시터 (81) 에 의해 홀딩된 전압은 출력 단자 측에서 추출된다. 그 후에, 유사한 방법으로 다른 아날로그 스위치 (62 내지 66) 가 연속적이 순서로 전기적으로 연속이 되며, 커패시터 (82 내지 86) 에 의해 홀딩된 전압은 연속적으로 추출된다.

전술한 바와 같이, 스위치 (51 내지 56) 를 연속적인 순서로 전기적 연속이 되게 함으로써, 각 시점에서의 입력 신호의 전압은 각각의 커패시터 (81 내지 86) 에 의해 홀딩되고, 스위치 (61 내지 66) 을 전기적 연속이 되게 함으로써, 업데이트되기 전에 홀딩된 전압을 추출하여, 스위치 (51 내지 56) 가 전기적으로 연속이 되는 때부터 각각의 대응 스위치 (61 내지 66) 가 전기적으로 연속이 되는 때까지 필요한 시간만큼 신호의 출력 타이밍이 지연될 수 있다.

특히, 아날로그 지연 회로 (252) 는, 단선 상태가 전환될 수 있는 스위치 (51 내지 56 및 61 내지 66), 신호의 전압을 홀딩하는 커패시터 (81 내지 86) 및 클록 발생 회로 (50) 등과 같은 추가적인 회로를 사용하여 구성될 수 있다. 이는 큰 소자 상수를 갖는 저항 및 커패시터를 이용할 필요를 없앤다. 그러므로, 아날로그 지연 회로 (252) 를 포함하는 잡음 제거 회로 (30) 전부는 용이하게 하나의 반도체 기판 상에 형성될 수 있다.

또한, 스위치 (51 내지 56) 가 전기적으로 연속이 되는 때부터 대응하는 스위치 (61 내지 66) 각각이 전기적으로 연속이 되는 때까지 필요한 시간이 신호의 지연 시간이 된다. 그러므로, 클록 신호의 발생 타이밍 및 아날로그 스위치와 커패시터의 개수에 따라 지연 시간을 정확히 정할 수 있다. 그 결과, 1-샷 회로 (242) 에 의해 펄스가 발생되는 타이밍과 아날로그 지연 회로 (252) 에 의해 구현된 지연 시간이 정확히 일치하도록 할 수 있으며, 그에 의해 잡음 성분 제거 (30) 의 정확도가 향상될 수 있다.

또한, 클록 신호가 클록 발생 유닛 (50) 에 의해 발생되어, 아날로그 스위치 (51 내지 56 및 61 내지 66) 의 연결 및 단선 타이밍 각각이 제어될 수 있다. 이는 복잡한 제어 기재의 필요성을 없애며, 아날로그 지연 회로 (252) 와 잡음 제거 회로 (30) 의 회로 구성이 단순해질 수 있다.

본 발명은 전술한 바람직한 실시형태에 제한되지 않는다. 본 발명의 요지의 범위 내에서 다양하게 변형된 구현이 이루어질 수 있다. 예를 들어, 전술한 바람직한 실시형태는 일반적인 구성을 갖는 FM 수신기의 잡음 제거 회로 (30) 를 설명한다. 그러나, 본 발명은 직접 변환 수신기 (direct conversion receiver) 등에 포함된 잡음 제거 회로에 적용될 수 있다. 특히, 직접 변환 수신기에서 신호는 동상 (in-phase) 성분 (I 성분) 및 직교 성분 (Q 성분) 으로 분리되므로, 분리된 신호 각각에 대해 잡음 제거 회로가 사용되어야 한다. 따라서, 본 발명은 이 잡음 제거 회로에 적용되며, 그에 의해 회로 구성을 현저히 단순화하여 비용 절감을 실현할 수 있다.

전술한 바와 같이, 본 발명에 따르면, 아날로그 지연 회로 내의 제 1 스위치들을 연속적으로 전기적 연속으로 만들어, 입력 신호의 전압이 각각의 커패시터 내에서 각각의 시점에 홀딩되고, 제 2 스위치를 전기적으로 연속으로 만들어 업데이트되기 전에 홀딩된 전압을 추출함으로써, 제 1 스위치가 전기적 연속이 되는 때부터 제 2 스위치가 전기적 연속이 되는 때까지 필요한 시간만큼 신호의 출력 타이밍을 지연시킬 수 있다. 특히, 아날로그 지연 회로는, 연결 및 단선 상태가 전환될 수 있는 제 1 및 제 2 스위치와 신호의 전압을 홀딩하는 커패시터를 사용하여 구성된다. 이는 큰 소자 상수를 갖는 저항 및 커패시터를 사용할 필요를 없애고, 그로 인해 아날로그 지연 회로를 포함하는 전체 잡음 제거 회로가 하나의 반도체 기판 상에 용이하게 형성될 수 있다. 또한, 제 1 스위치들이 전기적으로 연속이 되는 때부터 제 2 스위치들이 전기적으로 연속이 되는 때까지 필요한 시간이 신호의 지연 시간이 된다. 그러므로, 소자 상수 변화와 무관하게 지연 시간이 정해질 수 있다. 그 결과, 펄스 발생 회로에 의해 펄스가 발생되는 타이밍과 아날로그 지연 회로에 의해 구현되는 지연시간을 정확히 일치시킬 수 있으며, 그에 의해 잡음 성분 제거의 정확도가 향상된다.

Claims (13)

1. 입력 신호에 포함된 잡음 성분을 검출하는 고역통과 필터;

   상기 고역통과 필터로부터 출력되는 상기 잡음 성분을 증폭시키는 증폭기;

   제 1 커패시터와, 상기 제 1 커패시터를 충전하는 충전 회로와, 상기 제 1 커패시터를 방전하는 방전 회로와, 상기 충전 회로의 충전 속도와 상기 방전 회로의 방전 속도를 다르게 하는 충방전 속도 설정부를 구비하고, 증폭된 상기 잡음 성분을 소정의 시정수로 평활화하여 상기 증폭기에 인가하는 제어 전압을 발생하는 시정수 회로;

   상기 고역통과 필터로부터 출력된 상기 잡음 성분의 전압 레벨이 소정의 기준 전압 이상이 되는 타이밍에서 소정 폭을 갖는 펄스를 발생시키는, 펄스 발생 회로;

   상기 입력 신호를 소정 시간만큼 지연하여 출력하는, 아날로그 지연 회로; 및

   상기 펄스 발생 회로에 의해 발생된 상기 펄스가 입력되는 때에, 직전 타이밍에서 상기 아날로그 지연 회로로부터 출력된 상기 신호를 홀딩하고, 그 이외의 때에 상기 아날로그 지연 회로로부터 출력된 상기 신호를 그대로 출력하는, 출력 회로

   를 구비하며,

   상기 아날로그 지연 회로는,

   복수의 제 2 커패시터;

   상기 입력 신호를 상이한 타이밍에서 소정의 순번으로 상기 복수의 제 2 커패시터 각각에 공급함으로써, 공급 타이밍에 대응하는 상기 입력 신호의 전압을 상기 복수의 제 2 커패시터 각각에 홀딩시키는 복수의 제 1 스위치; 및

   상기 복수의 제 2 커패시터 각각에 홀딩된 상기 입력 신호의 전압을, 다음의 전압 홀딩의 타이밍이 도래하기 전에 추출하는 복수의 제 2 스위치

   를 구비하는, 잡음 제거 회로.
2. 입력 신호에 포함된 잡음 성분을 추출하는 잡음 추출 회로;

   상기 잡음 추출 회로로부터 추출되는 상기 잡음 성분을 증폭시키는 증폭 회로;

   제 1 커패시터와, 상기 제 1 커패시터를 충전하는 충전 회로와, 상기 제 1 커패시터를 방전하는 방전 회로와, 상기 충전 회로의 충전 속도와 상기 방전 회로의 방전 속도를 다르게 하는 충방전 속도 설정부를 구비하고, 증폭된 상기 잡음 성분을 소정의 시정수로 평활화하여 상기 증폭기에 인가하는 제어 전압을 발생하는 시정수 회로;

   상기 잡음 추출 회로로부터 출력되는 잡음 성분의 전압 레벨이 소정의 기준 전압 이상이 되는 타이밍에서 소정 폭의 펄스를 발생하는 펄스 발생 회로;

   복수의 제 2 커패시터와, 상기 입력 신호를 상이한 타이밍에서 소정의 순번으로 상기 복수의 제 2 커패시터 각각에 공급함으로써, 공급 타이밍에 대응하는 상기 입력 신호의 전압을 상기 복수의 제 2 커패시터 각각에 홀딩시키는 복수의 제 1 스위치와, 상기 펄스 발생 회로로부터 상기 폭의 펄스가 출력될 때까지의 소정 시간 지연된 타이밍에서, 또한 소정의 순번으로 각각 출력시키는 복수의 제 2 스위치를 포함하는 아날로그 지연 회로;

   상기 펄스 발생 회로로부터 소정 폭의 펄스가 출력되었을 때, 그 직전의 타이밍에서 상기 아날로그 지연 회로로부터 출력된 신호를 홀딩함과 함께, 그 이외의 때에 상기 아날로그 지연 회로로부터 출력된 신호를 그대로 출력하는 출력 회로

   를 구비하는, 잡음 제거 회로.
3. 입력 신호에 포함되는 잡음 성분을 추출하는 잡음 추출 회로;

   상기 잡음 추출 회로로부터 추출되는 상기 잡음 성분을 증폭시키는 증폭 회로;

   제 1 커패시터와, 상기 제 1 커패시터를 충전하는 충전 회로와, 상기 제 1 커패시터를 방전하는 방전 회로와, 상기 충전 회로의 충전 속도와 상기 방전 회로의 방전 속도를 다르게 하는 충방전 속도 설정부를 구비하고, 증폭된 상기 잡음 성분을 소정의 시정수로 평활화하여 상기 증폭기에 인가하는 제어 전압을 발생하는 시정수 회로;

   상기 잡음 추출 회로로부터 출력되는 잡음 성분의 전압 레벨이 소정의 기준 전압 이상이 되는 타이밍에서 소정 폭의 펄스를 발생하여 출력하는 펄스 발생 회로;

   복수의 제 2 커패시터와, 상기 입력 신호를 상이한 타이밍에서 소정의 순번으로 상기 복수의 제 2 커패시터 각각에 공급함으로써, 공급 타이밍에 대응하는 상기 입력 신호의 전압을 상기 복수의 제 2 커패시터 각각에 홀딩시키는 복수의 제 1 스위치와, 상기 복수의 제 2 커패시터 각각에 홀딩된 상기 입력 신호의 전압을, 상기 펄스 발생 회로로부터 소정 폭의 펄스가 입력될 때까지의 소정 시간 지연된 타이밍에서, 또한 소정의 순번으로 각각 출력시키는 복수의 제 2 스위치를 포함하는 아날로그 지연 회로; 및

   상기 펄스 발생 회로로부터 소정 폭의 펄스가 출력되었을 때, 그 직전의 타이밍에서 상기 아날로그 지연 회로로부터 출력된 신호를 홀딩함과 함께, 그 이외의 때에 상기 아날로그 지연 회로로부터 출력된 신호를 그대로 출력하는 출력 회로

   를 MOS 프로세스에 의해 동일 반도체 기판 상에 형성하는, 잡음 제거 회로.
4. 제 1 항에 있어서,

   상기 복수의 제 2 스위치의 출력 단자는 공통으로 연결된, 잡음 제거 회로.
5. 제 1 항에 있어서,

   상기 복수의 제 1 스위치는 배타적으로 전기적 연속이 되는, 잡음 제거 회로.
6. 제 1 항에 있어서,

   상기 복수의 제 2 스위치는 배타적으로 전기적 연속이 되는, 잡음 제거 회로.
7. 제 1 항에 있어서,

   상기 복수의 제 1 스위치 및 제 2 스위치 각각은, p-채널 타입의 FET 와 n-채널 타입의 FET 를 병렬로 연결하여 구성되는 아날로그 스위치인, 잡음 제거 회로.
8. 제 1 항에 있어서,

   상기 아날로그 지연 회로는, 상기 복수의 제 1 스위치 및 상기 복수의 제 2 스위치 각각을 주기적으로 선택하는 클록 신호를 발생시키는 클록 발생 수단을 더 구비하는, 잡음 제거 회로.
9. 제 8 항에 있어서,

   상기 클록 발생 수단은, 상기 소정의 폭을 갖는 펄스가 상기 펄스 발생 수단으로부터 출력되는 때까지 필요한 시간이 한 주기인 클록 신호를, 상기 복수의 제 1 스위치 및 상기 복수의 제 2 스위치에 연속적인 순서로 공급하는, 잡음 제거 회로.
10. 제 1 항에 있어서,

    상기 아날로그 지연 회로는 상기 복수의 제 2 스위치를 통해 상기 복수의 제 2 커패시터 각각에 연결된 출력 커패시터를 더 구비하는, 잡음 제거 회로.
11. 제 10 항에 있어서,

    상기 출력 커패시터의 커패시턴스는 상기 복수의 제 2 커패시터 각각의 커패시턴스보다 작은 값으로 정해진, 잡음 제거 회로.
12. 제 1 항에 있어서,

    상기 각각의 회로들의 구성 부품은 하나의 반도체 기판 상에 일체로 형성된, 잡음 제거 회로.
13. 제 1 항에 있어서,

    상기 각각의 회로들의 구성 부품은 동일한 반도체 기판 상에 CMOS 공정을 사용하여 일체로 형성된, 잡음 제거 회로.

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