JP2006087119A - 検波回路 - Google Patents
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Abstract
【解決手段】 大振幅状態と小振幅状態の2状態のAM変調信号Viを受信しこの2状態を識別する際に、AGC回路の出力信号Voから、キャリア周波数成分を抽出し、信号Voの振幅のピーク位置にタイミングを合わせたクロックパルスCLを出力するタイミング抽出部と、クロックパルスCLのピーク位置にタイミングを合わせたサンプリングクロックパルスSCLを出力するクロック生成部と、比較基準電圧VR2を出力する基準電圧設定部とを備え、クロックパルスSCLの入力時に信号Voと比較基準電圧VR2とをサンプリング比較して比較結果信号TCOを出力し保持するサンプリング比較保持部を備えている。
【選択図】図18
Description
Is=I1+I2 (I1=Is×M ,I2=Is(1−M),0<M<1)
Gm1=Gm(I1)/2
Gm2=1/(Rs1+Rs2+(2/Gm(I2)))
の関係が成立する。したがって、前述の電流配分比Mを制御して前記トランスファコンダクタンスGm1及びGm2を適宜に変化させることにより、前記定電流Isが差動アンプ1に流れた時(M≒1)に最大ゲインとなり、前記定電流Isが差動アンプ2に流れた時(M≒0)に最小ゲインとなるようにできる、すなわち、ゲインコントロール差動電圧Vgcにより差動アンプ1と差動アンプ2に流れる電流配分比Mをコントロールすることにより、前記最大ゲインと最少ゲイン間の任意のゲインが得られる可変ゲインアンプとすることができる。
これを用いて時刻を補正する機能を時計に持たせれば、常に前述の時刻確度が保たれた時計を実現できる。いわゆる電波時計である。
[構成]
図1〜3は、本発明の第1の実施の形態における可変ゲインアンプ回路の具体例を示した図である。
図1のMOSトランジスタT1及びT2は飽和領域で動作し、MOSトランジスタT3及びT4は線形領域で動作するように、トランジスタT1及びT2とトランジスタT3及びT4のゲート形状を設定してあるので、MOSトランジスタT1及びT2は差動アンプのアクティブ増幅素子として動作し、MOSトランジスタT3及びT4は、MOSトランジスタT1及びT2のソースに接続される負帰還用抵抗として動作(図1の破線内)する。
Vs1=VB−VGS1
である。
VGS3=Vgc−Vs1=Vgc−(VB−VGS1)=Vgc−VB+VGS1
である。したがって、ゲイン制御電圧Vgc(あるいは、ゲートバイアス電圧VB)を変化させることによりトランジスタT3及びT4のゲート・ソース間電圧VGS3を変化させることができ、その結果、トランジスタT3及びT4の抵抗Rs3及びRs4を変化させることができる。
Gm=1/(Rs3+Rs4+2/Gm1)
A=Gm×(RL1+RL2)=(RL1+RL2)/(Rs3+Rs4+2/Gm1)
となり、ゲイン制御電圧Vgc(あるいは、ゲートバイアス電圧VB)を変化させることによりトランスファコンダクタンスGm及び差動電圧ゲインAを変化させることができ、該差動回路は可変ゲインアンプとして動作する。
(1)差動回路が電源とグランド間に立て積みされないので、最小動作電源電圧が下がる。(図4及び図5の構成との比較)
(2)アンプ動作となる差動対トランジスタ(T1とT2)に常に全吸込み電流(Is)を流す構成なので、ゲインを下げても出力ダイナミックレンジが一定で、小さくなることがない。(図6の構成との比較)
(3)ゲインを下げるに伴い、入力の線形入力範囲が広くなる。(図6の構成との比較)
(4)吸い込み電流Isと負荷抵抗RL1及びRL2で決定される出力ダイナミックレンジ範囲内であれば、入出力間の線形性(或いは大小関係の一様性)が保たれる。(図6の構成との比較)
(5)最小ゲインが無限小となる構成も、固定値の最小ゲインを持つ構成も、実現できる。
[構成]
図8(a)〜(d)は、本発明の第2の実施の形態に於けるAM変調信号受信回路の具体例を示す図である。
図8(b)は、図8(a)の放電経路用抵抗R1を、放電経路用定電流回路I1に置き換えられることを示している。
図8(a)のAM変調信号受信回路が受信するAM変調信号Viは、定常受信状態では大振幅状態と小振幅状態の2つの状態のみが存在し、大振幅状態を受信している時は比較回路Comp出力TCOを”H”状態(あるいは”L”状態)とし、小振幅状態を受信している時は比較回路Comp出力TCOを”L”状態(あるいは”H”状態)とする。送信所からの距離によって受信するAM変調信号Viのレベルは大きく変動する。
(1)放電経路用抵抗R1(或いは定電流回路I1の定電流I1)とピークホールド容量C1で決定されるAGC用ホールド時定数決定に、小振幅入力状態の継続時間を考慮する必要がないので、ホールド時定数を小さくでき、ピークホールド容量C1を、小容量化できる。
(2)AGC用ホールド時定数を小さくできるので、大振幅入力状態でのAGC応答を高速化できる。
(3)(2)により、電源オンからの受信時のAGC安定状態に達する時間を短縮でき、また、フェージング等による受信レベル変動に対する応答が早くゲインコントロールアンプ部GCA−Bの出力Voの振幅が安定する。
(4)小振幅入力状態の継続時間が長い場合でも、ゲインコントロールアンプ部GCA−Bのゲインが増大していく現象が発生せず、ゲインコントロールアンプ部GCA−Bの出力信号Voの振幅を固定振幅に保持できるので、小振幅入力状態の継続時間が長い場合でも比較器Compの出力信号TCOの誤動作が生じない。
(5)小振幅入力状態の継続時間が長い場合でも、ゲインコントロールアンプ部GCA−Bのゲインが増大していく現象が発生しないので、比較器Compの出力信号TCOのパルス幅誤差が小さくなる。
[構成]
図9(a)〜(e)は、本発明の第3の実施の形態におけるAM変調信号受信回路の具体例を示した図である。
図9(b)は、図9(a)の第2の放電経路用抵抗R3を、第2の放電経路用定電流回路I3に置き換えられることを示している。
図8(a)のAM変調信号受信回路では、小振幅受信中に電波時計の向きが変更されたなど、AGC動作が追随できない状態で受信レベルが大きく低下し、大振幅受信時の前記包絡線検波回路SDet出力が基準電圧VR2を超えられない状態になると、トランスファゲートTG1が非導通状態のままとなり、永続的にAGC動作とならずゲインコントロールアンプ部GCA−Bのゲインが固定され、比較器Comp論理出力TCOは小振幅受信時に相当する出力状態に固定されることになる。
[構成]
図10(a)〜(d)は、本発明の第4の実施の形態におけるAM変調信号受信回路の具体例を示した図である。
外部制御信号AGCHが”L”となっている間、図10(a)及び図10(c)の回路ではトランスファゲートTG1が、図10(b)の回路では第2のトランスファゲートTG2が、それぞれ非導通となり、ピークホールド容量C1の充放電経路が切断状態となり、ゲインコントロールアンプ部GCA−Bを固定ゲイン動作とすることができる。
[構成]
図11(a)、(b)は、本発明の第5の実施の形態におけるAM変調信号受信回路の具体例を示した図である。
第5の実施の形態におけるAM変調信号受信回路では、第2〜第4の実施の形態におけるAGC方法の他に、切換スイッチSにより該遅延回路D及びモノステーブルマルチバイブレーターMMを介する経路とすることにより、比較器Compの出力TCOが大振幅入力状態に対応する出力に変化してから、前記遅延回路Dが設定する遅延時間をおいて、前記モノステーブルマルチバイブレーターMMによって設定される所定のパルス幅時間だけ、前記トランスファゲートTG1(あるいはオン/オフ可能な定電流I1)が導通状態となり、この導通状態の間だけAGC動作をさせ、その他の時間領域では、ピーク検出回路PDetが直前の状態を保持しゲインコントロールアンプ部GCA−Bのゲインを固定にするAGC方法が行える。
(1)前記ピーク検出回路PDetの時定数を大幅に小さくすることが可能となり、AGCレスポンスの高速化と該時定数容量C1の低容量化が実現する。
(2)定数前記ゲインコントロールアンプ部GCA−Bの出力振幅が安定に制御され、大振幅状態小振幅状態の時間幅が正確になる。
(3)ピーク検出回路PDetから基準電圧VR2を決める方法が有効になる。
(4)可変ゲインアンプの最大ゲイン、可変ゲイン範囲を大きくするのに伴うAGC時定数の増大を防止できる。
(5)上記(1)〜(4)により、受信レベル範囲の広い、誤動作の少ないAM信号受信回路を実現できる。
[構成]
図12は、本発明の第6の実施の形態におけるAM変調信号受信回路の具体例を示した図である。
プリアンプPA1及びPA2の出力を破線内回路で差動電流信号に変換し、ワイヤード電流加算し、加算した電流を負荷抵抗RL1及びRL2にて電圧信号に変換している。
アンテナコイルL1はバーアンテナ構造をしている場合、あるいは、外部アンテナに接続される場合があるが、キャリア周波数f1近傍の電波を受信し電圧(電流)信号に変換する、アンテナコイルL1と同調容量C1はキャリア周波数f1に同調しており共振動作により周波数f1の電圧(電流)信号を強調し、プリアンプPA1は更にこの電圧(電流)信号を増幅し、加算回路Addに出力する。
(1)受信入力レベルが極端に小さい側の入力信号は無視され、受信入力レベルが似通っている場合は、フェージング現象などで受信入力レベルが揺らいでも安定した受信が実現する。
(2)2局同時受信回路であるが共用部が多いので、部品点数や消費電力の増加が少ない。
(3)2局を個別に受信し良い方の結果を採用する方法に比べて、短時間での受信が実現する。
(4)2局を個別に受信する方法に比べ、上記(2)及び(3)により、トータルの消費電力が減少する。
[構成]
図13は、本発明の第7の実施の形態におけるAM変調信号受信回路の具体例を示した図である。
複数局同時受信AM変調信号受信回路としての基本的動作は、前述の第6の実施の形態と同様であるので、説明を省略する。
[構成]
図14は、本発明の第8の実施の形態におけるAM変調信号受信回路の具体例を示した図である。
2つのアンテナコイルL1及びL2、同調容量C1及びC2、2つのプリアンプPA1及びPA2で構成する受信部は、同一周波数の受信、すなわち、同一送信局からの送信電波を受信し出力する。
[構成]
図15は、本発明の第9の実施の形態におけるAM変調信号受信回路の具体例を示した図である。
スイッチS1およびS2のオン/オフの組み合わせで、プリアンプPA1に接続する同調周波数とプリアンプPA2に接続する同調周波数とを、双方が同調周波数f1もしくはf2に、あるいは、一方が同調周波数f1であり他方が同調周波数f2に、自由に選択できる。
[構成]
図17は、本発明の第10の実施の形態におけるAM変調信号受信回路の具体例を示した図である。
AM変調信号受信回路としての動作は、前述の各実施の形態と同様であるので説明を省略する。AM変調信号受信回路の入力最小感度を向上させるには、プリアンプPAを低雑音化する必要がある。従来回路のように、差動入力の双方にバイアス回路を設けバイアス供給する方法や、作動入力の一方側にバイアス回路を設け、他方はアンテナコイルを介してバイアスを供給する方法では、バイアス回路の発する熱雑音等をそのままプリアンプで増幅することになり、この雑音が混入する。
[構成]
図18(a)〜(d)は、本発明の第11の実施の形態におけるAM変調信号用検波回路の具体例を示した図である。
第1の移相回路PS1と、第2の移相回路PS2とは、リミットアンプLIMの遅延を含めて、図29に示すように、位相がπ/2ずれた波形を得るためのものであり、第2の移相回路PS2による移相(遅相)と、リミットアンプLIMの遅延とで位相をπ/2ずらすことができる場合、第1の移相回路PS1を省略できる。
この実施の形態における検波回路の動作を説明する波形を、図29に示す。前記従来回路、及び、第2〜10の実施の形態におけるAM変調信号受信回路のAGC回路のAM変調信号出力Voは、大振幅状態か、小振幅状態かの2状態のみをとる。(図29の1段目の波形参照)
(1)大振幅と小振幅の2状態の時間幅で送信される標準電波タイムコードを受信する際に、従来の包絡線検波回路に比べて、正確な時間幅の検波出力が得られる。
(2)従来の包絡線検波回路に必要だった容量素子を不要にできる。
[構成]
図19(a),(b)は、本発明の第12の実施の形態に於けるAM変調信号用検波回路の具体例を示した図である。
第12の実施の形態における検波回路の動作は、多数決処理を除けば、第11の実施の形態における検波回路と同様なので説明を省略する。
RL1,RL2 付加抵抗
Is,Is1,Is2 吸い込み電流回路
T3,T4 トランジスタ
Vgc 制御電圧
GCA−B ゲインコントロールアンプ部
SDet 包絡線検波回路
Comp 比較回路
PDet ピーク検出回路
Rec1,Rec1a,Rec1b,Rec2a,REc2b 整流回路
TG1,TG2 トランスファゲート
TM タイマー回路
D 遅延回路
PA1,PA2 プリアンプ
Add 加算回路
GCAb 可変ゲインアンプ
BPF1,BPF2 バンドパスフィルタ
PS1,PS2 移相回路
LIM リミットアンプ
SHR シフトレジスタ
MM,MM1 モノマルチバイブレータ
Claims (12)
- 大振幅状態と小振幅状態の2状態のAM変調信号Viを受信し該2状態を識別するAM変調信号受信回路において、
受信したAM変調信号を所定の振幅値に制御増幅するAGC回路の出力信号Voから、キャリア周波数成分を抽出し、該AGC回路の出力信号Voの振幅のピーク位置にタイミングを合わせたクロックパルスCLを出力するタイミング抽出部と、
該クロックパルスCLを入力して前記ピーク位置にタイミングを合わせたサンプリングクロックパルスSCLを出力するクロック生成部と、
比較基準電圧VR2を出力する基準電圧設定部と、
前記サンプリングクロックパルスSCLの入力時に前記AGC回路の出力Voと前記比較基準電圧VR2とをサンプリング比較して比較結果信号TCOを出力し、次のサンプリングクロックパルスSCLが入力されるまで保持するサンプリング比較保持部を備えたことを特徴とする検波回路。 - 請求項1記載の検波回路において、前記基準電圧設定部を、前記AGC回路内のピーク検出回路(PDet)の出力信号Vpを分圧した基準電圧値VR2を出力する分圧回路で構成したことを特徴とする検波回路。
- 請求項1記載の検波回路において、前記タイミング抽出部を、前記AGC回路の出力Voをリミット増幅するリミットアンプ(LIM)と、該リミットアンプ(LIM)の出力をトリガーとしてクロックパルスCL出力する第1のモノマルチバイブレータ(MM1)とで構成したことを特徴とする検波回路。
- 請求項1記載の検波回路において、前記タイミング抽出部を、前記AGC回路の出力信号Voの位相を進相(遅相)させて出力Vo1を出力する第1の移相回路(PS1)と、前記AGC回路の出力信号Voの位相を遅相(進相)させて出力する第2の移相回路(PS2)と、該第2の移相回路(PS2)の出力をリミット増幅してクロックパルスCLを出力するリミットアンプ(LIM)とで構成したことを特徴とする検波回路。
- 請求項1記載の検波回路において、前記クロック生成部を、前記クロックパルスCLを受けてサンプリングクロックパルスSCLを発生する第2のモノマルチバイブレータ(MM2)で構成したことを特徴とする検波回路。
- 請求項1記載の検波回路において、前記クロック生成部を、前記クロックパルスCLを反転・遅延させる遅延回路(Dt)と、該遅延回路(Dt)の出力と前記クロックパルスCLをNOR或いはAND合成してサンプリングクロックパルスSCLとして出力する論理合成回路NOR/ANDとで構成したことを特徴とする検波回路。
- 請求項1記載の検波回路において、前記サンプリング比較保持部を、一端をグランドに接続する保持容量Cと、前記サンプリングクロックパルスSCLの入力時に前記AGC回路の出力Voと前記保持容量Cの他端との間を導通状態にさせるトランスファゲート(TG)と、前記保持容量Cの他端電圧と前記比較基準電圧VR2とを比較する比較器(Comp)とで構成したことを特徴とする検波回路。
- 請求項1記載の検波回路において、前記サンプリング比較保持部を、差動入力に応じて出力信号TCOが決定され入力開放状態では該開放直前の論理出力状態を保持するヒステリシス形比較器(Comp)と、前記サンプリングクロックパルスSCLが入力された時に導通状態となって前記第1の移相回路(PS1)の出力Vo1と前記基準電圧VR2とを前記ヒステリシス形比較器(Comp)の差動入力に接続するトランスファゲート(TG)とで構成したことを特徴とする検波回路。
- 請求項1記載の検波回路において、前記サンプリング比較保持部を、前記第1の移相回路(PS1)の出力信号Vo1と前記基準電圧VR2とを比較する比較器(Comp)と、該比較器(Comp)の出力をデータ入力Dとし前記サンプリングクロックパルスSCLをクロック入力CKとし論理出力QをAM変調信号用検波回路の論理出力TCOとして出力するDタイプフリップフロップとより構成したことを特徴とする検波回路。
- 請求項7記載の検波回路において、前記サンプリング比較保持部の前記トランスファゲート(TG)と、前記保持容量Cとの接続点に抵抗Rを挿入したことを特徴とする検波回路。
- 請求項9記載の検波回路において、前記サンプリング比較保持部のDタイプフリップフロップを、前記該比較器(Comp)の出力をデータ入力Dとし前記サンプリングクロックパルスSCLをクロック入力CKとする奇数nビットのシリアルインパラレルアウトのシフトレジスター(SHR)と、該シフトレジスター(SHR)のパラレル出力Q1〜Qnの”H”/”L”出力を多数決処理し、”H”出力のビット数が多い場合は”H”を、”H”出力のビット数が少ない場合は”L”を出力する多数決回路とから構成したことを特徴とする検波回路。
- 請求項4記載の検波回路において、前記タイミング抽出部の前記第2の移相回路(PS2)と前記リミットアンプ(LIM)との間にタンク同調回路を設けたことを特徴とする検波回路。
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