KR101463062B1 - 신호 처리 장치 및 방법, 그를 이용한 수신기 그리고 거리 측정 장치 - Google Patents

신호 처리 장치 및 방법, 그를 이용한 수신기 그리고 거리 측정 장치 Download PDF

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Abstract

본 발명은 신호 처리 장치 및 방법, 그를 이용한 수신기 그리고 거리 측정 장치에 관한 것이다. 본 발명의 일 실시예에 따른 신호 처리 장치는, 입력 신호의 포락선을 검출하고, 상기 포락선이 검출된 시간에 관한 정보를 디지털 코드로 변환하는 제 1 처리부; 상기 입력 신호를 샘플링하고, 샘플링된 신호들 간의 시간간격을 변경하여 양자화하는 제 2 처리부; 그리고 상기 제 1 처리부가 출력한 디지털 코드를 기반으로 클럭 신호를 생성하여 상기 제 2 처리부에 제공하는 클럭 신호 생성부;를 포함할 수 있다.

Description

신호 처리 장치 및 방법, 그를 이용한 수신기 그리고 거리 측정 장치{SIGNAL PROCESSING DEVICE AND METHOD, RECEIVER AND APPARATUS FOR MEASURING DISTANCE}
본 발명은 신호 처리 장치 및 방법, 그를 이용한 수신기 그리고 거리 측정 장치에 관한 것이다.
UWB(Ultra Wide Band) 통신은 수 나노 초 단위의 매우 짧은 폭을 갖는 펄스를 사용하는 통신으로, 데이터를 송수신하기 위해 반송파를 이용하지 않으며 중간 주파수단에서의 프로세싱을 필요로 하지 않는다. 또한, UWB 통신 시스템은 전력소모가 작고 복잡도가 낮아 근거리 무선 통신에 적합하다.
종래의 UWB 통신 시스템에서 수행되는 신호 처리는, 수신 신호와 국부 발진기(local oscillator)의 발생 신호 간의 상관(correlation)을 구하고, 이를 아날로그-디지털 변환기(Analog-Digital Converter: ADC)를 이용하여 디지털 코드로 변환하였다. 그러나, 상관을 이용한 신호 처리는 다중경로(multipath)에 의한 심볼간 간섭(ISI: Inter Symbol Interference), I/Q 미스매치 등에 의해 수신 신호를 정확하게 검출해내지 못하는 문제가 있었다. I/Q 미스매치를 줄이기 위해 I/Q 동기화 회로를 사용할 수 있으나, 이 경우 전력 소모가 지나치게 커지는 문제가 발생한다.
또한, 수신 신호를 샘플링한 뒤, 샘플 신호들 간의 간격을 늘려 양자화하는 직접 샘플링 방법이 제시되었다(등록특허 10-1205827, "UWB 신호 처리 장치 및 신호 처리 방법", (2012.11.22 등록)). 하지만, 이 방법으로 거리를 측정하는 경우, 거리 측정의 해상도를 높일 수는 있으나, 실제 측정 가능한 거리는 길지 않은 단점이 있다. 나아가, 이 방법에 의해 수신 신호를 직접 샘플링하는 경우, 고속의 클럭 신호를 지속적으로 생성함으로 인해 소비전력량이 크게 증가하는 문제가 있다.
본 발명의 일 실시예는, 높은 해상도로 긴 거리를 측정할 수 있는 신호 처리 장치 및 방법, 그를 이용한 수신기 그리고 거리 측정 장치를 제공하는 것을 목적으로 한다.
본 발명의 일 실시예는, 소비전력량을 줄일 수 있는 신호 처리 장치 및 방법, 그를 이용한 수신기 그리고 거리 측정 장치를 제공하는 것을 목적으로 한다.
본 발명의 일 실시예에 따른 신호 처리 장치는, 입력 신호의 포락선을 검출하고, 상기 포락선이 검출된 시간에 관한 정보를 디지털 코드로 변환하는 제 1 처리부; 상기 입력 신호를 샘플링하고, 샘플링된 신호들 간의 시간간격을 변경하여 양자화하는 제 2 처리부; 그리고 상기 제 1 처리부가 출력한 디지털 코드를 기반으로 클럭 신호를 생성하여 상기 제 2 처리부에 제공하는 클럭 신호 생성부;를 포함할 수 있다.
상기 제 1 처리부는: 상기 입력 신호의 포락선을 검출하는 포락선 검출기;
상기 포락선을 임계전압과 비교하여 구형파를 출력하는 비교기; 그리고 기준 신호와 상기 구형파 간의 시간차를 디지털 코드로 변환하는 시간-디지털 변환기;를 포함할 수 있다.
상기 시간-디지털 변환기는: 상기 기준 신호를 지연시키는 다수의 지연소자; 그리고 지연된 기준 신호와 구형파 중에서 상기 구형파가 먼저 입력되는 경우 신호를 출력하는 다수의 아비터;를 포함할 수 있다.
상기 클럭 신호 생성부는: 상기 다수의 아비터 중 두 개의 아비터의 출력 신호를 XOR 연산하는 다수의 XOR 게이트; 상기 다수의 XOR 게이트의 출력 신호에 따라 상기 다수의 지연소자의 출력 신호 중 하나를 선택하여 출력하는 멀티플렉서; 그리고 상기 멀티플렉서의 출력 신호를 이용하여 상기 클럭 신호를 생성하는 클럭 셀;을 포함할 수 있다.
상기 제 2 처리부는: 상기 입력 신호를 제 1 주기로 샘플링하여 유지하는 샘플 홀드부; 샘플링된 신호들 간의 시간간격을 제 2 주기로 연장하는 연장부; 그리고 상기 연장부의 출력 신호를 양자화하는 양자화부;를 포함할 수 있다.
상기 클럭 셀은: 상기 멀티플렉서의 출력 신호를 이용하여 상기 제 1 주기의 샘플링 클럭 신호를 생성하는 샘플링 클럭 셀; 그리고 상기 멀티플렉서의 출력 신호를 이용하여 상기 제 2 주기의 연장 클럭 신호를 생성하는 연장 클럭 셀;을 포함할 수 있다.
상기 샘플링 클럭 셀은: 상기 멀티플렉서의 출력 신호를 상기 제 1 주기만큼 지연시키는 버퍼; 그리고 상기 멀티플렉서의 출력 신호의 상승 에지와 상기 버퍼의 출력 신호의 상승 에지 간의 시간간격을 폭으로 갖는 펄스 신호를 생성하는 로직 게이트;를 포함할 수 있다.
상기 연장 클럭 셀은: 상기 멀티플렉서의 출력 신호를 상기 제 2 주기만큼 지연시키는 버퍼; 그리고 상기 멀티플렉서의 출력 신호의 상승 에지와 상기 버퍼의 출력 신호의 상승 에지 간의 시간간격을 폭으로 갖는 펄스 신호를 생성하는 로직 게이트;를 포함하는 지연 셀을 다수 개 포함할 수 있다.
상기 샘플 홀드부는: 상기 샘플링 클럭 신호에 따라 개폐되어 상기 입력 신호를 샘플링하는 다수의 샘플링 스위치; 그리고 샘플링된 신호의 전압으로 충전되는 다수의 커패시터;를 포함할 수 있다.
상기 연장부는: 상기 연장 클럭 신호에 따라 개폐되어 상기 샘플링된 신호들 간의 시간간격을 연장하는 다수의 연장 스위치를 포함할 수 있다.
상기 양자화부는: 상기 연장부의 출력 신호를 기준 전압과 비교하여 써모미터 코드를 출력하는 다수의 비교기; 그리고 상기 써모미터 코드를 2진 코드로 인코딩하는 써모미터-바이너리 인코더;를 포함할 수 있다.
상기 제 1 처리부는: 상기 시간-디지털 변환기의 출력 신호를 2진 코드로 인코딩하는 써모미터-바이너리 인코더를 더 포함할 수 있다.
본 발명의 일 실시예에 따른 신호 처리 방법은, 입력 신호의 포락선을 검출하여 상기 포락선이 검출된 시간에 관한 정보를 출력하고, 상기 출력된 정보를 기반으로 생성된 클럭 신호에 따라 상기 입력 신호를 샘플링하여 양자화할 수 있다.
상기 포락선이 검출된 시간에 관한 정보를 출력하는 것은: 상기 입력 신호의 포락선을 검출하는 단계; 상기 포락선을 임계전압과 비교하여 구형파를 출력하는 단계; 그리고 기준 신호와 상기 구형파 간의 시간차를 디지털 코드로 변환하는 단계;를 포함할 수 있다.
상기 입력 신호를 샘플링하여 양자화하는 것은: 상기 입력 신호를 제 1 주기로 샘플링하여 유지하는 단계; 샘플 신호들 간의 시간간격을 제 2 주기로 변경하는 단계; 그리고 상기 시간간격이 변경된 샘플 신호들을 양자화하는 단계;를 포함할 수 있다.
상기 제 2 주기는 상기 제 1 주기보다 더 길 수 있다.
본 발명의 일 실시예에 따른 수신기는, 수신 신호를 증폭하는 저잡음 증폭기; 상기 증폭된 수신 신호의 포락선을 검출하고, 상기 포락선이 검출된 시간에 관한 정보를 디지털 코드로 변환하는 제 1 처리부; 상기 증폭된 수신 신호를 샘플링하고, 샘플링된 신호들 간의 시간간격을 변경하여 양자화하는 제 2 처리부; 그리고 상기 제 1 처리부가 출력한 디지털 코드를 기반으로 클럭 신호를 생성하여 상기 제 2 처리부에 제공하는 클럭 신호 생성부;를 포함할 수 있다.
상기 수신 신호는 UWB 임펄스 신호일 수 있다.
상기 제 1 처리부는: 상기 증폭된 수신 신호의 포락선을 검출하는 포락선 검출기; 상기 포락선을 임계전압과 비교하여 구형파를 출력하는 비교기; 그리고 기준 신호와 상기 구형파 간의 시간차를 디지털 코드로 변환하는 시간-디지털 변환기;를 포함할 수 있다.
상기 기준 신호는, 상기 수신기와 송신기를 동기화시키는 동기 신호일 수 있다.
상기 시간-디지털 변환기는: 상기 기준 신호를 지연시키는 다수의 지연소자; 그리고 지연된 기준 신호와 구형파 중에서 상기 구형파가 먼저 입력되는 경우 신호를 출력하는 다수의 아비터;를 포함할 수 있다.
상기 클럭 신호 생성부는: 상기 다수의 아비터 중 두 개의 아비터의 출력 신호를 XOR 연산하는 다수의 XOR 게이트; 상기 다수의 XOR 게이트의 출력 신호에 따라 상기 다수의 지연소자의 출력 신호 중 하나를 선택하여 출력하는 멀티플렉서; 그리고 상기 멀티플렉서의 출력 신호를 이용하여 상기 클럭 신호를 생성하는 클럭 셀;을 포함할 수 있다.
상기 제 2 처리부는: 상기 증폭된 수신 신호를 제 1 주기로 샘플링하여 유지하는 샘플 홀드부; 샘플링된 신호들 간의 시간간격을 제 2 주기로 연장하는 연장부; 그리고 상기 연장부의 출력 신호를 양자화하는 양자화부;를 포함할 수 있다.
상기 클럭 셀은: 상기 멀티플렉서의 출력 신호를 이용하여 상기 제 1 주기의 샘플링 클럭 신호를 생성하는 샘플링 클럭 셀; 그리고 상기 멀티플렉서의 출력 신호를 이용하여 상기 제 2 주기의 연장 클럭 신호를 생성하는 연장 클럭 셀;을 포함할 수 있다.
상기 샘플링 클럭 셀은: 상기 멀티플렉서의 출력 신호를 상기 제 1 주기만큼 지연시키는 버퍼; 그리고 상기 멀티플렉서의 출력 신호의 상승 에지와 상기 버퍼의 출력 신호의 상승 에지 간의 시간간격을 폭으로 갖는 펄스 신호를 생성하는 로직 게이트;를 포함할 수 있다.
상기 연장 클럭 셀은: 상기 멀티플렉서의 출력 신호를 상기 제 2 주기만큼 지연시키는 버퍼; 그리고 상기 멀티플렉서의 출력 신호의 상승 에지와 상기 버퍼의 출력 신호의 상승 에지 간의 시간간격을 폭으로 갖는 펄스 신호를 생성하는 로직 게이트;를 포함하는 지연 셀을 다수 개 포함할 수 있다.
본 발명의 일 실시예에 따른 거리 측정 장치는, 신호를 송신하는 송신기; 타겟으로부터 반사된 신호를 수신하는 수신기; 그리고 상기 수신기의 출력 신호를 기반으로 상기 타겟까지의 거리를 계산하는 DSP;를 포함하며, 상기 수신기는: 수신 신호를 증폭하는 저잡음 증폭기; 상기 증폭된 수신 신호의 포락선을 검출하고, 상기 포락선이 검출된 시간에 관한 정보를 디지털 코드로 변환하는 제 1 처리부; 상기 증폭된 수신 신호를 샘플링하고, 샘플링된 신호들 간의 시간간격을 변경하여 양자화하는 제 2 처리부; 그리고 상기 제 1 처리부가 출력한 디지털 코드를 기반으로 클럭 신호를 생성하여 상기 제 2 처리부에 제공하는 클럭 신호 생성부;를 포함할 수 있다.
본 발명의 일 실시예에 따르면, 타겟까지의 거리를 측정하는 경우, 종래에 비해 높은 해상도로 긴 거리를 측정할 수 있다.
본 발명의 일 실시예에 따르면, 장치의 소비전력량을 줄일 수 있다.
도 1은 본 발명의 일 실시예에 따른 신호 처리 장치의 블록도이다.
도 2는 본 발명의 일 실시예에 따른 제 1 처리부의 블록도이다.
도 3은 본 발명의 일 실시예에 따른 제 1 처리부에 입력되는 입력 신호, 포락선 검출기의 출력 신호 및 비교기의 출력 신호를 예시적으로 나타내는 타이밍 다이어그램이다.
도 4는 본 발명의 일 실시예에 따른 시간-디지털 변환기의 회로도이다.
도 5는 본 발명의 일 실시예에 따른 기준 신호, 지연소자의 출력 신호 및 구형파를 예시적으로 나타내는 타이밍 다이어그램이다.
도 6은 본 발명의 일 실시예에 따른 아비터의 출력 신호를 예시적으로 나타내는 타이밍 다이어그램이다.
도 7은 본 발명의 일 실시예에 따른 클럭 신호 생성부의 회로도이다.
도 8은 본 발명의 일 실시예에 따른 XOR 게이트의 출력 신호를 예시적으로 나타내는 타이밍 다이어그램이다.
도 9는 본 발명의 일 실시예에 따른 기준 신호, 지연소자의 출력 신호 및 멀티플렉서의 출력 신호를 예시적으로 나타내는 타이밍 다이어그램이다.
도 10은 본 발명의 일 실시예에 따른 클럭 셀의 블록도이다.
도 11은 본 발명의 일 실시예에 따른 샘플링 클럭 셀의 블록도이다.
도 12는 본 발명의 일 실시예에 따른 지연 셀의 회로도이다.
도 13은 본 발명의 일 실시예에 따른 멀티플렉서의 출력 신호, 지연 셀의 출력 신호 및 샘플링 클럭 신호를 예시적으로 나타내는 타이밍 다이어그램이다.
도 14는 본 발명의 일 실시예에 따른 연장 클럭 셀의 블록도이다.
도 15는 본 발명의 일 실시예에 따른 지연 셀의 회로도이다.
도 16은 본 발명의 일 실시예에 따른 멀티플렉서의 출력 신호, 지연 셀의 출력 신호 및 연장 클럭 신호를 예시적으로 나타내는 타이밍 다이어그램이다.
도 17은 본 발명의 일 실시예에 따른 제 2 처리부의 블록도이다.
도 18은 본 발명의 일 실시예에 따른 샘플 홀드부 및 연장부의 회로도이다.
도 19는 본 발명의 일 실시예에 따른 양자화부의 회로도이다.
도 20은 본 발명의 일 실시예에 따른 입력 신호, 포락선 검출기의 출력 신호, 비교기의 출력 신호, 시간-디지털 변환기에 포함된 지연소자의 출력 신호, 멀티플렉서의 출력 신호, 샘플링 클럭 신호, 확장 클럭 신호, 샘플 홀드부의 출력 신호, 및 연장부의 출력 신호를 예시적으로 나타내는 타이밍 다이어그램이다.
도 21은 본 발명의 일 실시예에 따른 신호 처리 방법을 설명하는 도면이다.
도 22는 본 발명의 일 실시예에 따른 입력 신호의 포락선을 검출하여 포락선이 검출된 시간에 관한 정보를 출력하는 단계를 설명하는 도면이다.
도 23은 본 발명의 일 실시예에 따른 입력 신호를 샘플링하여 양자화하는 단계를 설명하는 도면이다.
도 24는 본 발명의 일 실시예에 따른 수신기의 블록도이다.
도 25는 본 발명의 일 실시예에 따른 거리 측정 장치의 블록도이다.
본 발명의 다른 이점 및 특징, 그리고 그것들을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되는 실시 예를 참조하면 명확해질 것이다. 그러나 본 발명은 이하에서 개시되는 실시 예에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 수 있으며, 단지 본 실시 예는 본 발명의 개시가 완전하도록 하고, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명은 청구항의 범주에 의해 정의될 뿐이다.
만일 정의되지 않더라도, 여기서 사용되는 모든 용어들(기술 혹은 과학 용어들을 포함)은 이 발명이 속한 종래 기술에서 보편적 기술에 의해 일반적으로 수용되는 것과 동일한 의미를 가진다. 일반적인 사전들에 의해 정의된 용어들은 관련된 기술 그리고/혹은 본 출원의 본문에 의미하는 것과 동일한 의미를 갖는 것으로 해석될 수 있고, 그리고 여기서 명확하게 정의된 표현이 아니더라도 개념화되거나 혹은 과도하게 형식적으로 해석되지 않을 것이다.
본 명세서에서 사용된 용어는 실시 예들을 설명하기 위한 것이며 본 발명을 제한하고자 하는 것은 아니다. 본 명세서에서, 단수형은 문구에서 특별히 언급하지 않는 한 복수형도 포함한다. 명세서에서 사용되는 '포함한다' 및/또는 이 동사의 다양한 활용형들 예를 들어, '포함', '포함하는', '포함하고', '포함하며' 등은 언급된 조성, 성분, 구성요소, 단계, 동작 및/또는 소자는 하나 이상의 다른 조성, 성분, 구성요소, 단계, 동작 및/또는 소자의 존재 또는 추가를 배제하지 않는다. 본 명세서에서 '및/또는' 이라는 용어는 나열된 구성들 각각 또는 이들의 다양한 조합을 가리킨다.
한편, 본 명세서 전체에서 사용되는 '~부', '~기', '~블록', '~모듈' 등의 용어는 적어도 하나의 기능이나 동작을 처리하는 단위를 의미할 수 있다. 예를 들어 소프트웨어, FPGA 또는 ASIC과 같은 하드웨어 구성요소를 의미할 수 있다. 그렇지만 '~부', '~기', '~블록', '~모듈' 등이 소프트웨어 또는 하드웨어에 한정되는 의미는 아니다. '~부', '~기', '~블록', '~모듈'은 어드레싱할 수 있는 저장 매체에 있도록 구성될 수도 있고 하나 또는 그 이상의 프로세서들을 재생시키도록 구성될 수도 있다.
따라서, 일 예로서 '~부', '~기', '~블록', '~모듈'은 소프트웨어 구성요소들, 객체지향 소프트웨어 구성요소들, 클래스 구성요소들 및 태스크 구성요소들과 같은 구성요소들과, 프로세스들, 함수들, 속성들, 프로시저들, 서브루틴들, 프로그램 코드의 세그먼트들, 드라이버들, 펌웨어, 마이크로 코드, 회로, 데이터, 데이터베이스, 데이터 구조들, 테이블들, 어레이들 및 변수들을 포함한다. 구성요소들과 '~부', '~기', '~블록', '~모듈'들 안에서 제공되는 기능은 더 작은 수의 구성요소들 및 '~부', '~기', '~블록', '~모듈'들로 결합되거나 추가적인 구성요소들과 '~부', '~기', '~블록', '~모듈'들로 더 분리될 수 있다.
이하, 본 명세서에 첨부된 도면을 참조하여 본 발명의 실시예를 상세하게 설명하기로 한다.
본 발명의 일 실시예에 따른 신호 처리 장치 및 방법은, 입력 신호의 포락선을 검출하여 상기 포락선이 검출된 시간에 관한 정보를 1차로 출력하고, 상기 출력된 정보를 기반으로 생성된 클럭 신호에 따라 상기 입력 신호를 샘플링하여 얻은 정보를 2차로 출력할 수 있다.
다시 말해, 상기 신호 처리 장치 및 방법은 입력 신호를 2단에 걸쳐 처리할 수 있다. 첫 번째 신호 처리 스테이지는 입력 신호의 포락선을 검출한 뒤 포락선이 검출된 시간에 관한 정보를 디지털 코드로 출력할 수 있다. 두 번째 신호 처리 스테이지는 입력 신호를 직접 샘플링하여 얻은 정보를 양자화하여 출력할 수 있다.
본 발명의 일 실시예에 따르면, 첫 번째 신호 처리 스테이지를 통해 얻은 정보를 이용하여 긴 거리를 측정함과 동시에, 두 번째 신호 처리 스테이지를 통해 얻은 정보를 이용하여 높은 해상도로 거리를 측정할 수 있다. 즉, 본 발명의 일 실시예에 따른 신호 처리 장치 및 방법으로 거리를 측정하는 경우, 높은 해상도로 긴 거리를 측정할 수 있게 된다.
도 1은 본 발명의 일 실시예에 따른 신호 처리 장치의 블록도이다.
도 1에 도시된 바와 같이, 상기 신호 처리 장치(100)는 제 1 처리부(11), 제 2 처리부(12) 및 클럭 신호 생성부(13)를 포함할 수 있다.
상기 제 1 처리부(11)는 입력 신호의 포락선을 검출하고, 상기 포락선이 검출된 시간에 관한 정보를 디지털 코드로 변환할 수 있다. 상기 제 2 처리부(12)는 상기 입력 신호를 샘플링하고, 샘플링된 신호들 간의 시간간격을 변경하여 양자화할 수 있다. 상기 클럭 신호 생성부(13)는 제 1 처리부(11)가 출력한 신호를 기반으로 클럭 신호를 생성하여 제 2 처리부(12)에 제공할 수 있다.
도 2는 본 발명의 일 실시예에 따른 제 1 처리부(11)의 블록도이다.
도 2에 도시된 바와 같이, 상기 제 1 처리부(11)는 포락선 검출기(111), 비교기(112) 및 시간-디지털 변환기(115)를 포함할 수 있다.
상기 포락선 검출기(111)는 입력 신호의 포락선을 검출할 수 있다. 상기 비교기(112)는 포락선을 임계전압(Vth)과 비교하여 구형파를 출력할 수 있다. 상기 시간-디지털 변환기(115)는 기준 신호와 구형파 간의 시간차를 디지털 코드로 변환할 수 있다.
본 발명의 일 실시예에 따른 제 1 처리부(11)는, 입력 신호의 포락선을 검출한 뒤 기준 신호가 인가된 시간과 포락선이 검출된 시간 간의 시간차에 관한 정보를 출력하므로, 해당 출력 신호를 이용하여 거리를 측정하는 경우, 후술하는 제 2 처리부(12)의 출력 신호를 이용하는 경우보다 거리 측정의 해상도가 낮은 반면, 보다 긴 거리를 측정할 수 있는 장점이 있다.
나아가, 상기 제 1 처리부(11)는 다중 경로(multi path)를 통해 수신된 신호를 배제하고 직접 경로(direct path)를 통해 수신된 신호만을 검출하므로, 보다 정확한 거리를 측정할 수 있는 장점이 있다.
본 발명의 일 실시예에 따르면, 상기 제 1 처리부(11)는 포락선 검출기(111)의 출력 신호를 필터링하여 저주파수 대역의 신호를 통과시키고 고주파수 대역의 신호는 차단하는 저역 통과 필터를 더 포함할 수 있다. 상기 저역 통과 필터는 상기 포락선 검출기(111)의 출력단에 연결될 수 있다.
상기 비교기(112)는 상기 포락선 검출기(111)의 출력 신호를 임계전압(Vth)과 비교하여, 상기 출력 신호 중 임계전압(Vth)보다 높은 구간에서는 하이 레벨의 신호를 출력하고, 임계전압(Vth)보다 낮은 구간에서는 로우 레벨의 신호를 출력함으로써 구형파를 출력할 수 있다.
본 발명의 일 실시예에 따르면, 상기 제 1 처리부(11)는 D 플립플롭(113)을 더 포함할 수 있다. 상기 D 플립플롭(113)은 비교기(112)의 출력 신호로부터 노이즈 성분을 제거할 수 있다. 도 2에 도시된 바와 같이, 상기 D 플립플롭(113)은 비교기(112)의 출력단에 연결될 수 있다.
본 발명의 일 실시예에 따르면, 상기 제 1 처리부(11)는 버퍼(114)를 더 포함할 수 있다. 상기 버퍼(114)는 비교기(112)가 출력한 구형파의 에지 경사를 보다 급격하게 형성할 수 있다. 상기 버퍼(114)는 비교기(112)와 시간-디지털 변환기(115) 사이에 연결될 수 있다. 도 2에 도시된 바와 같이, 상기 제 1 처리부(11)가 D 플립플롭(113)을 포함하는 경우, 상기 버퍼(114)는 상기 D 플립플롭(113)의 출력단에 연결될 수 있다.
도 3은 본 발명의 일 실시예에 따른 제 1 처리부(11)에 입력되는 입력 신호, 포락선 검출기(111)의 출력 신호 및 비교기(112)의 출력 신호를 예시적으로 나타내는 타이밍 다이어그램이다.
도 3에 도시된 바와 같이, 입력 신호가 제 1 처리부(11)에 입력되면, 상기 포락선 검출기(111)는 입력 신호의 포락선을 검출할 수 있다. 도 3에 도시된 포락선의 파형은 포락선 검출기(111)의 출력 신호가 전술한 저역 통과 필터를 통과한 모습을 도시한다. 상기 포락선은 비교기(112)를 통과하여 구형파로 출력될 수 있다.
상기 시간-디지털 변환기(115)는 기준 신호와 상기 구형파를 입력받고, 기준 신호가 인가된 시간과 구형파가 인가된 시간 간의 시간차를 디지털 코드로 변환할 수 있다.
도 4는 본 발명의 일 실시예에 따른 시간-디지털 변환기(115)의 회로도이다.
도 4에 도시된 바와 같이, 본 발명의 일 실시예에 따른 시간-디지털 변환기(115)는 다수의 지연소자(1511 내지 151N) 및 다수의 아비터(1521 내지 152N)를 포함할 수 있다.
상기 다수의 지연소자(1511 내지 151N)는 시간-디지털 변환기(115)에 입력된 기준 신호를 지연시킬 수 있다. 도 4에 도시된 바와 같이, 상기 다수의 지연소자(1511 내지 151N)는 하나의 출력단이 다른 하나의 입력단에 연결되어 종속 접속될 수 있다. 그 결과, 상기 기준 신호는 지연소자를 통과할 때마다 기 설정된 시간만큼 지연되어 출력될 수 있다.
상기 다수의 아비터(1521 내지 152N)는 지연된 기준 신호와 구형파 중에서 상기 구형파가 먼저 입력되는 경우 하이 레벨의 신호를 출력할 수 있다. 도 4에 도시된 바와 같이, 상기 다수의 아비터(1521 내지 152N) 각각은 대응하는 지연소자의 출력단에 연결되어, 소정 시간만큼 지연된 기준 신호를 입력받을 수 있다. 그리고, 도 4에 도시된 바와 같이, 상기 다수의 아비터(1521 내지 152N)는 비교기(112)가 출력한 구형파를 입력받을 수 있다. 상기 아비터(1521 내지 152N)는 기준 신호와 구형파 중에서 구형파가 먼저 입력되는 경우 하이 레벨의 신호를 출력하고, 기준 신호가 먼저 인가되는 경우에는 로우 레벨의 신호를 출력할 수 있다.
도 5는 본 발명의 일 실시예에 따른 기준 신호, 지연소자의 출력 신호 및 구형파를 예시적으로 나타내는 타이밍 다이어그램이고, 도 6은 도 5에 도시된 신호를 입력받은 아비터의 출력 신호를 예시적으로 나타내는 타이밍 다이어그램이다.
도 5에 도시된 바와 같이, 기준 신호가 시간-디지털 변환기(115)에 입력되면, 상기 기준 신호는 지연소자를 통과할 때마다 단위지연시간만큼 신호가 지연된다. 도 5는 구형파가 지연소자 2(1512)의 출력 신호와 지연소자 3(1513)의 출력 신호 사이에 인가된 경우를 도시한다.
이 경우, 도 6에 도시된 바와 같이, 구형파보다 기준 신호를 먼저 입력받은 아비터 1(1521) 및 아비터 2(1522)는 로우 레벨의 신호를 출력하지만, 기준 신호보다 구형파를 먼저 입력받은 아비터 3(1523) 내지 아비터 N(152N)은 하이 레벨의 신호를 출력할 수 있다.
이와 같이, 상기 시간-디지털 변환기(115)는 다수의 아비터(1521 내지 152N)가 출력한 신호를 디지털 코드로 출력할 수 있다.
일 실시예에 따르면, 상기 제 1 처리부(11)는 상기 시간-디지털 변환기(115)가 출력한 신호를 2진 코드로 인코딩하는 써모미터-바이너리 인코더(thermometer to binary encoder)를 더 포함할 수 있다.
다시 도 1을 참조하면, 상기 클럭 신호 생성부(13)는 상기 제 1 처리부(11)가 출력한 디지털 코드를 기반으로 클럭 신호를 생성하여 제 2 처리부(12)에 제공할 수 있다.
도 7은 본 발명의 일 실시예에 따른 클럭 신호 생성부(13)의 회로도이다.
도 7에 도시된 바와 같이, 상기 클럭 신호 생성부(13)는 다수의 XOR 게이트(XOR 1 내지 XOR N-1), 멀티플렉서(131) 및 클럭 셀(132)을 포함할 수 있다.
상기 다수의 XOR 게이트(XOR 1 내지 XOR N-1)는 다수의 아비터(1521 내지 152N) 중 두 개의 아비터로부터 출력된 신호를 입력받아 XOR 연산할 수 있다. 예를 들어, 도 7에 도시된 바와 같이, 상기 다수의 XOR 게이트(XOR 1 내지 XOR N-1) 중에서 XOR 게이트 1(XOR 1)은 아비터 1(1521)의 출력 신호(A1)와 아비터 2(1522)의 출력 신호(A2)를 입력받고, 이들을 XOR 연산하여 출력할 수 있다. 마찬가지로, XOR 게이트 2(XOR 2)는 아비터 2(1522)의 출력 신호(A2)와 아비터 3(1523)의 출력 신호(A3)를 입력받고, 이들을 XOR 연산하여 출력할 수 있다. 이와 같은 순서에 의하면, XOR 게이트 N-1(XOR N-1)은 아비터 N-1의 출력 신호(AN -1)와 아비터 N(152N)의 출력 신호(AN)을 입력받고, 이들을 XOR 연산하여 출력할 수 있다.
이와 같이, 다수의 XOR 게이트 각각은 다수의 아비터(1521 내지 152N) 중에서 대응하는 두 개의 아비터의 출력 신호를 XOR 연산하여 출력할 수 있다. 이 실시예에 따르면, 상기 XOR 게이트는 다수의 아비터 중에서 출력 신호가 0에서 1로 변경되는 아비터를 검출할 수 있다. 그 결과, 상기 XOR 게이트는 다수의 지연소자의 출력 신호 중에서 구형파를 사이에 둔 출력 신호를 검출할 수 있다.
상기 멀티플렉서(131)는 상기 다수의 XOR 게이트(XOR 1 내지 XOR N-1)의 출력 신호에 따라 다수의 지연소자의 출력 신호 중 하나를 선택하여 출력할 수 있다. 다시 말해, 상기 멀티플렉서(131)는 시간-디지털 변환기(115)에 포함된 다수의 지연소자(1511 내지 151N)가 출력한 신호를 입력받고, 다수의 XOR 게이트(XOR 1 내지 XOR N-1)가 출력한 신호에 기초하여 상기 지연소자의 출력 신호 중에서 하나를 선택하여 내보낼 수 있다.
도 8은 도 6에 도시된 신호를 입력받은 XOR 게이트의 출력 신호를 예시적으로 나타내는 타이밍 다이어그램이며, 도 9는 도 5에 도시된 기준 신호와 지연소자의 출력 신호, 그리고 도 5 및 도 8의 신호를 입력받은 멀티플렉서의 출력 신호를 예시적으로 나타내는 타이밍 다이어그램이다.
도 6에 도시된 바와 같이 아비터 1(1521) 및 아비터 2(1522)의 출력 신호가 0이고 아비터 3(1523) 내지 아비터 N(152N)의 출력 신호가 1인 경우, 도 8에 도시된 바와 같이 아비터 2(1522)의 출력 신호(A2)와 아비터 3(1523)의 출력 신호(A3)를 XOR 연산한 XOR 게이트 2(XOR 2)가 하이 레벨의 신호를 출력하고, 나머지 XOR 게이트들은 로우 레벨의 신호를 출력한다.
이 경우, 상기 멀티플렉서(131)는 입력받은 다수의 지연소자의 출력 신호(D1 내지 DN) 중에서 XOR 게이트 2(XOR 2)에 대응하는 지연소자 2(1512)의 출력 신호(D2)를 선택하여 내보낼 수 있다. 이 실시예에 따르면, 상기 멀티플렉서(131)가 출력한 신호는 다수의 지연소자의 출력 신호(D1 내지 DN) 중에서, 상기 구형파가 입력되기 바로 전에 입력된 신호에 해당한다(도 5 참조).
상기 클럭 셀(132)은 멀티플렉서(131)가 출력한 신호를 이용하여 클럭 신호를 생성하고 제 2 처리부(12)로 출력할 수 있다.
도 10은 본 발명의 일 실시예에 따른 클럭 셀(132)의 블록도이다.
도 10에 도시된 바와 같이, 상기 클럭 셀(132)은 멀티플렉서(131)의 출력 신호를 이용하여 제 1 주기의 샘플링 클럭 신호를 생성하는 샘플링 클럭 셀(1321), 및 상기 멀티플렉서(131)의 출력 신호를 이용하여 제 2 주기의 연장 클럭 신호를 생성하는 연장 클럭 셀(1322)을 포함할 수 있다. 다시 말해, 상기 클럭 셀(132)은 멀티플렉서(131)에서 출력된 신호를 이용하여 서로 다른 주기를 갖는 두 개의 클럭 신호를 생성하여 출력할 수 있다.
도 11은 본 발명의 일 실시예에 따른 샘플링 클럭 셀(1321)의 블록도이며, 도 12는 상기 샘플링 클럭 셀(1321)에 포함된 지연 셀의 회로도이다.
도 11에 도시된 바와 같이, 상기 샘플링 클럭 셀(1321)은 서로 종속 접속된 다수의 지연 셀(3211 내지 321N)을 포함할 수 있다. 그리고, 도 12에 도시된 바와 같이, 상기 다수의 지연 셀 각각은 버퍼 및 로직 게이트를 포함할 수 있다.
상기 버퍼(3211a)는 멀티플렉서(131)의 출력 신호를 제 1 주기만큼 지연시킬 수 있다. 상기 로직 게이트(3211b)는 멀티플렉서(131)의 출력 신호와 버퍼(3211a)의 출력 신호를 입력받고, 상기 멀티플렉서(131)의 출력 신호의 상승 에지와 상기 버퍼(3211a)의 출력 신호의 상승 에지 간의 시간간격을 폭으로 갖는 펄스 신호를 생성하여 샘플링 클럭 신호로 출력할 수 있다.
도 13은 본 발명의 일 실시예에 따른 멀티플렉서(131)의 출력 신호, 지연 셀의 출력 신호 및 샘플링 클럭 신호를 예시적으로 나타내는 타이밍 다이어그램이다.
도 13에 도시된 바와 같이, 상기 멀티플렉서(131)에서 출력된 신호는 지연 셀을 통과할 때마다 제 1 주기만큼 지연될 수 있다. 상기 지연 셀에 포함된 로직 게이트(3211b)는, 대응하는 버퍼(3211a)에 입력되는 신호의 상승 에지와, 대응하는 버퍼로부터 출력되는 신호의 상승 에지 사이의 시간간격을 펄스 폭으로 하는 펄스 신호를 생성하여 출력할 수 있다. 그 결과, 지연 셀로부터 출력되는 샘플링 클럭 신호는 제 1 주기의 펄스 폭을 가질 수 있다.
도 14는 본 발명의 일 실시예에 따른 연장 클럭 셀(1322)의 블록도이며, 도 15는 상기 연장 클럭 셀(1322)에 포함된 지연 셀의 회로도이다.
도 14에 도시된 바와 같이, 상기 연장 클럭 셀(1322)은 서로 종속 접속된 다수의 지연 셀(3221 내지 322N)을 포함할 수 있다. 그리고, 도 15에 도시된 바와 같이, 상기 다수의 지연 셀 각각은 버퍼 및 로직 게이트를 포함할 수 있다.
도 12에 도시된 샘플링 클럭 셀(1321)의 버퍼(3211a)와 달리, 연장 클럭 셀(1322)의 버퍼(3221a)는 멀티플렉서(131)의 출력 신호를 제 2 주기만큼 지연시킬 수 있다. 상기 로직 게이트(3221b)는 멀티플렉서(131)의 출력 신호와 버퍼(3221a)의 출력 신호를 입력받고, 상기 멀티플렉서(131)의 출력 신호의 상승 에지와 상기 버퍼(3221a)의 출력 신호의 상승 에지 간의 시간간격을 폭으로 갖는 펄스 신호를 생성하여 연장 클럭 신호로 출력할 수 있다.
도 16은 본 발명의 일 실시예에 따른 멀티플렉서(131)의 출력 신호, 지연 셀의 출력 신호 및 확장 클럭 신호를 예시적으로 나타내는 타이밍 다이어그램이다.
도 16에 도시된 바와 같이, 상기 멀티플렉서(131)에서 출력된 신호는 지연 셀을 통과할 때마다 제 2 주기만큼 지연될 수 있다. 상기 지연 셀에 포함된 로직 게이트(3221b)는, 대응하는 버퍼(3221a)에 입력되는 신호의 상승 에지와, 대응하는 버퍼로부터 출력되는 신호의 상승 에지 사이의 시간간격을 펄스 폭으로 하는 펄스 신호를 생성하여 출력할 수 있다. 그 결과, 상기 지연 셀로부터 출력되는 연장 클럭 신호는 제 2 주기의 펄스 폭을 가질 수 있다.
일 실시예에 따르면, 상기 제 1 주기는 상기 제 2 주기보다 더 짧을 수 있으나, 이에 제한되지 않고 상기 제 1 주기는 상기 제 2 주기보다 더 길 수도 있다.
다시 도 1을 참조하면, 상기 제 2 처리부(12)는 입력 신호를 샘플링하고, 샘플링된 신호들 간의 시간간격을 변경하여 양자화할 수 있다.
도 17은 본 발명의 일 실시예에 따른 제 2 처리부(12)의 블록도이다.
도 17에 도시된 바와 같이, 상기 제 2 처리부(12)는 샘플 홀드부(121), 연장부(122) 및 양자화부(123)를 포함할 수 있다. 상기 샘플 홀드부(121)는 입력 신호를 제 1 주기로 샘플링하여 유지할 수 있다. 상기 연장부(122)는 샘플링된 신호들 간의 시간간격을 제 2 주기로 연장할 수 있다. 상기 양자화부(123)는 연장부(122)의 출력 신호를 양자화할 수 있다.
도 18은 본 발명의 일 실시예에 따른 샘플 홀드부(121) 및 연장부(122)의 회로도이다.
도 18에 도시된 바와 같이, 상기 샘플 홀드부(121)는 다수의 샘플링 스위치(2111 내지 211N) 및 다수의 커패시터(2121 내지 212N)를 포함할 수 있다. 상기 샘플링 스위치는 클럭 신호 생성부(13)가 출력한 샘플링 클럭 신호에 따라 개폐되어, 입력 신호를 샘플링할 수 있다. 상기 커패시터는 샘플링된 신호의 전압으로 충전되어 샘플링된 신호를 소정의 시간 동안 유지시킬 수 있다. 상기 커패시터(2121 내지 212N)는 샘플링 스위치(2111 내지 211N)의 출력단과 접지 사이에 연결될 수 있다.
도 18에 도시된 바와 같이, 상기 연장부(122)는 다수의 연장 스위치(221 내지 22N)를 포함할 수 있다. 상기 연장 스위치는 클럭 신호 생성부(13)가 출력한 연장 클럭 신호에 따라 개폐되어, 상기 샘플링된 신호들 간의 시간간격을 연장시킬 수 있다. 상기 연장 스위치(221 내지 22N)는 상기 샘플링 스위치(2111 내지 211N)와 종속 접속될 수 있다.
도 17 및 도 18에 도시된 바와 같이, 샘플 홀드부(121)가 제 1 주기를 갖는 샘플링 클럭 신호에 따라 입력 신호를 샘플링하는 경우, 샘플링된 신호들 간의 시간간격은 제 1 주기에 해당할 수 있다. 또한, 연장부(122)가 제 2 주기를 갖는 연장 클럭 신호에 따라 스위칭되는 경우, 연장부(122)가 출력하는 신호들 간의 시간간격은 제 2 주기에 해당할 수 있다.
여기서, 상기 제 2 주기가 상기 제 1 주기보다 더 긴 경우, 연장부(122)가 출력하는 신호들 간의 시간간격은 샘플 홀드부(121)가 출력하는 신호들 간의 시간간격보다 더 길어져, 연장부(122)는 샘플링된 신호들 간의 시간간격을 연장시키도록 동작할 수 있다.
도 19는 본 발명의 일 실시예에 따른 양자화부(123)의 회로도이다.
도 19에 도시된 바와 같이, 상기 양자화부(123)는 다수의 비교기(1231) 및 써모미터-바이너리 인코더(1232)를 포함할 수 있다. 상기 비교기(1231)는 연장부(122)가 출력한 신호들을 다수의 기준전압과 비교하여 써모미터 코드를 출력할 수 있다. 상기 써모미터-바이너리 인코더(1232)는 상기 비교기(1231)가 출력한 써모미터 코드를 2진 코드로 인코딩하여 출력할 수 있다.
도 20은 본 발명의 일 실시예에 따른 입력 신호, 포락선 검출기(111)의 출력 신호, 비교기(112)의 출력 신호, 시간-디지털 변환기(115)에 포함된 지연소자의 출력 신호, 멀티플렉서(131)의 출력 신호, 샘플링 클럭 신호, 확장 클럭 신호, 샘플 홀드부(121)의 출력 신호, 및 연장부(122)의 출력 신호를 예시적으로 나타내는 타이밍 다이어그램이다.
이미 도 3을 참조하여 설명한 바와 같이, 상기 신호 처리 장치(100)에 입력된 입력 신호는 포락선 검출기(111)에 의해 포락선이 검출되고, 비교기(112)에 의해 구형파로 출력될 수 있다. 그리고 도 5에 도시된 실시예와 같이, 상기 구형파가 지연소자 2(1512)의 출력 신호(D2)와 지연소자 3(1513)의 출력 신호(D3) 사이에 입력되는 경우, 멀티플렉서(131)는 다수의 지연소자들이 출력한 신호들(D1 내지 DN) 중에서 구형파가 입력되기 바로 전에 인가되는 지연소자 2의 출력 신호(D2)를 선택하여 내보낼 수 있다.
상기 멀티플렉서(131)의 출력 신호를 이용하여 샘플링 클럭 셀(1321)은 제 1 주기의 샘플링 클럭 신호를 생성하여 상기 샘플 홀드부(121)에 제공할 수 있다. 또한, 상기 멀티플렉서(131)가 출력한 신호를 이용하여 연장 클럭 셀(1322)은 제 2 주기의 연장 클럭 신호를 생성하여 상기 연장부(122)에 제공할 수 있다.
상기 샘플 홀드부(121)는 샘플링 클럭 신호에 따라 제 1 주기로 입력 신호를 샘플링할 수 있으며, 상기 연장부(122)는 샘플링된 신호들 간의 시간간격을 제 1 주기와 다른 제 2 주기로 변경할 수 있다. 도 20은 제 2 주기가 제 1 주기보다 더 긴 실시예에 따른 샘플 신호들을 도시한다.
도 21은 본 발명의 일 실시예에 따른 신호 처리 방법을 설명하는 도면이다.
도 21에 도시된 바와 같이, 상기 신호 처리 방법(200)은, 입력 신호의 포락선을 검출하여 포락선이 검출된 시간에 관한 정보를 출력하는 단계(S21), 상기 포락선이 검출된 시간에 관한 정보를 기반으로 클럭 신호를 생성하는 단계(S22), 및 상기 클럭 신호에 따라 입력 신호를 샘플링하여 양자화하는 단계(S23)를 포함할 수 있다.
상기 단계(S21)은 전술한 제 1 처리부(11)에 의해 수행될 수 있으며, 상기 단계(S22)는 클럭 신호 생성부(13)에 의해 수행될 수 있으며, 상기 단계(S23)는 제 2 처리부(12)에 의해 수행될 수 있다.
도 22는 본 발명의 일 실시예에 따른 입력 신호의 포락선을 검출하여 포락선이 검출된 시간에 관한 정보를 출력하는 단계(S21)를 설명하는 도면이다.
도 22에 도시된 바와 같이, 상기 단계(S21)는, 입력 신호의 포락선을 검출하는 단계(S211), 상기 포락선을 임계전압과 비교하여 구형파를 출력하는 단계(S212), 및 기준 신호와 상기 구형파 간의 시간차를 디지털 코드로 변환하는 단계(S213)를 포함할 수 있다.
상기 단계(S211)는 포락선 검출기(111)에 의해 수행될 수 있으며, 상기 단계(S212)는 비교기(112)에 의해 수행될 수 있으며, 상기 단계(S213)는 시간-디지털 변환기(115)에 의해 수행될 수 있다.
일 실시예에 따르면, 상기 단계(S21)는 써모미터-바이너리 인코더가 상기 시간-디지털 변환기(115)가 출력한 써모미터 코드를 2진 코드로 변환하는 단계를 더 포함할 수 있다.
상기 단계(S22)는, 포락선이 검출된 시간에 관한 정보를 기반으로 클럭 신호를 생성하여 상기 제 2 처리부(12)에 제공할 수 있다.
일 실시예에 따르면, 상기 단계(S22)는, 멀티플렉서(131)가 시간-디지털 변환기(115)에 포함된 다수의 지연소자(1511 내지 151N)로부터 출력된 신호(D1 내지 DN)를 입력받는 단계, 다수의 XOR 게이트(XOR 1 내지 XOR N)가 시간-디지털 변환기(115)에 포함된 다수의 아비터(1521 내지 152N)로부터 출력된 신호들(A1 내지 AN) 중 두 개의 신호를 XOR 연산하는 단계, 및 멀티플렉서(131)가 상기 XOR 게이트가 출력한 신호들을 기반으로 다수의 지연소자로부터 출력된 신호들(D1 내지 DN) 중 하나를 선택하여 내보내는 단계를 포함할 수 있다.
다시 말해, 상기 단계(S22)는 시간-디지털 변환기(115)에 포함된 다수의 지연소자의 출력 신호 중에서, 신호 처리 장치(100)에 입력된 입력 신호가 인가되기 바로 전에 인가되는 지연소자의 출력 신호를 선택하고, 이를 기반으로 클럭 신호를 생성할 수 있다.
상기 단계(S22)는 상기 멀티플렉서(131)의 출력 신호를 이용하여 제 1 주기의 샘플링 클럭 신호를 생성하는 단계, 및 상기 멀티플렉서(131)의 출력 신호를 이용하여 제 2 주기의 연장 클럭 신호를 생성하는 단계를 포함할 수 있다.
도 23은 본 발명의 일 실시예에 따라 입력 신호를 샘플링하여 양자화하는 단계(S23)를 설명하는 도면이다.
도 23에 도시된 바와 같이, 상기 단계(S23)는 입력 신호를 제 1 주기로 샘플링하여 유지하는 단계(S231), 샘플 신호들 간의 시간간격을 제 2 주기로 변경하는 단계(S232), 및 상기 시간간격이 변경된 샘플 신호들을 양자화하는 단계(S233)를 포함할 수 있다.
상기 단계(S231)는 샘플 홀드부(121)에 의해 수행될 수 있으며, 상기 단계(S232)는 연장부(122)에 의해 수행될 수 있으며, 상기 단계(S233)는 양자화부(123)에 의해 수행될 수 있다.
일 실시예에 따르면, 상기 제 2 주기는 제 1 주기보다 더 길 수 있으나, 실시예에 따라 상기 제 2 주기는 제 1 주기보다 더 짧을 수도 있다.
전술한 본 발명의 일 실시예에 따른 신호 처리 장치(100) 및 방법(200)은 신호를 수신하는 수신기에 포함되어 사용될 수 있다.
도 24는 본 발명의 일 실시예에 따른 수신기의 블록도이다.
도 24에 도시된 바와 같이, 상기 수신기(300)는 저잡음 증폭기(31), 제 1 처리부(11), 제 2 처리부(12) 및 클럭 신호 생성부(13)를 포함할 수 있다.
상기 저잡음 증폭기(31)는 안테나를 통해 수신된 수신 신호를 저잡음으로 증폭할 수 있다. 그리고, 증폭된 수신 신호는 제 1 처리부(11) 및 제 2 처리부(12)에 의해 2단의 신호 처리 블록에 걸쳐 처리되어, 디지털 코드로 변환될 수 있다.
상기 제 1 처리부(11)는 증폭된 수신 신호의 포락선을 검출하고, 상기 포락선이 검출된 시간에 관한 정보를 디지털 코드로 변환할 수 있다. 상기 제 2 처리부(12)는 증폭된 수신 신호를 샘플링하고, 샘플링된 신호들 간의 시간간격을 변경하여 양자화할 수 있다.
본 발명의 일 실시예에 따르면, 상기 수신 신호는 UWB 통신에 사용되는 임펄스 신호일 수 있으며, 상기 수신기는 UWB 통신에 사용되는 UWB 통신용 수신기일 수 있다.
상기 수신기(300)에 포함된 제 1 처리부(11) 및 제 2 처리부(12)는 전술한 본 발명의 일 실시예에 따른 제 1 처리부 및 제 2 처리부와 동일한 구성을 가질 수 있다.
예를 들어, 상기 제 1 처리부(11)는, 증폭된 수신 신호의 포락선을 검출하는 포락선 검출기, 상기 포락선을 임계전압과 비교하여 구형파를 출력하는 비교기, 및 기준 신호와 상기 구형파 간의 시간차를 디지털 코드로 변환하는 시간-디지털 변환기를 포함할 수 있다.
이 실시예에서, 상기 시간-디지털 변환기에 입력되는 기준 신호는 수신기(300)와 송신기를 동기화시키는 동기 신호일 수 있다.
상기 시간-디지털 변환기는, 상기 기준 신호를 지연시키는 다수의 지연소자, 및 지연된 기준 신호와 구형파 중에서 상기 구형파가 먼저 입력되는 경우 신호를 출력하는 다수의 아비터를 포함하는 라인 타입 시간-디지털 변환기일 수 있다.
상기 클럭 신호 생성부(13)는 제 1 처리부(11)가 출력한 디지털 코드를 기반으로 클럭 신호를 생성하여 제 2 처리부(12)에 제공할 수 있다.
상기 클럭 신호 생성부(13)는, 상기 다수의 아비터 중 두 개의 아비터의 출력 신호를 XOR 연산하는 다수의 XOR 게이트, 상기 다수의 XOR 게이트의 출력 신호에 따라 상기 다수의 지연소자의 출력 신호 중 하나를 선택하여 출력하는 멀티플렉서, 및 상기 멀티플렉서의 출력 신호를 이용하여 클럭 신호를 생성하는 클럭 셀을 포함할 수 있다.
상기 클럭 셀은, 상기 멀티플렉서의 출력 신호를 이용하여 제 1 주기의 샘플링 클럭 신호를 생성하는 샘플링 클럭 셀, 및 상기 멀티플렉서의 출력 신호를 이용하여 제 2 주기의 연장 클럭 신호를 생성하는 연장 클럭 셀을 포함할 수 있다.
상기 제 2 처리부(12)는 샘플 홀드부, 연장부 및 양자화부를 포함할 수 있다.
상기 샘플 홀드부는 상기 샘플링 클럭 신호에 따라 개폐되어 상기 증폭 신호를 샘플링하는 다수의 샘플링 스위치, 및 샘플링된 신호의 전압으로 충전되는 다수의 커패시터를 포함할 수 있다.
상기 연장부는, 연장 클럭 신호에 따라 개폐되어 상기 샘플링된 신호들 간의 시간간격을 연장하는 다수의 연장 스위치를 포함할 수 있다. 상기 연장 스위치는 상기 샘플링 스위치에 종속 접속될 수 있다.
상기 양자화부는, 상기 연장부의 출력 신호를 기준 전압과 비교하여 써모미터 코드로 출력하는 다수의 비교기, 및 상기 써모미터 코드를 2진 코드로 인코딩하는 써모미터-바이너리 인코더를 포함할 수 있다.
본 발명의 일 실시예에 따르면, 상기 수신기(300)는 송신기와 함께, 타겟까지의 거리를 측정하기 위해 사용될 수 있다.
도 25는 본 발명의 일 실시예에 따른 거리 측정 장치의 블록도이다.
도 25에 도시된 바와 같이, 상기 거리 측정 장치(400)는 DSP(41), 송신기(42) 및 수신기(300)를 포함할 수 있다.
상기 송신기(42)는 타겟으로 신호를 송신할 수 있다. 상기 수신기(300)는 상기 타겟으로부터 반사된 신호를 수신할 수 있다. 상기 DSP(41)는 수신기(300)의 출력 신호를 기반으로 타겟까지의 거리를 계산할 수 있다.
도 25에 도시된 바와 같이, 상기 송신기(42)는 DSP(41)로부터 출력된 신호를 기반으로 송출 신호를 생성하는 신호 생성부(421), 및 생성된 신호를 증폭하는 증폭기(422)를 포함할 수 있다. 안테나를 통해 송출된 신호는 타겟에 도달하여 반사되고, 반사된 신호는 수신기(300)에 도달한다.
안테나를 통해 수신된 수신 신호는 저잡음 증폭기(31)에 의해 증폭될 수 있다. 그리고 나서, 상기 증폭된 수신 신호는 전술한 바와 같이 제 1 처리부(11) 및 제 2 처리부(12)를 통해 2단에 걸쳐 처리되어 디지털 코드로 변환될 수 있다.
상기 DSP(41)는 수신기(300)로부터 출력된 디지털 코드를 처리하여 타겟까지의 거리를 계산할 수 있다. DSP(41)에 의해 계산된 타겟까지의 거리에 관한 데이터는 타겟의 형상을 모델링하거나, 거리 측정 장치(400)의 주변에 위치한 오브젝트들에 관한 정보를 사용자에게 제공하기 위해 사용될 수 있다.
이상, 제 1 처리부 및 제 2 처리부를 포함하여, 입력 신호를 2단에 걸쳐 처리하는 신호 처리 장치 및 방법, 그리고 그를 이용한 수신기와 거리 측정 장치가 설명되었다.
상기 신호 처리 장치 및 방법, 그리고 그를 이용한 수신기와 거리 측정 장치를 사용하여 타겟까지의 거리를 측정하는 경우, 제 1 처리부가 입력 신호의 포락선을 검출하여 얻은 정보를 기반으로 종래에 비해 멀리 떨어져 위치한 타겟까지의 거리를 측정할 수 있으며, 제 2 처리부가 입력 신호를 직접 샘플링하여 얻은 정보를 기반으로 높은 해상도로 타겟까지의 거리를 측정할 수 있다.
다시 말해, 본 발명의 일 실시예에 따르면, 거리 측정 시 높은 해상도를 유지하면서 측정 가능한 거리가 길어지는 효과를 얻을 수 있다.
나아가, 종래의 직접 샘플링 방법은 수신 신호를 샘플링하기 위해 고속의 클럭 신호를 지속적으로 생성하여 전력소비량이 크다는 문제가 있었다. 하지만, 본 발명의 일 실시예는 제 1 처리부가 처리한 신호를 기반으로 제 2 처리부에 제공되는 클럭 신호를 생성하기 때문에, 수신 신호가 입력되는 시간에 맞춰 클럭 신호가 생성되어, 샘플링에 사용되지 않은 채 불필요하게 낭비되는 클럭을 줄일 수 있으며, 그로 인해 전력소비량이 절감되는 효과를 얻을 수 있다.
100: 신호 처리 장치
11: 제 1 처리부
12: 제 2 처리부
13: 클럭 신호 생성부
200: 신호 처리 방법
300: 수신기
400: 거리 측정 장치

Claims (27)

  1. 입력 신호의 포락선을 검출하고, 상기 포락선이 검출된 시간에 관한 정보를 디지털 코드로 변환하는 제 1 처리부;
    상기 입력 신호를 샘플링하고, 샘플링된 신호들 간의 시간간격을 변경하여 양자화하는 제 2 처리부; 그리고
    상기 제 1 처리부가 출력한 디지털 코드를 기반으로 클럭 신호를 생성하여 상기 제 2 처리부에 제공하는 클럭 신호 생성부;
    를 포함하는 신호 처리 장치.
  2. 제 1 항에 있어서,
    상기 제 1 처리부는:
    상기 입력 신호의 포락선을 검출하는 포락선 검출기;
    상기 포락선을 임계전압과 비교하여 구형파를 출력하는 비교기; 그리고
    기준 신호와 상기 구형파 간의 시간차를 디지털 코드로 변환하는 시간-디지털 변환기;
    를 포함하는 신호 처리 장치.
  3. 제 2 항에 있어서,
    상기 시간-디지털 변환기는:
    상기 기준 신호를 지연시키는 다수의 지연소자; 그리고
    지연된 기준 신호와 구형파 중에서 상기 구형파가 먼저 입력되는 경우 신호를 출력하는 다수의 아비터;
    를 포함하는 신호 처리 장치.
  4. 제 3 항에 있어서,
    상기 클럭 신호 생성부는:
    상기 다수의 아비터 중 두 개의 아비터의 출력 신호를 XOR 연산하는 다수의 XOR 게이트;
    상기 다수의 XOR 게이트의 출력 신호에 따라 상기 다수의 지연소자의 출력 신호 중 하나를 선택하여 출력하는 멀티플렉서; 그리고
    상기 멀티플렉서의 출력 신호를 이용하여 상기 클럭 신호를 생성하는 클럭 셀;
    을 포함하는 신호 처리 장치.
  5. 제 4 항에 있어서,
    상기 제 2 처리부는:
    상기 입력 신호를 제 1 주기로 샘플링하여 유지하는 샘플 홀드부;
    샘플링된 신호들 간의 시간간격을 제 2 주기로 연장하는 연장부; 그리고
    상기 연장부의 출력 신호를 양자화하는 양자화부;
    를 포함하는 신호 처리 장치.
  6. 제 5 항에 있어서,
    상기 클럭 셀은:
    상기 멀티플렉서의 출력 신호를 이용하여 상기 제 1 주기의 샘플링 클럭 신호를 생성하는 샘플링 클럭 셀; 그리고
    상기 멀티플렉서의 출력 신호를 이용하여 상기 제 2 주기의 연장 클럭 신호를 생성하는 연장 클럭 셀;
    을 포함하는 신호 처리 장치.
  7. 제 6 항에 있어서,
    상기 샘플링 클럭 셀은:
    상기 멀티플렉서의 출력 신호를 상기 제 1 주기만큼 지연시키는 버퍼; 그리고
    상기 멀티플렉서의 출력 신호의 상승 에지와 상기 버퍼의 출력 신호의 상승 에지 간의 시간간격을 폭으로 갖는 펄스 신호를 생성하는 로직 게이트;
    를 포함하는 지연 셀을 다수 개 포함하는 신호 처리 장치.
  8. 제 6 항에 있어서,
    상기 연장 클럭 셀은:
    상기 멀티플렉서의 출력 신호를 상기 제 2 주기만큼 지연시키는 버퍼; 그리고
    상기 멀티플렉서의 출력 신호의 상승 에지와 상기 버퍼의 출력 신호의 상승 에지 간의 시간간격을 폭으로 갖는 펄스 신호를 생성하는 로직 게이트;
    를 포함하는 지연 셀을 다수 개 포함하는 신호 처리 장치.
  9. 제 6 항에 있어서,
    상기 샘플 홀드부는:
    상기 샘플링 클럭 신호에 따라 개폐되어 상기 입력 신호를 샘플링하는 다수의 샘플링 스위치; 그리고
    샘플링된 신호의 전압으로 충전되는 다수의 커패시터;
    를 포함하는 신호 처리 장치.
  10. 제 6 항에 있어서,
    상기 연장부는:
    상기 연장 클럭 신호에 따라 개폐되어 상기 샘플링된 신호들 간의 시간간격을 연장하는 다수의 연장 스위치를 포함하는 신호 처리 장치.
  11. 제 5 항에 있어서,
    상기 양자화부는:
    상기 연장부의 출력 신호를 기준 전압과 비교하여 써모미터 코드를 출력하는 다수의 비교기; 그리고
    상기 써모미터 코드를 2진 코드로 인코딩하는 써모미터-바이너리 인코더;
    를 포함하는 신호 처리 장치.
  12. 제 2 항에 있어서,
    상기 제 1 처리부는:
    상기 시간-디지털 변환기의 출력 신호를 2진 코드로 인코딩하는 써모미터-바이너리 인코더를 더 포함하는 신호 처리 장치.
  13. 입력 신호의 포락선을 검출하여 상기 포락선이 검출된 시간에 관한 정보를 출력하고, 상기 출력된 정보를 기반으로 생성된 클럭 신호에 따라 상기 입력 신호를 샘플링하여 양자화하는 신호 처리 방법.
  14. 제 13 항에 있어서,
    상기 포락선이 검출된 시간에 관한 정보를 출력하는 것은:
    상기 입력 신호의 포락선을 검출하는 단계;
    상기 포락선을 임계전압과 비교하여 구형파를 출력하는 단계; 그리고
    기준 신호와 상기 구형파 간의 시간차를 디지털 코드로 변환하는 단계;
    를 포함하는 신호 처리 방법.
  15. 제 13 항에 있어서,
    상기 입력 신호를 샘플링하여 양자화하는 것은:
    상기 입력 신호를 제 1 주기로 샘플링하여 유지하는 단계;
    샘플 신호들 간의 시간간격을 제 2 주기로 변경하는 단계; 그리고
    상기 시간간격이 변경된 샘플 신호들을 양자화하는 단계;
    를 포함하는 신호 처리 방법.
  16. 제 15 항에 있어서,
    상기 제 2 주기는 상기 제 1 주기보다 더 긴 신호 처리 방법.
  17. 수신 신호를 증폭하는 저잡음 증폭기;
    상기 증폭된 수신 신호의 포락선을 검출하고, 상기 포락선이 검출된 시간에 관한 정보를 디지털 코드로 변환하는 제 1 처리부;
    상기 증폭된 수신 신호를 샘플링하고, 샘플링된 신호들 간의 시간간격을 변경하여 양자화하는 제 2 처리부; 그리고
    상기 제 1 처리부가 출력한 디지털 코드를 기반으로 클럭 신호를 생성하여 상기 제 2 처리부에 제공하는 클럭 신호 생성부;
    를 포함하는 수신기.
  18. 제 17 항에 있어서,
    상기 수신 신호는 UWB 임펄스 신호인 수신기.
  19. 제 17 항에 있어서,
    상기 제 1 처리부는:
    상기 증폭된 수신 신호의 포락선을 검출하는 포락선 검출기;
    상기 포락선을 임계전압과 비교하여 구형파를 출력하는 비교기; 그리고
    기준 신호와 상기 구형파 간의 시간차를 디지털 코드로 변환하는 시간-디지털 변환기;
    를 포함하는 수신기.
  20. 제 19 항에 있어서,
    상기 기준 신호는, 상기 수신기와 송신기를 동기화시키는 동기 신호인 수신기.
  21. 제 19 항에 있어서,
    상기 시간-디지털 변환기는:
    상기 기준 신호를 지연시키는 다수의 지연소자; 그리고
    지연된 기준 신호와 구형파 중에서 상기 구형파가 먼저 입력되는 경우 신호를 출력하는 다수의 아비터;
    를 포함하는 수신기.
  22. 제 21 항에 있어서,
    상기 클럭 신호 생성부는:
    상기 다수의 아비터 중 두 개의 아비터의 출력 신호를 XOR 연산하는 다수의 XOR 게이트;
    상기 다수의 XOR 게이트의 출력 신호에 따라 상기 다수의 지연소자의 출력 신호 중 하나를 선택하여 출력하는 멀티플렉서; 그리고
    상기 멀티플렉서의 출력 신호를 이용하여 상기 클럭 신호를 생성하는 클럭 셀;
    을 포함하는 수신기.
  23. 제 22 항에 있어서,
    상기 제 2 처리부는:
    상기 증폭된 수신 신호를 제 1 주기로 샘플링하여 유지하는 샘플 홀드부;
    샘플링된 신호들 간의 시간간격을 제 2 주기로 연장하는 연장부; 그리고
    상기 연장부의 출력 신호를 양자화하는 양자화부;
    를 포함하는 수신기.
  24. 제 23 항에 있어서,
    상기 클럭 셀은:
    상기 멀티플렉서의 출력 신호를 이용하여 상기 제 1 주기의 샘플링 클럭 신호를 생성하는 샘플링 클럭 셀; 그리고
    상기 멀티플렉서의 출력 신호를 이용하여 상기 제 2 주기의 연장 클럭 신호를 생성하는 연장 클럭 셀;
    을 포함하는 수신기.
  25. 제 24 항에 있어서,
    상기 샘플링 클럭 셀은:
    상기 멀티플렉서의 출력 신호를 상기 제 1 주기만큼 지연시키는 버퍼; 그리고
    상기 멀티플렉서의 출력 신호의 상승 에지와 상기 버퍼의 출력 신호의 상승 에지 간의 시간간격을 폭으로 갖는 펄스 신호를 생성하는 로직 게이트;
    를 포함하는 지연 셀을 다수 개 포함하는 수신기.
  26. 제 24 항에 있어서,
    상기 연장 클럭 셀은:
    상기 멀티플렉서의 출력 신호를 상기 제 2 주기만큼 지연시키는 버퍼; 그리고
    상기 멀티플렉서의 출력 신호의 상승 에지와 상기 버퍼의 출력 신호의 상승 에지 간의 시간간격을 폭으로 갖는 펄스 신호를 생성하는 로직 게이트;
    를 포함하는 지연 셀을 다수 개 포함하는 수신기.
  27. 신호를 송신하는 송신기;
    타겟으로부터 반사된 신호를 수신하는 수신기; 그리고
    상기 수신기의 출력 신호를 기반으로 상기 타겟까지의 거리를 계산하는 DSP;
    를 포함하며, 상기 수신기는:
    수신 신호를 증폭하는 저잡음 증폭기;
    상기 증폭된 수신 신호의 포락선을 검출하고, 상기 포락선이 검출된 시간에 관한 정보를 디지털 코드로 변환하는 제 1 처리부;
    상기 증폭된 수신 신호를 샘플링하고, 샘플링된 신호들 간의 시간간격을 변경하여 양자화하는 제 2 처리부; 그리고
    상기 제 1 처리부가 출력한 디지털 코드를 기반으로 클럭 신호를 생성하여 상기 제 2 처리부에 제공하는 클럭 신호 생성부;
    를 포함하는 거리 측정 장치.
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