CN110488595B - 一种用于调频连续波雷达时差测距的时间数字转换器 - Google Patents

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Abstract

本发明涉及一种用于调频连续波雷达时差测距的时间数字转换器，所述时间数字转换器应用于调频连续波雷达中的时差测距，属于雷达测距以及激光测距技术领域。包括传输延迟匹配模块、电容充放电模块、数字逻辑控制模块、全差分模数转换器ADC以及计数器；传输延迟匹配模块和数字逻辑控制模块相连，数字逻辑控制模块和电容充放电模块相连，电容充放电模块和计数器相连，电容充放电模块和全差分模数转换器ADC相连。所述的时间数字转换器应用于调频连续波雷达的时差测距中，可以有效解决传统调频连续波雷达中频差测距受信号带宽严重限制的问题；同时，所述时间数字转换器应用于调频连续波雷达中可实现厘米级测距精度。

Description

一种用于调频连续波雷达时差测距的时间数字转换器
技术领域
本发明涉及一种用于调频连续波雷达时差测距的时间数字转换器，所述时间数字转换器应用于调频连续波雷达中的时差测距，属于雷达测距以及激光测距技术领域。
背景技术
传统的调频连续波雷达通过发射端天线向外发射一系列调频连续波，并通过接收端天线接收来自目标的回波信号，又称为接收信号，将发射信号与接收信号进行相干混频，得到包含目标距离信息的中频信号，目标的距离信息转换为频率差，再运用频率差进行测距。传统调频连续波雷达运用频差测距方法，雷达与目标距离的计算公式为：
Figure BDA0002184051380000011
其中，c为光速，Ts为发射信号周期的一半，BW为扫频带宽。由于差频信号f可取的最小值为
Figure BDA0002184051380000012
故频差测距的分辨率为：
Figure BDA0002184051380000013
由式(2)可知，传统频差测距的分辨率主要受到系统带宽的影响，而对于很多雷达系统，当发射信号为频率很高的射频信号时，带宽难以达到很高的指标，这样带宽就限制了测距分辨率。
为了解决带宽限制测距分辨率的问题，另一种简单且可行的测距方法是通过测量发射信号与接收信号之间的时间差，运用时间差进行测距。运用时差测距的雷达与目标距离的计算公式为：
Figure BDA0002184051380000014
其中，Δt为从雷达发射了发射信号到雷达接收到接收信号所经过的时间差，即电磁波在介质中传播的总时间。采用时差测距的方法，雷达测距的分辨率则由系统能够测量的最小时间差Δtmin决定。在电路系统中，常用时间数字转换器TDC(Time-to-DigitalConverter)对一个时间差进行测量。与模数转换器ADC将模拟量转换为数字量类似，时间数字转换器是将时间量转换为数字量。时间数字转换器接收外部输入的START信号与STOP信号，START信号与STOP信号是存在一定时间差的两个阶跃信号(一般是上升沿的形式)，时间数字转换器将这个时间差转换为多比特数字输出，即将这个时间量转换为了数字量。在时差测距中，START信号由雷达的发射系统产生，代表了发射信号，STOP信号由雷达接收系统产生，代表了接收信号，START信号与STOP信号之间的时间差则与雷达与目标之间的距离满足式(3)。为了得到很高的分辨率，同时保证较宽的测距范围，就需要时间数字转换器具有高分辨率和宽时间动态范围。
对于时间数字转换器，分辨率(Resolution)与动态范围(Dynamic Range)是两个最重要的指标；分辨率代表了时间数字转换器可测量的最小时间精度，即LSB。动态范围代表了时间数字转换器可测量的最大时间范围；在一定的功耗和复杂度的要求下，对于测量尺度为线性的时间数字转换器，分辨率和动态范围是两个互相矛盾的指标，需要折衷。为了同时实现高分辨率与宽动态范围，则可以将时间数字转换器的测量尺度非线性地分为粗精度与细精度两个尺度，粗精度测量得到高位数字输出，可实现较宽的动态范围；细精度测量得到低位数字输出，可实现较高的分辨率。粗精度与细精度之间有确定的换算关系。
发明内容
本发明针对现有调频连续波雷达频差测距存在受带宽限制的技术缺陷，提出了一种用于调频连续波雷达时差测距的时间数字转换器，用于时差测距以及实现厘米级测距精度与宽测距范围。
所述时间数字转换器包括传输延迟匹配模块、电容充放电模块、数字逻辑控制模块、全差分模数转换器ADC以及计数器；
其中，传输延迟匹配模块包括CMOS反相器与CMOS传输门；
其中，电容充放电模块包括恒流源、CMOS传输门以及充放电电容；
其中，数字逻辑控制模块包括与门、或门、反相器、D触发器以及全差分比较器；
其中，全差分模数转换器ADC采用逐次逼近式模数转换器，即SuccessiveApproximation Register ADC；
其中，计数器采用数字逻辑电路实现。
所述时间数字转换器中各组成部件的连接关系如下：
传输延迟匹配模块和数字逻辑控制模块相连，数字逻辑控制模块和电容充放电模块相连，电容充放电模块和计数器相连，电容充放电模块和全差分模数转换器ADC相连。
所述时间数字转换器中各组成模块的功能如下：
传输延迟匹配模块的功能是对输入的START信号与STOP信号分别进行反向与延迟；
电容充放电模块的功能是通过恒流源对电容的充放电过程，将START信号与STOP信号之间的时间差转换为电容两端的电压差；
数字逻辑控制模块的功能是通过数字逻辑控制电容充放电模块中CMOS传输门的通断，进而控制电容两端在正向充电与反向充电两个过程之间不断切换；
全差分模数转换器ADC的功能是将电容充放电模块中电容两端的电压差转换为10比特数字输出；
计数器的功能是记录电容充放电模块中电容两端在正向充电与反向充电两个过程之间切换的次数，并将这个次数以3比特二进制数的形式输出。
所述时间数字转换器中的工作过程即信号流程如下：
步骤1、START信号输入传输延迟匹配模块进行延迟及反相操作，分别输出经延迟或反相后的信号；
其中，经延迟或反相后的信号，记为：START_P与START_N信号；
其中，START_P是START信号经过反相操作得到的信号，具体通过CMOS反相器实现；
其中，START_N是START信号经过延迟操作得到的信号，具体通过CMOS传输门实现；
步骤2、START_N与START_P进入数字逻辑控制模块，经过数字逻辑处理后，数字逻辑控制模块输出四个信号：
Figure BDA0002184051380000031
这四个信号分别控制电容充放电模块中四个CMOS传输门的通与断；
步骤3、数字逻辑控制模块输出四个信号
Figure BDA0002184051380000032
这四个信号分别控制电容充放电模块中四个CMOS传输门的通与断；
步骤3.1CMOS传输门
Figure BDA0002184051380000033
与
Figure BDA0002184051380000034
闭合，且CMOS传输门
Figure BDA0002184051380000035
与
Figure BDA0002184051380000036
断开时，电容开始正向充电；
步骤3.2当电容两端正向充电至a V时，CMOS传输门
Figure BDA0002184051380000037
与
Figure BDA0002184051380000038
断开，CMOS传输门
Figure BDA0002184051380000041
与
Figure BDA0002184051380000042
闭合，电容又开始反向充电；
步骤3.3当电容两端反向充电至-a V时，CMOS传输门
Figure BDA0002184051380000043
与
Figure BDA0002184051380000044
闭合，CMOS传输门
Figure BDA0002184051380000045
与
Figure BDA0002184051380000046
断开，电容又回到正向充电状态；
其中，a的取值范围是0.1到0.9V；
步骤4、STOP信号输入传输延迟匹配模块进行延迟及反相操作，分别输出经延迟或反相后的信号；
其中，经延迟或反相后的信号，记为：STOP_P与STOP_N信号；
其中，STOP_P是STOP信号分别经过反相操作得到的信号，具体通过CMOS反相器实现；
其中，STOP_N是STOP信号分别经过延迟操作得到的信号，具体通过CMOS传输门实现；
步骤5、STOP_N与STOP_P进入数字逻辑控制模块，经过数字逻辑处理后，控制步骤3中的四个CMOS传输门同时关闭，电容不再进行充电或放电，电容两端的电压差不再变化，保持在当前值不变；
步骤6、STOP_N输入至全差分模数转换器，作为时钟对电容两端电压不再变化后的电压差值进行采样，之后模数转换器内部将该电压差值转换为b比特二进制数字输出；
其中，b的取值范围是7到11；
步骤7、在步骤3中，电容两端不断在正向充电过程与反向充电过程之间切换，每有一次正向充电过程切换至反向充电过程或反向充电过程切换至正向充电过程，记切换次数加1，计数器记录整个过程中的切换次数，STOP_N作为时钟输入计数器，之后计数器将切换次数转换为c比特二进制数字输出；
其中，c的取值范围是2到10；
在整个工作过程中，所述的时间数字转换器将时间信息转换为电压信息，再转为b+c比特二进制数字输出；
其中，时间信息是指START信号与STOP信号之间的时间差；
其中，b+c比特二进制数据中的高c位来自计数器，为粗精度测量结果；低b位来自全差分模数转换器，为细精度测量结果。
有益效果
本发明一种用于调频连续波雷达时差测距的时间数字转换器，与现有时间数字转换器相比，具有如下有益效果：
1.所述时间数字转换器分为粗精度测量与细精度测量，可同时实现高分辨率与宽动态范围；其中，细精度测量为模数转换器ADC，可实现调频连续波雷达系统的厘米级测距精度；粗精度测量为计数器，增加计数器比特数可增加雷达系统的测距范围；将其应用于调频连续波雷达时差测距的方法中，可达到厘米级测距精度与宽测距范围；当设置3比特计数器，对应可实现调频连续波雷达系统的测距范围为10m；
2.将所述时间数字转换器应用于调频连续波雷达的时差测距方法中，可以解决调频连续波雷达的频差测距方法中雷达分辨率受带宽严重限制的问题，同时简化了雷达收发机系统；
3.所述时间数字转换器的组成模块中，电容充放电模块、全差分模数转换器ADC、全差分比较器为较为简单的模拟电路；传输延迟匹配模块、数字逻辑控制模块、计数器为简单的门级或数字电路；整个电路的复杂度较低，结构简单，易于实现，电路功耗较低；
4.所述时间数字转换器解决了传统时间数字转换器中分辨率与动态范围两个指标之间的矛盾，可使调频连续波雷达系统同时具有测距精度高和测距范围广的优点。
附图说明
图1是本发明提出的时间数字转换器的结构框图；
图2是本发明提出的时间数字转换器在工作时的时序图；
图3是本发明提出的时间数字转换器中传输延迟匹配模块的结构图；
图4是本发明提出的时间数字转换器中电容充放电模块的结构图；
图5是本发明提出的时间数字转换器中电容充放电模块的电路图；
图6是本发明提出的时间数字转换器中数字逻辑控制模块的结构图。
具体实施方式
下面结合附图以及实施例对本发明所述的一种用于调频连续波雷达时差测距的时间数字转换器进行详细阐述。
实施例1
将本发明所述的时间数字转换器应用于调频连续波雷达的时差测距中，可以有效解决传统调频连续波雷达中频差测距受信号带宽严重限制的问题；同时，所述时间数字转换器应用于调频连续波雷达中可实现测距精度为1.22cm。
所述时间数字转换器的系统框图如图1所示，主要包括传输延迟匹配模块、电容充放电模块、数字逻辑控制模块、全差分模数转换器ADC以及计数器；
其中，传输延迟匹配模块的功能是对输入的START信号与STOP信号分别进行反向与延迟；
其中，电容充放电模块的功能是通过电容的充放电过程，将START信号与STOP信号之间的时间差转换为电容两端的电压差；
其中，数字逻辑控制模块的功能是通过数字逻辑控制电容充放电模块中CMOS传输门的通断，进而控制电容两端在正向充电与反向充电两个过程之间不断切换；
其中，计数器的功能是记录电容两端在正向充电与反向充电两个过程之间切换的次数，并将这个次数以3比特二进制数的形式输出；
其中，全差分模数转换器ADC的功能是将电容充放电模块中电容两端的电压差转换为10比特数字输出。
所述时间数字转换器工作时的时序图如图2所示，START信号与STOP信号是时间数字转换器的输入信号，START信号与STOP信号之间的时间差即为要测量的时间信息；
通过电容的充放电，电容两端电压在一定区间内不断变换，将时间信息转换为电压信息；
计数器输出的3比特二进制输出与全差分模数转换器ADC输出的10比特二进制输出组成的13比特输出是时间数字转换器的输出信号。
图3是传输延迟匹配模块的结构图。为了便于数字逻辑控制模块利用START信号与STOP信号，一般会将上升沿信号通入反相器变为下降沿信号，由于时间数字转换器对时间延迟高度敏感，故反相器的门级传输延迟会影响测量的准确性；传输延迟匹配模块将START信号与STOP信号分别通入反相器和延迟器中，延迟相同的极短的时间差后，获得同一信号的上升沿形式与下降沿形式。
传输延迟匹配模块由两个反相器与两个延迟器构成；
其中，反相器由CMOS反相器构成，延迟器由CMOS传输门构成；
为了使同一信号经过反相器与延迟器的时间延迟相等，设计CMOS反相器与CMOS传输门的传输延迟相等；
START信号与STOP信号分别经过传输门与反相器后，分别产生了具有上升沿的START_N与STOP_N和具有下降沿的START_P与STOP_P，START_N与START_P相位相同，STOP_N与STOP_P相位相同，这四个信号输入到数字逻辑控制模块中。
图4是时间数字转换器中电容充放电模块的结构图。电容充放电模块包括四个开关、四个电流大小相等的恒流源以及一个电容。四个恒流源分别经过开关
Figure BDA0002184051380000071
Figure BDA0002184051380000072
与电容两端相连。
在时间数字转换器工作时，经由四个开关控制，四个恒流源可实现对电容的正向充电(反向放电)或反向充电(正向放电)；
其中，当开关
Figure BDA0002184051380000074
与
Figure BDA0002184051380000073
闭合，开关
Figure BDA0002184051380000075
与
Figure BDA0002184051380000076
断开时，在两个恒流源的作用下，电容C的a极板不断获得电子，呈现负电荷极性，电容C的b极板不断失去电子，呈现正电荷极性，故电容两端电压Vba不断增大，电容正向充电；反之，当开关
Figure BDA00021840513800000710
与
Figure BDA0002184051380000079
断开，开关
Figure BDA0002184051380000078
与
Figure BDA0002184051380000077
闭合时，在两个恒流源的作用下，电容C的a极板不断失去电子，呈现正电荷极性，电容C的b极板不断获得电子，呈现负电荷极性，故电容两端电压Vba不断减小，电容反向充电；交替断开
Figure BDA00021840513800000711
与
Figure BDA00021840513800000712
可以实现电容两端不断在正向充电过程与反向充电过程之间交替切换。开关
Figure BDA00021840513800000713
Figure BDA00021840513800000715
与
Figure BDA00021840513800000714
的通断状态受数字逻辑控制模块控制，再通过开关的通断状态控制恒流源对电容充放电。
当电容的正向充电时间(或反向充电时间)在电容的充电时间常数以内时，电容两端的电压基本与时间保持线性；设置合理的电容值与恒流源电流大小，可以使电容的每一次正向充电过程或反向充电过程的持续时间都小于电容的充电时间常数，电容两端的电压变换与时间保持线性关系。
电容充放电模块可以将输入到时间数字转换器的时间信息转化为电容两端的电压差，再将电压差送入后续的模数转换器进行转换。
图5是时间数字转换器中电容充放电模块的电路图。图4的结构实际由图5所示电路实现；
其中，四个恒流源由四路共源共栅电流镜提供；
其中，四个开关由四个通断可控CMOS传输门构成；
其中，电容为电容值为200fF的电容。
外部灌入电流Iin，经NMOS共源共栅电流镜提供两路下拉电流，作为电容下方的两个恒流源；再经PMOS共源共栅电流镜提供两路上灌电流，作为电容上方的两个恒流源；两路下拉电流接负载电阻Rn，两路上灌电流接负载电阻Rp，用于调节静态工作点。
四路电流分别经由结点n1、n2、p1、p2与四个开关相连，再与电容C相连；四个开关由通断可控的CMOS传输门构成，当传输门为导通状态时相当于开关闭合，当传输门为关闭状态时相当于开关断开；
传输门的导通与关闭由数字逻辑控制模块控制；
其中当
Figure BDA0002184051380000081
与
Figure BDA0002184051380000082
导通，
Figure BDA0002184051380000083
与
Figure BDA0002184051380000084
关闭时，电容两端实际连接了n1与p1点，处于正向充电状态；当
Figure BDA0002184051380000088
与
Figure BDA0002184051380000087
关闭，
Figure BDA0002184051380000086
与
Figure BDA0002184051380000085
导通时，电容两端实际连接了n2与p2点，处于反向充电状态。
图6是时间数字转换器中数字逻辑控制模块的结构图。数字逻辑控制模块由与门、或门、反相器、D触发器以及全差分比较器组成。
其中，两个全差分比较器分别比较电容两端正向电压与±600mV的大小关系，全差分比较器由差分输入，单端输出的运算放大器构成；全差分比较器的输出接一个或门，或门的输出接入到计数器中，由计数器产生3比特数字输出，同时或门输出接入到D触发器的时钟端进行采样；
其中，D触发器Q端输出接两个三输入与门，START_N与STOP_P信号也接入到两个与门的输入端，两个与门的输出分别控制电容充放电模块中的四个开关。
数字逻辑控制模块的主要功能是，在时间数字转换器工作时，即在START信号与STOP信号之间的时间脉冲中，通过数字逻辑控制四个开关的通断状态，进而控制电容进行正向或反向充电。
当START信号与STOP信号都没有输入到时间数字转换器时，
Figure BDA0002184051380000089
Figure BDA00021840513800000810
全部断开，电容两端电压不变，电容两端的正向初始电压为-600mV；
当START信号输入到时间数字转换器中，即START_N变为逻辑高时，
Figure BDA00021840513800000811
与
Figure BDA0002184051380000091
导通，
Figure BDA0002184051380000092
与
Figure BDA0002184051380000093
关闭，电容开始正向充电，当正向电压增加至600mV后，数字逻辑控制开关
Figure BDA0002184051380000094
与
Figure BDA0002184051380000095
从导通切换至断开，
Figure BDA0002184051380000096
与
Figure BDA0002184051380000097
从断开切换至导通，将电容的状态变为反向充电，反向充电至正向电压为-600mV时再变为正向充电，不断循环交替。这样可以实现电容在正向充电与反向充电两个过程之间不断切换，同时电容两端电压始终保持在600mV与-600mV之间；
当STOP信号输入到时间数字转换器中，即STOP_P变为逻辑低时，开关
Figure BDA0002184051380000099
与
Figure BDA0002184051380000098
全部断开，电容两端电压不再变化，保持至某一定值。
全差分模数转换器ADC为差分输入，将两个输入电压的电压差转换为10比特数字输出。差分输入的范围为-600mV至600mV，故模数转换器的分辨率为1.17mV，则可实现时间数字转换器的分辨率为8.14ps，将其应用于雷达的时差测距中，可实现测距精度为1.22cm；
全差分模数转换器采用逐次逼近式模数转换器(Successive ApproximationRegister ADC)。全差分模数转换器的差分输入为STOP信号输入时电容充放电模块中的电容的两端电压，模数转换器将电容两端正向电压转换为10比特二进制输出，代表了时间数字转换器中的细精度测量结果。
计数器可由数字逻辑门实现，计数器用于记录电容正向充电与反向充电转换的次数。电容从正向充电转换为反向充电(或反向充电转换为正向充电)一次，则表示电容两端变换了1200mV(-1200mV)。电容两端电压的变化若超过1200mV，则超出了全差分模数转换器的测量范围，超出了细精度测量的量程，需要计数器来进行粗精度测量。
所述时间数字转换器中，计数器为3比特计数器，将电容充放电转换次数转化为3比特二进制输出，代表了时间数字转换器的粗精度测量结果；如果增加计数器的比特数，则可以记录的转换次数变多，因此时间数字转换器的动态范围也会变大，对应到雷达系统的时差测距中，可测量目标与雷达系统的距离会增加，提高了雷达系统的测距范围。
所述时间数字转换器共输出13比特二进制输出，其中高3位为计数器的3比特输出，低10位为全差分ADC的10比特输出。
以上所述为本发明的较佳实施例而已，本发明不应该局限于该实施例和附图所公开的内容。凡是不脱离本发明所公开的精神下完成的等效或修改，都落入本发明保护的范围。

Claims (8)

1.一种用于调频连续波雷达时差测距的时间数字转换器，其特征在于：包括传输延迟匹配模块、电容充放电模块、数字逻辑控制模块、全差分模数转换器ADC以及计数器；
所述时间数字转换器中各组成部件的连接关系如下：
传输延迟匹配模块和数字逻辑控制模块相连，数字逻辑控制模块和电容充放电模块相连，电容充放电模块和计数器相连，电容充放电模块和全差分模数转换器ADC相连；
所述时间数字转换器中的工作过程即信号流程如下：
步骤1、START信号输入传输延迟匹配模块进行延迟及反相操作，分别输出经延迟或反相后的信号；
其中，经延迟或反相后的信号，记为：START_P与START_N信号；
其中，START_P是START信号经过反相操作得到的信号，具体通过CMOS反相器实现；
其中，START_N是START信号经过延迟操作得到的信号，具体通过CMOS传输门实现；
步骤2、START_N与START_P进入数字逻辑控制模块，经过数字逻辑处理后，数字逻辑控制模块输出四个信号：
Figure FDA0002567884860000011
这四个信号分别控制电容充放电模块中四个CMOS传输门的通与断；
步骤3、数字逻辑控制模块输出四个信号
Figure FDA0002567884860000012
这四个信号分别控制电容充放电模块中四个CMOS传输门的通与断；
步骤3.1CMOS传输门
Figure FDA0002567884860000013
与
Figure FDA0002567884860000014
闭合，且CMOS传输门
Figure FDA0002567884860000015
与
Figure FDA0002567884860000016
断开时，电容开始正向充电；
步骤3.2当电容两端正向充电至a V时，CMOS传输门
Figure FDA0002567884860000017
与
Figure FDA0002567884860000018
断开，CMOS传输门
Figure FDA0002567884860000019
与
Figure FDA00025678848600000110
闭合，电容又开始反向充电；
步骤3.3当电容两端反向充电至-a V时，CMOS传输门
Figure FDA00025678848600000111
与
Figure FDA00025678848600000112
闭合，CMOS传输门
Figure FDA00025678848600000113
与
Figure FDA00025678848600000114
断开，电容又回到正向充电状态；
步骤4、STOP信号输入传输延迟匹配模块进行延迟及反相操作，分别输出经延迟或反相后的信号；
其中，经延迟或反相后的信号，记为：STOP_P与STOP_N信号；
其中，STOP_P是STOP信号分别经过反相操作得到的信号，具体通过CMOS反相器实现；
其中，STOP_N是STOP信号分别经过延迟操作得到的信号，具体通过CMOS传输门实现；
步骤5、STOP_N与STOP_P进入数字逻辑控制模块，经过数字逻辑处理后，控制步骤3中的四个CMOS传输门同时关闭，电容不再进行充电或放电，电容两端的电压差不再变化，保持在当前值不变；
步骤6、STOP_N输入至全差分模数转换器，作为时钟对电容两端电压不再变化后的电压差值进行采样，之后模数转换器内部将该电压差值转换为b比特二进制数字输出；
步骤7、在步骤3中，电容两端不断在正向充电过程与反向充电过程之间切换，每有一次正向充电过程切换至反向充电过程或反向充电过程切换至正向充电过程，记切换次数加1，计数器记录整个过程中的切换次数，STOP_N作为时钟输入计数器，之后计数器将切换次数转换为c比特二进制数字输出；
在整个工作过程中，所述的时间数字转换器将时间信息转换为电压信息，再转为b+c比特二进制数字输出；
其中，时间信息是指START信号与STOP信号之间的时间差；
其中，b+c比特二进制数据中的高c位来自计数器，为粗精度测量结果；低b位来自全差分模数转换器，为细精度测量结果。
2.根据权利要求1所述的一种用于调频连续波雷达时差测距的时间数字转换器，其特征在于：传输延迟匹配模块包括CMOS反相器与CMOS传输门。
3.根据权利要求1所述的一种用于调频连续波雷达时差测距的时间数字转换器，其特征在于：电容充放电模块包括恒流源、CMOS传输门以及充放电电容。
4.根据权利要求1所述的一种用于调频连续波雷达时差测距的时间数字转换器，其特征在于：数字逻辑控制模块包括与门、或门、反相器、D触发器以及全差分比较器。
5.根据权利要求1所述的一种用于调频连续波雷达时差测距的时间数字转换器，其特征在于：全差分模数转换器ADC采用逐次逼近式模数转换器；计数器采用数字逻辑电路实现。
6.根据权利要求1所述的一种用于调频连续波雷达时差测距的时间数字转换器，其特征在于：步骤3.2与步骤3.3中，a的取值范围是0.1到0.9V。
7.根据权利要求1所述的一种用于调频连续波雷达时差测距的时间数字转换器，其特征在于：步骤6中，b的取值范围是7到11。
8.根据权利要求1所述的一种用于调频连续波雷达时差测距的时间数字转换器，其特征在于：步骤7中，c的取值范围是2到10。
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