CN112615619A - 三门限if转换电路 - Google Patents

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Abstract

本发明涉及一种三门限IF转换电路，其包括分流电路、积分器、三门限模块、逻辑处理模块和基准恒流源模块，所述分流电路用来调节IF电路的测量范围，所述积分器包含一个高精度运算放大器和一个低温漂积分电容，是电荷式平衡的容器；所述三门限模块包含四个比较器和两个RS触发器，用来监视所述积分器的容量；所述逻辑处理模块包含两个D触发器、两个与门和一个高稳定晶振，用来生成脉冲簇，即转换得到的数字量脉冲；所述基准恒流源模块包含一个多路模拟开关和两路恒流源，用来实现所述积分器的电荷平衡。本发明通过双门限对积分器的输出进行了限幅，从原理上避免了IF电路非线性误差的产生，通过输出一簇脉冲可将分辨率明显提高。

Description

三门限IF转换电路
技术领域
本发明属于惯性技术，具体涉及一种为加速度计设计的三门限IF转换电路。
背景技术
目前，加速度计输出信号通常为电流信号，为使加速度信号更方便地传输、处理及使用，一般需将其数字化，故而电流信号的IF转换工作是加速度计产品使用过程中很重要的一项技术。
典型的IF转换电路一般均采用电荷平衡原理实现，即首先输入电流流入积分器时积分器输出负向增长，直到门限值经比较器翻转；随后系统时钟触发同步触发器，其输出控制模拟开关接通负恒流源，此时积分器反向放电，在其作用下，积分器输出正向增长，并维持一个系统时钟周期，完成一次电荷平衡的充放电过程；而后负恒流源断开，再回到由输入电流进行的充电过程；最后IF电路输出一个脉冲信号。然而，一旦在一次充放电过程中，积分电容上的充电电荷多于放点电荷，必然产生电荷积累效应，此时积分器输出的最小值将朝着门限方向“漂移”，由此可见经典IF原理上是存在非线性误差的。因此，针对加速度计的电流信号，设计一种可避免非线性误差的IF转换电路以提高电流测量精度是十分必要且又相当迫切的。
发明内容
针对以上情况，本发明提供一种三门限IF转换电路，分别针对电流的正负设计了两个门限对积分器的输出进行限幅，可有效限制积分器输出向一个方向不停的“漂移”，避免原来波形漂移后“丢失电荷”的现象，从原理上避免IF电路非线性的产生，并且获得了高精度高分辨率的IF转换电路。
本发明提供一种三门限IF转换电路，其包括分流电路、积分器、三门限模块、逻辑处理模块和基准恒流源模块，所述分流电路用来调节IF电路的测量范围，所述积分器是电荷式平衡的容器，所述三门限模块用来监视所述积分器的容量，所述逻辑处理模块用来生成脉冲簇，即输出当前电流转换得到的数字量脉冲，所述基准恒流源模块用来实现所述积分器的电荷平衡，所述分流电路包括输入电流、分流电阻和低温漂电阻，所述输入电流的第一部分电流流入所述分流电阻的输入端，第二部分电流经所述低温漂电阻流入所述积分器的负输入端；所述积分器包括运算放大器、分压电阻和积分电容，所述运算放大器的负输入端分别与所述低温漂电阻的输出端和所述基准恒流源模块的输出端相连，其输出端经所述分压电阻连接到所述三门限模块的输入端，所述积分电容的输入端与所述运算放大器的负输入端相连，其输出端与所述运算放大器的输出端相连；
所述三门限模块包括第一门限、第二门限、第三门限、第一比较器、第二比较器、第三比较器、第四比较器、第一RS触发器和第二RS触发器，所述第一比较器的负输入端与所述第一门限相连，其正输入端分别与所述分压电阻的输出端和第二比较器的负输入端相连，其输出端与所述第一RS触发器的S1端相连；所述第二比较器的正输入端分别与所述第二门限和所述第三比较器的负输入端相连，其输出端与所述第一RS触发器的R1端相连；所述第三比较器的正输入端分别与所述分压电阻的输出端和第四比较器的负输入端相连，其输出端与所述第二RS触发器的R2端相连；所述第四比较器的正输入端与所述第三门限相连，其输出端与所述第二RS触发器的S2端相连；所述第一RS触发器的Q1端和第二RS触发器的Q2端分别与所述逻辑处理模块的输入端相连；
所述逻辑处理模块包括第一D触发器、第二D触发器、第一与门、第二与门和高频晶振，所述高频晶振的输出端CLK分别与所述第一D触发器的CP端、所述第二D触发器的CP端、所述第一与门的第二输入端、所述第二与门的第二输入端相连，所述第一D触发器的D端与所述第一RS触发器的Q1端相连，其Q端与所述第一与门的第一输入端和所述基准恒流源模块的SW1+端相连，其
Figure BDA0002850551760000021
端与所述基准恒流源模块的SW1-端相连；所述第二D触发器的D端与所述第二RS触发器的Q2端相连，其Q端与所述第二与门的第一输入端和所述基准恒流源模块的SW2+端相连，其
Figure BDA0002850551760000031
端与所述基准恒流源模块的SW2-端相连；所述第一与门的输出端为负脉冲输出F-，所述第二与门的输出端为正脉冲输出F+；
所述基准恒流源模块包括多路模拟开关模块和正负恒流源，所述多路模拟开关模块的SW1+端与所述第一D触发器的Q端相连，其SW1-端与所述第一D触发器的
Figure BDA0002850551760000032
端相连，其SW2+端与所述第二D触发器的Q端相连，其SW2-端与所述第二D触发器的
Figure BDA0002850551760000033
端相连，其第一输出端经所述正负恒流源输出正恒流源，其第二输出端经所述正负恒流源输出负恒流源，所述正恒流源和负恒流源与所述运算放大器的负输入端相连。
可优选的是，所述分流电阻的输出端与电源地相连，所述运算放大器的正输入端与电源地相连，所述第二门限与电源地相连。
可优选的是，所述第一RS触发器、第二RS触发器、第一D触发器与第二D触发器用来产生IF转换电路的控制信号，控制所述多路模拟开关模块SW1+端、SW1-端、SW2+端和SW3-端所输入的基准电流的接入时间，所述第一与门、第二与门将基准电流的接入时间与所述高频晶振输出端CLK输出的系统时钟做与运算，生成脉冲簇。
本发明的特点和有益效果是：
1、本发明提供的三门限IF转换电路，分别针对电流的正负设计了两个门限，可有效地限制积分器输出向一个方向不停的“漂移”，避免原来波形漂移后“丢失电荷”的现象，从原理上避免了IF电路非线性的产生，能够明显提高电流测量精度。
2、本发明中通过设计RS触发器和D触发器控制基准电流的接入时间，并借助与门与系统时钟逻辑处理，使得电路每进行一次放电，不再只输出一个脉冲，而是输出一簇脉冲，且其输出最高频率不再受到积分器额定充电时间限制，可以将分辨率做的很高。
附图说明
图1为本发明三门限IF转换电路的原理框图；
图2为典型IF转换的原理框图；
图3为典型IF转换的工作波形图；
图4为本发明的三门限IF转换电路输入电流为正时工作波形示意图；
图5为本发明的三门限IF转换电路输入电流为负时工作波形示意图。
具体实施方式
为详尽本发明之技术内容、结构特征、所达成目的及功效，以下将结合说明书附图进行详细说明。
图2示出了典型的电流频率IF转换原理框图，输入电流IIN流入积分器U1时积分器U1输出负向增长，直到门限值VL经比较器U3翻转；随后系统时钟触发同步触发器，其输出控制模拟开关接通负恒流源IR-，此时积分器反向放电，电流为IR--IIN，在其作用下，积分器输出正向增长，并维持一个系统时钟周期T0，完成一次电荷平衡的充放电过程；而后负恒流源IR-断开，再回到由输入电流IIN进行的充电过程；最后IF电路输出一个脉冲信号。在一次充放电过程中，当积分电容上的充电电荷Q1多于放电电荷Q2，而存在：
Figure BDA0002850551760000041
Figure BDA0002850551760000042
其中：
Figure BDA0002850551760000043
表示输入平均电流；T表示充电周期。
则必然产生电荷积累效应，此时积分器输出的最小值将朝着门限方向“漂移”，造成非线性误差，如图3所示。
本发明提供的三门限IF转换电路，如图1所示，其包括分流电路1、积分器2、三门限模块3、逻辑处理模块4和基准恒流源模块5，分流电路1用来调节IF电路的测量范围，积分器2是电荷式平衡的容器，三门限模块3用来监视积分器的容量，逻辑处理模块4用来生成脉冲簇，即输出当前电流转换得到的数字量脉冲，基准恒流源模块5用来实现积分器的电荷平衡，分流电路1包括输入电流IIN、分流电阻R1和低温漂电阻RIN，输入电流IIN的第一部分电流流入分流电阻R1的输入端，第二部分电流经低温漂电阻RIN流入积分器2的负输入端,分流电阻R1的输出端与电源地相连。
积分器2包括运算放大器U1、分压电阻R2和积分电容C，运算放大器U1的负输入端分别与低温漂电阻RIN的输出端和基准恒流源模块5的输出端相连，其正输入端与电源地相连，其输出端经分压电阻R2连接到三门限模块3的输入端，积分电容C的输入端与运算放大器U1的负输入端相连，其输出端与运算放大器U1的输出端相连。
三门限模块3包括第一门限VH、第二门限V0、第三门限VL、第一比较器U2、第二比较器U3、第三比较器U4、第四比较器U5、第一RS触发器RS1和第二RS触发器RS2，第一比较器U2的负输入端与第一门限VH相连，其正输入端分别与分压电阻R2的输出端和第二比较器U3的负输入端相连，其输出端与第一RS触发器RS1的S1端相连；第二比较器U3的正输入端分别与第二门限V0和第三比较器U4的负输入端相连，其输出端与第一RS触发器RS1的R1端相连,第二门限V0与电源地相连；第三比较器U4的正输入端分别与分压电阻R2的输出端和第四比较器U5的负输入端相连，其输出端与第二RS触发器RS2的R2端相连；第四比较器U5的正输入端与第三门限VL相连，其输出端与第二RS触发器RS2的S2端相连；第一RS触发器RS1的Q1端和第二RS触发器RS2的Q2端分别与逻辑处理模块4的输入端相连。
逻辑处理模块4包括第一D触发器D1、第二D触发器D2、第一与门A1、第二与门A2和高频晶振JZ，高频晶振JZ的输出端CLK分别与第一D触发器D1的CP端、第二D触发器D2的CP端、第一与门A1的第二输入端、第二与门A2的第二输入端相连，第一D触发器D1的D端与第一RS触发器RS1的Q1端相连，其Q端与第一与门A1的第一输入端和基准恒流源模块5的SW1+端相连，其
Figure BDA0002850551760000051
端与基准恒流源模块5的SW1-端相连；第二D触发器D2的D端与第二RS触发器RS2的Q2端相连，其Q端与第二与门A2的第一输入端和基准恒流源模块5的SW2+端相连，其
Figure BDA0002850551760000054
端与基准恒流源模块5的SW2-端相连；第一与门A1的输出端为负脉冲输出F-，第二与门A2的输出端为正脉冲输出F+。
基准恒流源模块5包括多路模拟开关模块51和正负恒流源52，多路模拟开关模块51的SW1+端与第一D触发器D1的Q端相连，其SW1-端与第一D触发器D1的
Figure BDA0002850551760000053
端相连，其SW2+端与第二D触发器D2的Q端相连，其SW2-端与第二D触发器D2的
Figure BDA0002850551760000052
端相连，其第一输出端经正负恒流源52输出正恒流源IR+，其第二输出端经正负恒流源52输出负恒流源IR-，正恒流源IR+和负恒流源IR-与运算放大器U1的负输入端相连。
第一RS触发器RS1、第二RS触发器RS2、第一D触发器D1与第二D触发器D2用来产生IF转换电路的控制信号，控制多路模拟开关模块5的SW1+端、SW1-端、SW2+端和SW3-端所输入的基准电流的接入时间，第一与门A1、第二与门A2将基准电流的接入时间与高频晶振JZ输出端CLK输出的系统时钟做与运算，生成脉冲簇。
如图4及图5所示，积分器2输出波形被限定在第三比较器U4、第四比较器U5的比较电平0V与VL之间，当越过比较电平后，在下一个时钟脉冲沿到来时，第二D触发器D2的Q端输出的SW2+为高电平，并与高频晶振JZ输出端CLK输出的系统时钟脉冲同步。这样，在定电压积分的基础上，又能根据时钟脉冲“微调”积分时间，在一次充放电周期内，可实现充放电的充分平衡。于是：
Figure BDA0002850551760000061
其中：T1表示纯充电时间；T表示一个充放电周期。
式(3)表示在一次充放电周期T内，输入电流与输出脉冲占空比成正比。电荷放电复位时间不再是单一时钟周期，时钟频率可以很高，同时，也降低了对积分器动态响应或带宽的要求。
本发明提供的三门限IF转换电路，分别针对电流的正负设计了两个门限，可有效地限制积分器输出向一个方向不停的“漂移”，避免原来波形漂移后“丢失电荷”的现象，从原理上避免了IF电路非线性的产生，能够明显提高电流测量精度；通过设计RS触发器和D触发器控制基准电流的接入时间，并借助与门与系统时钟逻辑处理，使得电路每进行一次放电，不再只输出一个脉冲，而是输出一簇脉冲，且其输出最高频率不再受到积分器额定充电时间限制，可以将分辨率做的很高。
本发明的技术方案的具体好处还在于，与传统方法相比，三门限IF转换电路消除了积分器输出波形的漂移现象，对于单方向的电流来说使用了两个门限对平衡电荷进行了限制，并通过高频率的微调手段及时调节积分器的输出波形，使积分器的平衡电荷达到完全意义上的平衡。
以上所述的实施例仅是对本发明的优选实施方式进行描述，并非对本发明的范围进行限定，在不脱离本发明设计精神的前提下，本领域普通技术人员对本发明的技术方案做出的各种变形和改进，均应落入本发明权利要求书确定的保护范围内。

Claims (3)

1.一种三门限IF转换电路，其特征在于，其包括分流电路、积分器、三门限模块、逻辑处理模块和基准恒流源模块，所述分流电路用来调节IF电路的测量范围，所述积分器是电荷式平衡的容器，所述三门限模块用来监视所述积分器的容量，所述逻辑处理模块用来生成脉冲簇，即输出当前电流转换得到的数字量脉冲，所述基准恒流源模块用来实现所述积分器的电荷平衡，
所述分流电路包括输入电流、分流电阻和低温漂电阻，所述输入电流的第一部分电流流入所述分流电阻的输入端，第二部分电流经所述低温漂电阻流入所述积分器的负输入端；
所述积分器包括运算放大器、分压电阻和积分电容，所述运算放大器的负输入端分别与所述低温漂电阻的输出端和所述基准恒流源模块的输出端相连，其输出端经所述分压电阻连接到所述三门限模块的输入端，所述积分电容的输入端与所述运算放大器的负输入端相连，其输出端与所述运算放大器的输出端相连；
所述三门限模块包括第一门限、第二门限、第三门限、第一比较器、第二比较器、第三比较器、第四比较器、第一RS触发器和第二RS触发器，所述第一比较器的负输入端与所述第一门限相连，其正输入端分别与所述分压电阻的输出端和第二比较器的负输入端相连，其输出端与所述第一RS触发器的S1端相连；所述第二比较器的正输入端分别与所述第二门限和所述第三比较器的负输入端相连，其输出端与所述第一RS触发器的R1端相连；所述第三比较器的正输入端分别与所述分压电阻的输出端和第四比较器的负输入端相连，其输出端与所述第二RS触发器的R2端相连；所述第四比较器的正输入端与所述第三门限相连，其输出端与所述第二RS触发器的S2端相连；所述第一RS触发器的Q1端和第二RS触发器的Q2端分别与所述逻辑处理模块的输入端相连；
所述逻辑处理模块包括第一D触发器、第二D触发器、第一与门、第二与门和高频晶振，所述高频晶振的输出端CLK分别与所述第一D触发器的CP端、所述第二D触发器的CP端、所述第一与门的第二输入端、所述第二与门的第二输入端相连，所述第一D触发器的D端与所述第一RS触发器的Q1端相连，其Q端与所述第一与门的第一输入端和所述基准恒流源模块的SW1+端相连，其
Figure FDA0002850551750000021
端与所述基准恒流源模块的SW1-端相连；所述第二D触发器的D端与所述第二RS触发器的Q2端相连，其Q端与所述第二与门的第一输入端和所述基准恒流源模块的SW2+端相连，其
Figure FDA0002850551750000022
端与所述基准恒流源模块的SW2-端相连；所述第一与门的输出端为负脉冲输出F-，所述第二与门的输出端为正脉冲输出F+；
所述基准恒流源模块包括多路模拟开关模块和正负恒流源，所述多路模拟开关模块的SW1+端与所述第一D触发器的Q端相连，其SW1-端与第一D触发器的
Figure FDA0002850551750000023
端相连，其SW2+端与所述第二D触发器的Q端相连，其SW2-端与所述第二D触发器的
Figure FDA0002850551750000024
端相连，其第一输出端经所述正负恒流源输出正恒流源，其第二输出端经所述正负恒流源输出负恒流源，所述正恒流源和负恒流源与所述运算放大器的负输入端相连。
2.根据权利要求1所述的三门限IF转换电路，其特征在于，所述分流电阻的输出端与电源地相连，所述运算放大器的正输入端与电源地相连，所述第二门限与电源地相连。
3.根据权利要求1所述的三门限IF转换电路，其特征在于，所述第一RS触发器、第二RS触发器、第一D触发器与第二D触发器用来产生IF转换电路的控制信号，控制所述多路模拟开关模块SW1+端、SW1-端、SW2+端和SW3-端所输入的基准电流的接入时间，所述第一与门、第二与门将基准电流的接入时间与所述高频晶振输出端CLK输出的系统时钟做与运算，生成脉冲簇。
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