CN113746456B - 一种可重构的复合波形产生电路 - Google Patents
一种可重构的复合波形产生电路 Download PDFInfo
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Abstract
本申请提供了一种可重构的复合波形产生电路，包括恒流充电模块、阈值设置模块和逻辑判断模块；恒流充电模块的两条支路中，一路产生输出波形信号，另一路控制直流电平持续时间；所述阈值设置模块根据输入的波形信号电压值、直流电平以及预设的各个关键节点的阈值，进行比较，并输出标志信号至逻辑判断模块的输入端；所述逻辑判断模块根据阈值设置模块输入的标志信号进行逻辑判断，并输出开关控制信号反馈至恒流充电模块中的两条充电支路。利用模拟电路、阈值设置模块和简单的逻辑控制单元相结合，实现直流电平、锯齿波以及直流和锯齿波时分复用波形的输出，硬件成本较低，不需要软件配置，可实现简单连续调节，灵活性较强。
Description
技术领域
本发明涉及控制电路技术领域，具体涉及一种可重构的复合波形产生电路。
背景技术
不同的雷达工作模式需要不同的电压控制波形。如图1所示，由于VCO的输出频率f与控制电压Vc呈现线性关系，不同的控制波形能够产生不同的频率调制效应。对于Dopper模式而言，VCO的控制波形需要稳定的直流电平信号；对于FMCW模式而言，VCO的控制波形需要锯齿波信号；对于复合模式而言，VCO的控制波形需要锯齿波和DC电平的时分复用信号。此外，为了增加电路实用性和普适性，控制波形的频率、幅值、波形间隔等参数还应具有灵活可调的特点。
波形产生电路对于复合型雷达的模式控制至关重要。针对速度的测量，波形产生电路输出直流电平，控制雷达发射未经调制的单音射频信号；对于距离的测量；波形产生电路输出锯齿波形，控制雷达发射频率经过线性调制的射频信号；针对速度和距离的同时测量，波形产生电路输出直流电平和锯齿波的时分复用波形，控制雷达工作在复合模式。
目前，复合波形的合成主要基于直接数字式频率合成技术(Direct DigitalSynthesizer，DDS)，利用采样定理，通过查表法产生所需波形。DDS主要包含相位累加器、波形存储器以及数模转换器。每来一个时钟脉冲，相位累加器中存储的值就会加上一个频率控制字M，再存储回相位累加器中。波形存储器将相位累加器中存储的值作为取样地址，以二进制编码形式输出波形抽样值，经过数模转换器转换，输出所需的模拟信号。如图2所示，为直接数字频率合成系统，但是，基于DDS的复合波形产生技术，存在以下缺点：1、硬件成本高。需要加法器，寄存器，模数转换器以及时钟控制电路等。2、需要软件配置。DDS主要通过查表法输出所需波形，因此需要预先将波形的抽样值存储到波形存储器中，再依次查找读取。3、调节不方便。在配置好后，系统输出波形的频率、幅值等参数确定，如需调整，需重新烧录程序。4、信号杂散丰富。数字信号驱动数模转换芯片输出的波形中存在较多杂散信号。因此，为解决以上问题，需要提出一种可重构的复合波形产生电路。
发明内容
有鉴于此，本申请实施例致力于提供一种重构的复合波形产生电路，主要针对复合雷达的模式控制问题，基于电容充放电的原理，通过调整电容容值和阈值电压等方式，改变输出波形的频率、幅度、波形间隔时间等参数。在不同的应用场景中，本专利可产生多种雷达模式所需的控制波形，包括直流电平、锯齿波形以及直流和锯齿波的时分复用波形。
本发明一方面的实施例提供一种可重构的复合波形产生电路，包括：恒流充电模块、阈值设置模块以及逻辑判断模块；
所述恒流充电模块，包含第一充电支路和第二充电支路；所述第一充电支路用于产生输出波形信号，第二充电支路用于控制直流电平持续时间；所述第一充电支路的电压输出端和第二充电支路的电压输出端分别连接阈值设置模块的输入端；
所述阈值设置模块，用于根据输入的第一充电支路输出的波形信号电压值、第二充电支路的电压值以及预设的各个关键节点的阈值，进行比较，并输出标志信号至逻辑判断模块的输入端；
所述逻辑判断模块，用于根据阈值设置模块输入的标志信号进行逻辑判断，并输出开关控制信号反馈至恒流充电模块中的两条充电支路。
优选的，所述预设的各个关键节点的阈值，所述关键节点的阈值包括锯齿波的最大电压值和最小电压值、复合波形中直流电平的电压值以及直流电平持续时间。
在本实施例中，各个关键节点的阈值可调，例如，通过改变第一支路电容大小，可以改变三角波斜率和周期；通过改变第四触发器的RC延迟时间可以控制波形之间的间隔时间大小，调整方便。
在上述任意一项实施例中优选的，所述恒流充电模块还包括恒流源和电流镜；所述电流镜包括第一晶体管和第二晶体管；所述第一晶体管的栅极、漏极以及第二晶体管的栅极分别连接恒流源的输出端；所述第二晶体管的漏极分别连接第一充电支路和第二充电支路。
在上述任意一项实施例中优选的，第一充电支路包括第三晶体管、电阻、第一电容和第五晶体管；所述第三晶体管的源极连接电阻的一端，所述电阻的另一端连接第五晶体管的漏极；所述第五晶体管的源极接地；所述第一电容一端连接第三晶体管的源极，另一端接地；
所述第二充电支路包括第四晶体管、第二电容、第六晶体管；所述第四晶体管的源极连接第六晶体管的漏极，所述第六晶体管的源极接地；所述第六晶体管的漏极与源极之间并联第二电容。
在本实施例中，采用的第一至第六晶体管作为开关管，可以为三极管也可以场效应管。对于三极管而言管脚名称为基极、发射极、集电极；对应MOS管管教的栅极、源极、漏极。
在上述任意一项实施例中优选的，所述阈值设置模块包括四个迟滞比较器；四个所述迟滞比较器的输入端分别输入预设的各个关键节点的阈值和第一充电支路输出的波形信号电压值以及第二充电支路输出的电压值；四个所述迟滞比较器的输出端，分别输出第一至第四标志信号至逻辑判断模块。
在上述任意一项实施例中优选的，所述逻辑判断模块包括多个由与门、或门、反相器、延迟器和/或D触发器构成的逻辑判断单元；所述逻辑判断单元包括第一至第三逻辑判断单元。
在上述任意一项实施例中优选的，所述第一逻辑判断单元包括第一与门、第一或门、第一延迟器和第一D触发器；所述第二和第三标志信号输入第一与门的输入端，所述第一与门的输出端连接第一或门的输入端和第一D触发器的输入端；所述第一标志信号输入第一或门的另一输入端，所述第一或门的输出端连接第一延迟器的输入端，所述第一延迟器的输出端连接第一D触发器的时钟控制端，所述第一D触发器输出第一开关控制信号至第三晶体管的栅极。
在上述任意一项实施例中优选的，所述第二逻辑判断单元包括两组逻辑电路和第四或门；所述第一组逻辑电路包括第二或门、第二延迟器、第二D触发器；第二组逻辑电路包括第三或门、第三延迟器、第三D触发器；所述第二标志信号、第一标志信号分别输入第二或门的输入端，所述第二或门的输出端连接第二延迟器的输入端，所述第二延迟器输出端连接第二D触发器的时钟控制端；所述第一标志信号输入第二D触发器的输入端；所述第三标志信号和第四标志信号输入第三或门的输入端，所述第三或门的输出端连接第三延迟器的输入端，所述第三延迟器的输出端连接第三D触发器的时钟控制端；所述第四标志信号连接第三D触发器的输入端；所述第三D触发器的输出端和第二D触发器的输出第五晶体管的栅极。
在上述任意一项实施例中优选的，所述第三逻辑判断单元包括第一反相器、第四延迟器、第二反相器和第四D触发器；所述第一反相器、第四延迟器、第二反相器和第四D触发器；所述第三标志信号输入第一反相器的输入端，第一反相器的输出端连接第四D触发器的输入端；所述第二标志信号输入第四延迟器的输入端，所述第四延迟器的输出端连接第四D触发器的时钟控制端；第四标志信号输入第二反相器的输入端，所述第二反相器的输出端连接第四D触发器的复位端，所述第四D触发器的一个输出端通过连接RC延迟电路，输出第三开关控制信号至第四晶体管的栅极；所述第四D触发器的另一个输出端，输出第四开关控制信号至第六晶体管的栅极。
在上述任意一项实施例中优选的，所述延迟器采用两级反相器级联而成。
本申请实施例提供的一种可重构的复合波形产生电路，相比于现有技术至少具有以下优点：
1、申请提供的可重构的复合波形产生电路，利用模拟电路输出波形信号，利用阈值设置模块和简单的逻辑控制单元输出开关控制信号反馈至模拟电路进行开关控制，调整输出波形，由此实现直流电平、锯齿波以及直流和锯齿波时分复用波形的输出，硬件成本较低，不需要软件配置，可实现简单连续调节，灵活性较强；
2、本申请提供的可重构的复合波形产生电路，在逻辑控制单元中第三开关控制信号输出时，额外级联了RC延迟单元，用于调整波形之间的时间间隔。当波形间隔较小时，增加RC延迟的时间常数；当波形间隔较大时，减小RC延迟的时间常数。
3、本申请提供的可重构的复合波形产生电路，在逻辑控制单元中触发器的时钟输入端级联了两级反相器作为延迟单元。避免电路状态发生改变时，触发器的数据输入端和时钟输入端同一时刻产生跳变的情况发生。
附图说明
图1所示为本申请背景技术中复合型雷达控制波形示意图。
图2所示为本申请背景技术中直接数字频率合成系统示意图。
图3所示为本申请提供的可重构复合波形产生电路的整体架示意图。
图4所示为本申请提供的可重构复合波形产生电路中恒流充电模块电路图。
图5(a)所示为提供的可重构复合波形产生电路中阈值设置模块中同相迟滞比较器电压传输特性图。
图5(b)所示为提供的可重构复合波形产生电路中阈值设置模块中反相迟滞比较器电压传输特性图。
图6所示为提供的可重构复合波形产生电路中阈值设置模块电路图。
图7所示为提供的可重构复合波形产生电路中逻辑判断电模块的反相器延迟示意图。
图8所示为提供的可重构复合波形产生电路中逻辑判断电模块和RC延迟电路图。
图9是本申请提供的可重构复合波形产生电路中复合波形产生电路信号状态图。
图10是本申请提供的可重构复合波形产生电路中复合波形产生电路信号时序图。
具体实施方式
下面将结合本申请实施例中的附图，对本申请实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅是本申请一部分实施例，而不是全部的实施例。基于本申请中的实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其他实施例，都属于本申请保护的范围。
此外，在示例性实施例中，因为相同的参考标记表示具有相同结构的相同部件或相同方法的相同步骤，如果示例性地描述了一实施例，则在其他示例性实施例中仅描述与已描述实施例不同的结构或方法。
在整个说明书及权利要求书中，当一个部件描述为“连接”到另一部件，该一个部件可以“直接连接”到另一部件，或者通过第三部件“电连接”到另一部件。此外，除非明确地进行相反的描述，术语“包括”及其相应术语应仅理解为包括所述部件，而不应该理解为排除任何其他部件。
如图3所示，本发明一方面的实施例提供一种可重构的复合波形产生电路，包括：恒流充电模块、阈值设置模块以及逻辑判断模块；
所述恒流充电模块，包含第一充电支路和第二充电支路；所述第一充电支路用于产生输出波形信号，第二充电支路起延迟作用，用于控制直流电平持续时间；通过改变充电电流或电容容值的大小，可以调节锯齿波的斜率和频率；所述第一充电支路的电压输出端和第二充电支路的电压输出端分别连接阈值设置模块的输入端。
如图4所示，恒流充电模块还包括恒流源I1和电流镜；所述电流镜包括第一晶体管M1和第二晶体管M2；所述第一晶体管M1的栅极(基极)、漏极(集电极)以及第二晶体管M2的栅极(基极)分别连接恒流源I1的输出端；所述第二晶体管M2的漏极(集电极)分别连接第一充电支路和第二充电支路。
第一充电支路包括第三晶体管M3、电阻R1、第一电容C1和第五晶体管M5；所述第三晶体管M3的源极(发射极)连接电阻R1的一端，所述电阻R1的另一端连接第五晶体管M5的漏极(集电极)；所述第五晶体管M5的源极(发射极)接地；所述第一电容C1一端连接第三晶体管M3的源极(发射极)，另一端接地。
所述第二充电支路包括第四晶体管M4、第二电容C2、第六晶体管M6；所述第四晶体管M4的源极(发射极)连接第六晶体管M6的漏极(集电极)，所述第六晶体管M6的源极(发射极)接地；所述第六晶体管M6的漏极(集电极)与源极(发射极)之间并联第二电容C2。
I1为恒流源，提供恒定电流I。第一晶体管M1和第二晶体管M2构成电流镜，复制恒流源电流I。第三晶体管至第六晶体管M3、M4、M5和M6均为开关管，控制第一电容C1和第二C2的充放电状态。第一电容C1和第二电容C2为两条电容支路，C1为输出波形支路，C2为直流持续时间控制支路。电阻R1为电容C1的放电回路电阻，减缓C1的放电速度。电容C1和C2两端的电压信号分别记为Vout和Vdelay。Vout和Vdelay两个电压信号分别输入阈值设置模块中，进行阈值判断。
如图6所示，所述阈值设置模块，用于根据输入的第一充电支路输出的波形信号电压值、第二充电支路的电压值以及预设的各个关键节点的阈值，进行比较，并输出标志信号至逻辑判断模块的输入端；
其中，阈值设置模块由四个迟滞比较器构成，四个所述迟滞比较器的输入端分别输入预设的各个关键节点的阈值和第一充电支路输出的波形信号电压值以及第二充电支路输出的电压值；四个所述迟滞比较器的输出端，分别输出第一至第四标志信号至逻辑判断模块。四个迟滞比较器用于设置波形中各个关键节点的电压阈值，所述预设的各个关键节点的阈值，所述关键节点的阈值包括锯齿波的最大电压值和最小电压值、复合波形中直流电平的电压值以及直流电平持续时间。通过将设置的阈值电压与电容支路上实际的充电电压进行比较，阈值设置模块输出标志信号。
为了增强电路抑制噪声的能力，阈值设置模块引入了正反馈网络，组成具有双门限值的迟滞比较器。比较器的上下门限由电阻R2和R3的比例、输出电平以及参考电压共同决定。各个关键节点的阈值信号HV、DV、LV以及TV均为比较器的输入参考信号，其中HV设定的是锯齿波的最大电压；DV设定的是直流电平；LV设定的是锯齿波的最小电压；TV设定的是直流电平持续时间。
根据输入信号在放大器的“+”端还是“-”端，迟滞比较器可分为两类：同相迟滞比较器和反相迟滞比较器。
对于同相迟滞比较器，电压传输特性如图5(a)所示。
上限电压：
下限电压：
门限宽度：
Vref为参考电压，即设定的阈值电压，Vol，Voh分别为比较器输出的高低电平，即0V和VDD。
对于同相迟滞比较器，电压传输特性如图5(b)所示。
上限电压：
下限电压：
门限宽度：
Vref为参考电压，即设定的阈值电压，Vol和Voh分别为比较器输出的高低电平，即0V和VDD。
对于同相迟滞比较器，当上升的输入电压高于下限电压Utl时，比较器输出高电平；当下降的输入信号低于上限电压Uth时，比较器输出低电平。对于反向迟滞比较器，当上升的输入电压高于上限电压Ufl时，比较器输出低电平；当下降的输入信号低于下限电压Ufh时，比较器输出高电平。
如图7-10所示，逻辑判断模块，用于根据阈值设置模块输入的标志信号进行逻辑判断，并输出开关控制信号反馈至恒流充电模块中的两条充电支路。
所述逻辑判断模块包括多个由与门、或门、反相器、延迟器和/或D触发器构成的逻辑判断单元；所述逻辑判断单元包括第一至第三逻辑判断单元。
S1，S2，S3以及S4为阈值设置模块输出的标志信号。如图7所示，为了避免电路状态发生改变时，触发器的数据输入端和时钟输入端同一时刻产生跳变的情况发生，触发器的时钟输入端级联了两级反相器作为延迟单元。
标志信号S1、S2、S3和S4为逻辑判断模块的输入信号，S5、S6、S7和S8为逻辑判断模块的输出信号，控制两条电容支路的充放电开关。D1信号为S2和S3经与门后的输出，作为触发器DFF1的数据输入。D1与S1经或门和两级反相器延迟后，作为触发器DFF1的时钟输入，DFF1输出为控制信号S5。当D1为低电平，S1出现上升沿，S5输出低电平信号；当S1为低电平，D1出现上升沿，S5输出高电平信号。同理，当S1为低电平，S2出现上升沿，D2输出低电平信号；当S2为低电平，S1出现上升沿，S5输出高电平信号；当S4为低电平，S3出现上升沿，D2输出低电平信号；当S3为低电平，S2出现上升沿，S5输出高电平信号。D2和D3经过或门输出为S6。DFF4是一个带复位功能的D触发器，当S3为高电平，S4为低电平，S2出现上升沿时，DFF4的Q端输出低电平，端输出高电平；当S4为高电平时，DFF4的Q端输出高电平，/>端输出低电平。Q端和/>端分别做为S7和S8控制信号。
此外，S7前级还额外级联了RC延迟单元，用于调整波形之间的时间间隔。当波形间隔较小时，增加RC延迟的时间常数；当波形间隔较大时，减小RC延迟的时间常数。
如图8所示。所述第一逻辑判断单元包括第一与门AND1、第一或门OR1、第一延迟器J1和第一D触发器DFF1；所述第二和第三标志信号S2、S3输入第一与门AND1的输入端，所述第一与门AND1的输出端连接第一或门OR1的输入端和第一D触发器DFF1的输入端；所述第一标志信号S1输入第一或门OR1的另一输入端，所述第一或门OR1的输出端连接第一延迟器J1的输入端，所述第一延迟器J1的输出端连接第一D触发器DFF1的时钟控制端，所述第一D触发器DFF1输出第一开关控制信号S5至第三晶体管M3的栅极(基极)。
所述第二逻辑判断单元包括两组逻辑电路和第四或门OR4；所述第一组逻辑电路包括第二或门OR2、第二延迟器J2、第二D触发器DFF2；所述第二标志信号S2、第一标志信号S1分别输入第二或门OR2的输入端，所述第二或门OR2的输出端连接第二延迟器J2的输入端，所述第二延迟器J2输出端连接第二D触发器DFF2的时钟控制端；所述第一标志信号S1输入第二D触发器DFF2的输入端；
第二组逻辑电路包括第三或门OR3、第三延迟器J3、第三D触发器DFF3；所述第三标志信号S3和第四标志信号S4输入第三或门OR3的输入端，所述第三或门OR3的输出端连接第三延迟器J3的输入端，所述第三延迟器J3的输出端连接第三D触发器DFF3的时钟控制端；所述第四标志信号S4连接第三D触发器DFF3的输入端；
所述第三D触发器DFF3的输出端和第二D触发器DFF2的输出端连接第四或门OR4的输入端，第四或门OR4的输出端输出第二开关控制信号S6至第五晶体管M5的栅极(基极)。
所述第三逻辑判断单元包括第一反相器NOT1、第四延迟器J4、第二反相器NOT2和第四D触发器DFF4；
所述第三标志信号S3输入第一反相器NOT1的输入端，第一反相器NOT1的输出端连接第四D触发器DFF4的输入端；所述第二标志信号S2输入第四延迟器J4的输入端，所述第四延迟器J4的输出端连接第四D触发器DFF4的时钟控制端；第四标志信号S4输入第二反相器NOT2的输入端，所述第二反相器NOT2的输出端连接第四D触发器DFF4的复位端，所述第四D触发器DFF4的一个输出端通过连接RC延迟电路，输出第三开关控制信号S7至第四晶体管M4的栅极(基极)；所述第四D触发器DFF4的另一个输出端，输出第四开关控制信号S8至第六晶体管M6的栅极(基极)。
按照上述电路结构，复合波形产生电路信号状态图如图9所示。除了起始的零状态，电路一共存在10种状态。正常工作时，电路会在这10种状态中依次循环跳转。
State1(零初始状态)：上电时，由于Vout小于设置的Vdc和Vmin，S2和S3由低电平变成高电平，S1和S4保持低电平。触发器DFF1输出高电平，触发器DFF2和DFF3输出低电平，触发器DFF4的Q端输出低电平，端输出高电平，即S5为高电平，S6为低电平，S7为低电平，S8为高电平。此时，电容支路1进行充电，电容支路2进行放电。
State2(零初始状态)：此状态与State 1(零初始状态)相同。
State3：电容支路1上的电压达到LV，如图10a点所示，由于采用了迟滞比较器，此时Vout＝LVh，下标h代表上限电压。S3由高电平变为低电平，其余信号保持不变。此时，电容支路1继续充电，电容支路2继续放电。
State4：电容支路1上的电压达到DV，如图10b点所示，由于采用了迟滞比较器，此时Vout＝DVh，下标h代表上限电压。S2由高电平变为低电平，其余信号保持不变。此时，电容支路1继续充电，电容支路2继续放电。
State5：电容支路1上的电压达到HV，S1产生一个极短的脉冲，S2、S3和S4均保持低电平。如图10c点所示，由于采用了迟滞比较器，此时Vout＝HVl，下标l代表下限电压。此时，S5由高电平变成低电平，S6由低电平变成高电平。电容支路1进行放电，电容支路2保持放电状态。
State6：当电容支路1的Vout电压低于HVl时，S1输出立刻恢复低电平，如图10d点所示，与c点基本重合。此后，S5保持低电平，S6保持高电平。电容支路1继续放电，电容支路2保持放电状态。
State7：当支路1的电压Vout电压降到DV时，如图10e点所示，此时，Vout＝DVl，下标l代表下限电压。S2由低电平变成高电平，S1、S3和S4保持低电平。触发器DFF2和DFF3均输出低电平，S6由高电平变成低电平。触发器DFF4的Q端输出高电平，端输出低电平。由于RC延迟单元的存在，需要一定的充电时间，S7将保持低电平，S8由高电平变成低电平。由于所有开关都为关断状态，电容支路1和电容支路2的电压将保持不变。
State8：随着RC延迟模块的电容逐渐充电，S7的电平将逐渐升高。当S7上升到开关的阈值电压Vth，开关将打开，电容支路2进行充电。电容支路1的充放电开关保持关断，Vout电压保持不变。
State9：当电容支路2的电压Vdelay升到TV，如图10f点所示，此时Vdelay＝TV-l，下标l代表下限电压。S4由低电平变成高电平，S2保持高电平，S1和S3保持低电平。触发器DFF4输出高电平，S6产生一个脉冲，由低电平变成高电平。S4信号使触发器DFF4进行复位，Q端输出高电平，端输出低电平。由于RC延迟单元，S7还将保持一段时间的高电平，S8立刻由低电平变成高电平。电容支路1和电容支路2都将进行放电。
State10：当电容支路2的电压Vdelay低于TVl，S4立刻由高电平恢复成低电平，如图10g点所示，基本与f点重合。此后，两条电容支路保持放电状态。
State1(正常工作)：当电容支路1的电压Vout下降到阈值LV，即Vout＝LVl，如图10h点所示，S3由低电平变成高电平，S2保持高电平，S1和S4保持低电平。此时，S5由低电平变成高电平，S6将由高电平变成低电平。由于S7的电平仍高于开关的阈值电压Vth，S8也处于高电平状态。在此状态下，两条电容支路存储的电荷和电流镜的充电电流都将通过电容支路2的放电通路流到地。
State2(正常工作)：当S7的电压下降到低于开关的阈值电压Vth，电流镜将开始给电容支路1进行充电，电容支路2的充电开关将关闭，放电开关仍保持导通状态。
此后，电路将按照正常工作状态，在10个状态中依次循环跳转，输出所需的周期信号。由此可见，当直流电平的阈值设置接近0，且持续时间较短时，输出锯齿波；当S7接地保持低电平时(由于有RC延迟单元，此时DFF4Q输出不会直接短路到地)输出直流电平。实现了直流电平、锯齿波以及直流和锯齿波时分复用波形的输出，硬件成本较低，不需要软件配置，可实现简单连续调节，灵活性较强。
以上结合具体实施例描述了本申请的基本原理，但是，需要指出的是，在本申请中提及的优点、优势、效果等仅是示例而非限制，不能认为这些优点、优势、效果等是本申请的各个实施例必须具备的。另外，上述公开的具体细节仅是为了示例的作用和便于理解的作用，而非限制，上述细节并不限制本申请为必须采用上述具体的细节来实现。
本申请中涉及的器件、装置、设备、系统的方框图仅作为例示性的例子并且不意图要求或暗示必须按照方框图示出的方式进行连接、布置、配置。如本领域技术人员将认识到的，可以按任意方式连接、布置、配置这些器件、装置、设备、系统。诸如“包括”、“包含”、“具有”等等的词语是开放性词汇，指“包括但不限于”，且可与其互换使用。这里所使用的词汇“或”和“和”指词汇“和/或”，且可与其互换使用，除非上下文明确指示不是如此。这里所使用的词汇“诸如”指词组“诸如但不限于”，且可与其互换使用。
还需要指出的是，在本申请的装置、设备和方法中，各部件或各步骤是可以分解和/或重新组合的。这些分解和/或重新组合应视为本申请的等效方案。
提供所公开的方面的以上描述以使本领域的任何技术人员能够做出或者使用本申请。对这些方面的各种修改对于本领域技术人员而言是非常显而易见的，并且在此定义的一般原理可以应用于其他方面而不脱离本申请的范围。因此，本申请不意图被限制到在此示出的方面，而是按照与在此公开的原理和新颖的特征一致的最宽范围。
为了例示和描述的目的已经给出了以上描述。此外，此描述不意图将本申请的实施例限制到在此公开的形式。尽管以上已经讨论了多个示例方面和实施例，但是本领域技术人员将认识到其某些变型、修改、改变、添加和子组合。
Claims (7)
1.一种可重构的复合波形产生电路，其特征在于，包括：恒流充电模块、阈值设置模块以及逻辑判断模块；
所述恒流充电模块，包含第一充电支路和第二充电支路；所述第一充电支路用于产生输出波形信号，第二充电支路用于控制直流电平持续时间；所述第一充电支路的电压输出端和第二充电支路的电压输出端分别连接阈值设置模块的输入端；第一充电支路包括第三晶体管、电阻、第一电容和第五晶体管；所述第三晶体管的源极连接电阻的一端，所述电阻的另一端连接第五晶体管的漏极；所述第五晶体管的源极接地；所述第一电容一端连接第三晶体管的源极，另一端接地；
所述第二充电支路包括第四晶体管、第二电容、第六晶体管；所述第四晶体管的源极连接第六晶体管的漏极，所述第六晶体管的源极接地；所述第六晶体管的漏极与源极之间并联第二电容；
所述阈值设置模块，用于根据输入的第一充电支路输出的波形信号电压值、第二充电支路的电压值以及预设的各个关键节点的阈值，进行比较，并输出标志信号至逻辑判断模块的输入端；所述预设的各个关键节点的阈值，所述关键节点的阈值包括锯齿波的最大电压值和最小电压值、复合波形中直流电平的电压值以及直流电平持续时间；
所述逻辑判断模块，用于根据阈值设置模块输入的标志信号进行逻辑判断，并输出开关控制信号反馈至恒流充电模块中的两条充电支路；
所述阈值设置模块包括四个迟滞比较器；四个所述迟滞比较器的输入端分别输入预设的各个关键节点的阈值和第一充电支路输出的波形信号电压值以及第二充电支路输出的电压值；四个所述迟滞比较器的输出端，分别输出第一至第四标志信号至逻辑判断模块。
2.根据权利要求1所述的可重构的复合波形产生电路，其特征在于，所述恒流充电模块还包括恒流源和电流镜；所述电流镜包括第一晶体管和第二晶体管；所述第一晶体管的栅极、漏极以及第二晶体管的栅极分别连接恒流源的输出端；所述第二晶体管的漏极分别连接第一充电支路和第二充电支路。
3.根据权利要求2所述的可重构的复合波形产生电路，其特征在于，所述逻辑判断模块包括多个由与门、或门、反相器、延迟器和/或D触发器构成的逻辑判断单元；所述逻辑判断单元包括第一至第三逻辑判断单元。
4.根据权利要求3所述的可重构的复合波形产生电路，其特征在于，所述第一逻辑判断单元包括第一与门、第一或门、第一延迟器和第一D触发器；所述第二和第三标志信号输入第一与门的输入端，所述第一与门的输出端连接第一或门的输入端和第一D触发器的输入端；所述第一标志信号输入第一或门的另一输入端，所述第一或门的输出端连接第一延迟器的输入端，所述第一延迟器的输出端连接第一D触发器的时钟控制端，所述第一D触发器输出第一开关控制信号至第三晶体管的栅极。
5.根据权利要求4所述的可重构的复合波形产生电路，其特征在于，所述第二逻辑判断单元包括两组逻辑电路和第四或门；第一组逻辑电路包括第二或门、第二延迟器、第二D触发器；第二组逻辑电路包括第三或门、第三延迟器、第三D触发器；
所述第二标志信号、第一标志信号分别输入第二或门的输入端，所述第二或门的输出端连接第二延迟器的输入端，所述第二延迟器输出端连接第二D触发器的时钟控制端；所述第一标志信号输入第二D触发器的输入端；
所述第三标志信号和第四标志信号输入第三或门的输入端，所述第三或门的输出端连接第三延迟器的输入端，所述第三延迟器的输出端连接第三D触发器的时钟控制端；所述第四标志信号连接第三D触发器的输入端；
所述第三D触发器的输出端和第二D触发器的输出第五晶体管的栅极。
6.根据权利要求4所述的可重构的复合波形产生电路，其特征在于，所述第三逻辑判断单元包括第一反相器、第四延迟器、第二反相器和第四D触发器；
所述第一反相器、第四延迟器、第二反相器和第四D触发器；所述第三标志信号输入第一反相器的输入端，第一反相器的输出端连接第四D触发器的输入端；所述第二标志信号输入第四延迟器的输入端，所述第四延迟器的输出端连接第四D触发器的时钟控制端；第四标志信号输入第二反相器的输入端，所述第二反相器的输出端连接第四D触发器的复位端，所述第四D触发器的一个输出端通过连接RC延迟电路，输出第三开关控制信号至第四晶体管的栅极；所述第四D触发器的另一个输出端，输出第四开关控制信号至第六晶体管的栅极。
7.根据权利要求4所述的可重构的复合波形产生电路，其特征在于，所述延迟器采用两个反相器串联而成。
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