CN114205545A - 双斜坡双沿向上计数模数转换装置及其转换方法 - Google Patents

双斜坡双沿向上计数模数转换装置及其转换方法 Download PDF

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CN114205545A CN202111512939.2A CN202111512939A CN114205545A CN 114205545 A CN114205545 A CN 114205545A CN 202111512939 A CN202111512939 A CN 202111512939A CN 114205545 A CN114205545 A CN 114205545A
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李靖
马成
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Abstract

本发明提供一种双斜坡双沿向上计数模数转换装置及其转换方法，其中的装置包括斜坡发生器、比较器、高速时钟、低速时钟、数字逻辑电路和数据处理器；斜坡发生器用于产生斜率相同且方向相反的两个斜坡信号；将像素信号和两个斜坡信号输入到比较器的两个输入端，数字逻辑电路根据比较器的输出信号、高速时钟和低速时钟计算出低速和高速时钟计数脉冲，还根据高速时钟与高速时钟脉冲控制信号计算出额外位计数脉冲，分别输入到高位计数器、低位计数器、额外位计数器进行向上计数；数据处理器根据高位计数器、低位计数器、额外位计数器的计数值计算出像素信号电压的量化数值。本发明可降低斜坡发生器复位时的功耗及计数器的设计复杂度。

Description

双斜坡双沿向上计数模数转换装置及其转换方法
技术领域
本发明涉及模数转换技术领域，特别涉及一种双斜坡双沿向上计数模数转换装置及其转换方法。
背景技术
列级模数转换器(ADC，Analog to Digital Converter)结构已广泛应用于现代CMOS图像传感器设计中，斜坡ADC是列级ADC常用的电路结构。对于传统的双斜坡ADC，其斜坡信号如图1所示，在对单个像素进行转换时有两个斜坡信号串行输出，第一个斜坡信号摆幅较小，第二个斜坡信号摆幅比较大，两个斜坡信号的方向一致，且斜率相同。第一个斜坡信号用于转换复位电压，第二个斜坡信号用于复位信号电压。
传统的双斜坡ADC的理想双斜坡信号与实际双斜坡信号如图2所示，第一个斜坡信号由V1复位到V0所需的稳定时间为T1，第二个斜坡信号从V2复位到V0所需的稳定时间为T2，因此双斜坡ADC复位所需的稳定时间为T1+T2，从而可知，斜坡信号复位时需要的稳定时间较长，在一定程度上增加了双斜坡ADC的转换时间，导致斜坡信号复位时消耗的功耗大。
传统的双斜坡ADC的双沿计数原理如图3和图4所示，采用双沿双路时钟对相应计数区间进行计数。两路时钟信号频率一高一低，两路时钟信号与总计数区间通过计数控制逻辑单元产生低速计数脉冲和高速计数脉冲。
计数区间的大部分时间用低速时钟进行计数，只有当比较器翻转时刻与低速时钟的下降沿小于一个低速时钟周期时，才改用高速时钟进行计数。这种计数方式类似于用直尺对长度进行测量读取，首先以厘米为单位进行读取，之后以毫米为单位进行读取。与全采用毫米为单位进行读取没有任何精度上的差别，但是读取速度却可以快很多倍。采用高低两路不同频率的时钟进行计数，不能提升模数转换的速度，但是却可以大幅降低计数器的总计数次数，带来功耗的降低。
需要计数的计数区间为计数区间1和计数区间2，计数低速时钟脉冲的计数器一直向上计数。由图3可知，在计数区间1，低速时钟脉冲使能的左侧脉冲少计一段。同理，在计数区间2，低速脉冲使能的右侧多计一段，也就是高速时钟脉冲使能对应的波形，因而高速时钟脉冲需先向上计数再向下计数，由此导致高位计数器需同时具备向上和向下的计数功能。
高速时钟脉冲使能1和高速时钟脉冲使能2分别为高速时钟控制信号被高速时钟的下降沿和上升沿采样的延时信号。由图4可知，高速时钟脉冲使能1的左端到比较器的第一个翻转沿之间少计数一个时钟沿；而高速时钟脉冲使能2可以捕获高速时钟脉冲使能1少计的这一个时钟沿。同理，高速时钟脉冲使能1的最右侧到比较器的第二个翻转沿多计一个时钟沿，而高速时钟脉冲使能2计数准确。
因此，需要额外位计数器对高速时钟脉冲脉冲使能1最左侧少计的时钟沿进行向上计数，对高速时钟脉冲脉冲使能1最右侧多计的时钟沿进行向下计数。基于额外位计数器的计数值，对高速时钟脉冲使能1与高速时钟脉冲使能2进行简单的逻辑处理，得到高速时钟脉冲脉冲使能1最左侧少计的时钟沿以及最右侧多计的时钟沿。这就需要额外位计数器需同时具备向上向下计数的功能。
由于额外位计数器与高位计数器均需要同时具备向上和向下的计数功能，所以增加了计数器的设计复杂度，同时增加了计数器所占的版图面积。
发明内容
本发明旨在克服现有技术存在的缺陷，提出一种双斜坡双沿向上计数模数转换装置及其转换方法，通过斜坡发生器产生斜率绝对值相同、方向相反的两个斜坡信号，减少斜坡信号复位时所需的稳定时间，同时在双斜坡信号的基础上，提供一种采用单沿双时钟且同时只向上计数的计数方式，使计数器只具备向上计数功能，降低计数器的设计复杂度，可极大程度地节约计数器的版图面积。
本发明提供的双斜坡双沿向上计数模数转换装置，包括：斜坡发生器、比较器、高速时钟、低速时钟、数字逻辑电路、高位计数器、低位计数器、额外位计数器和数据处理器；斜坡发生器用于产生斜率绝对值相同且方向相反的第一斜坡信号和第二斜坡信号；将图像传感器输出的像素信号和比较器产生的第一斜坡信号和第二斜坡信号分别作为比较器的两路输入信号，将比较器的输出信号与高速时钟、低速时钟分别送入数字逻辑电路；数字逻辑电路利用低速时钟的下降沿和高速时钟的上升沿分别对第一斜坡信号和第二斜坡信号的局部时间段进行采样得到高位计数使能和低位计数使能，并对高位计数使能与低速时钟进行逻辑与操作得到低速时钟计数脉冲，对低位计数使能与高速时钟进行逻辑与操作得到高速时钟计数脉冲；数字逻辑电路还利用高速时钟的上升沿和下降沿对与低位计数使能同步的高速时钟脉冲控制信号进行采样得到两个额外位计数使能，对两个额外位计数使能进行逻辑与运算得到额外位计数脉冲；高位计数器用于对高速时钟计数脉冲进行向上计数，并将计数值传输至数据处理器；低位计数器用于对低速时钟计数脉冲进行向上计数，并将计数值传输至数据处理器；额外位计数器用于对额外位计数脉冲进行向上计数，并将计数值传输至数据处理器；数据处理器用于根据公式2*(a+Nb)+c计算得到像素信号电压的量化数值；其中，a为高位计数器输出的计数值，b为低位计数器输出的计数值，c为额外位计数器输出的计数值，N为高速时钟的频率与低速时钟的频率之比。
优选地，第一斜坡信号逐渐上升、第二斜坡信号逐渐下降；或者第一斜坡信号逐渐下降、第二斜坡信号逐渐上升。
优选地，比较器包括第一电流源、第二电流源、第一电压源、第二电压源、第一开关、第二开关和电容；其中，第一电流源的一端接入电源，第一电流源的另一端与第二电流源的一端耦接，第二电流源的另一端接地，第一电压源的一端接地，第一电压源的另一端与第一开关的一端耦接，第一开关的另一端耦接于第一电流源与第二电流源之间，第二电压源的一端接地，第二电压源的另一端与第二开关的一端耦接，第二开关的另一端耦接于第一开关与第二电流源之间，电容的耦接于第一开关与第二开关之间，电容的另一端接地。
优选地，在t0时刻，闭合第二开关，将第一电流源与第二电流源之间的电压复位为第二电压源的电压；在t1时刻，断开第二开关和第一电流源同时闭合第二电流源，第二电流源对电容进行放电，电容的电压随时间线性减小，形成第一斜坡信号；在t2时刻，闭合第一开关，将第一电流源与第二电流源之间的电压复位为第一电压源的电压；在t3时刻，断开第一开关和第二电流源同时闭合第一电流源，第一电流源对电容进行充电，电容的电压随时间线性增加，形成第二斜坡信号。
优选地，在t0时刻，闭合第一开关，将第一电流源与第二电流源之间的电压复位为第一电压源的电压；在t1时刻，断开第一开关和第二电流源同时闭合第一电流源，第一电流源对电容进行充电，电容的电压随时间线性增加，形成第一斜坡信号；在t2时刻，闭合第二开关，将第一电流源与第二电流源之间的电压复位为第二电压源的电压；在t3时刻，断开第二开关和第一电流源同时闭合第二电流源，第二电流源对电容进行放电，电容的电压随时间线性减小，形成第二斜坡信号。
优选地，数字逻辑电路利用低速时钟的下降沿分别对第一斜坡信号和第二斜坡信号在比较器的翻转时刻到斜坡信号结束时刻之间的时间段进行采样得到高位计数使能；数字逻辑电路还利用高速时钟的上升沿分别对第一斜坡信号和第二斜坡信号在比较器的翻转点到高位计数使能之间的时间段进行采样得到低位计数使能。
本发明提供的双斜坡双沿向上计数模数转换方法，包括如下步骤：
S1、将斜坡发生器产生的斜率绝对值相同且方向相反的第一斜坡信号和第二斜坡信号输入到比较器的一个输入端，将图像传感器输出的像素信号输入到比较器的另一个输入端；
S2、将比较器的输出信号与高速时钟、低速时钟分别送入数字逻辑电路，数字逻辑电路利用低速时钟的下降沿和高速时钟的上升沿分别对第一斜坡信号和第二斜坡信号的局部时间段进行采样得到高位计数使能和低位计数使能；数字逻辑电路还利用高速时钟的上升沿和下降沿对与低位计数使能同步的高速时钟脉冲控制信号进行采样得到两个额外位计数使能；
S3、通过数字逻辑电路对高位计数使能与低速时钟进行逻辑与操作得到低速时钟计数脉冲，对低位计数使能与高速时钟进行逻辑与操作得到高速时钟计数脉冲，以及对两个额外位计数使能进行逻辑与运算得到额外位计数脉冲；
S4、采用高位计数器对高速时钟计数脉冲进行向上计数，并将计数值传输至数据处理器；采用低位计数器对低速时钟计数脉冲进行向上计数，并将计数值传输至数据处理器；采用额外位计数器对额外位计数脉冲进行向上计数，并将计数值传输至数据处理器；
S5、数据处理器根据公式2*(a+Nb)+c计算得到像素信号电压的量化数值；其中，a为高位计数器输出的计数值，b为低位计数器输出的计数值，c为额外位计数器输出的计数值，N为高速时钟的频率与低速时钟的频率之比。
优选地，第一斜坡信号逐渐上升、第二斜坡信号逐渐下降；或者第一斜坡信号逐渐下降、第二斜坡信号逐渐上升。
优选地，比较器包括第一电流源、第二电流源、第一电压源、第二电压源、第一开关、第二开关和电容；其中，第一电流源的一端接入电源，第一电流源的另一端与第二电流源的一端耦接，第二电流源的另一端接地，第一电压源的一端接地，第一电压源的另一端与第一开关的一端耦接，第一开关的另一端耦接于第一电流源与第二电流源之间，第二电压源的一端接地，第二电压源的另一端与第二开关的一端耦接，第二开关的另一端耦接于第一开关与第二电流源之间，电容的耦接于第一开关与第二开关之间，电容的另一端接地；在t0时刻，闭合第二开关，将第一电流源与第二电流源之间的电压复位为第二电压源的电压；在t1时刻，断开第二开关和第一电流源同时闭合第二电流源，第二电流源对电容进行放电，电容的电压随时间线性减小，形成第一斜坡信号；在t2时刻，闭合第一开关，将第一电流源与第二电流源之间的电压复位为第一电压源的电压；在t3时刻，断开第一开关和第二电流源同时闭合第一电流源，第一电流源对电容进行充电，电容的电压随时间线性增加，形成第二斜坡信号。
优选地，比较器包括第一电流源、第二电流源、第一电压源、第二电压源、第一开关、第二开关和电容；其中，第一电流源的一端接入电源，第一电流源的另一端与第二电流源的一端耦接，第二电流源的另一端接地，第一电压源的一端接地，第一电压源的另一端与第一开关的一端耦接，第一开关的另一端耦接于第一电流源与第二电流源之间，第二电压源的一端接地，第二电压源的另一端与第二开关的一端耦接，第二开关的另一端耦接于第一开关与第二电流源之间，电容的耦接于第一开关与第二开关之间，电容的另一端接地；在t0时刻，闭合第一开关，将第一电流源与第二电流源之间的电压复位为第一电压源的电压；在t1时刻，断开第一开关和第二电流源同时闭合第一电流源，第一电流源对电容进行充电，电容的电压随时间线性增加，形成第一斜坡信号；在t2时刻，闭合第二开关，将第一电流源与第二电流源之间的电压复位为第二电压源的电压；在t3时刻，断开第二开关和第一电流源同时闭合第二电流源，第二电流源对电容进行放电，电容的电压随时间线性减小，形成第二斜坡信号。
优选地，在步骤S2中，数字逻辑电路利用低速时钟的下降沿分别对第一斜坡信号和第二斜坡信号在比较器的翻转时刻到斜坡信号结束时刻之间的时间段进行采样得到高位计数使能；数字逻辑电路利用高速时钟的上升沿分别对第一斜坡信号和第二斜坡信号在比较器的翻转点到高位计数使能之间的时间段进行采样得到低位计数使能。
优选地，高速时钟脉冲控制信号包括对应于第一斜坡信号的高速时钟脉冲第一控制信号和对应于第二斜坡信号的高速时钟脉冲第二控制信号；在步骤S2中，数字逻辑电路利用高速时钟的上升沿和下降沿对高速时钟脉冲第一控制信号进行采样得到第一额外位计数使能和第二额外位计数使能，以及利用高速时钟的上升沿和下降沿对高速时钟脉冲第二控制信号进行采样得到第三额外位计数使能和第四额外位计数使能；在步骤S3中，数字逻辑电路对第一额外位计数使能和第二额外位计数使能进行逻辑与运算得到第一额外位计数脉冲，以及对第三高速时钟脉冲使能和第四高速时钟脉冲使能进行逻辑与运算得到第二额外位计数脉冲；在步骤S4中，采用额外位计数器分别对第一额外位计数脉冲和第二额外位计数脉冲进行向上计数。
与现有技术相比，本发明能够取得以下技术效果：
1、与斜率一致、方向相同的双斜坡信号相比，本发明采用的斜率绝对值相同、方向相反的双斜坡信号可加快斜坡信号的稳定时间，从而在一定程度上减少双斜坡ADC转换所需的时间，同时降低斜坡发生器复位时所需的功耗。
2、本发明采用单沿双时钟且同时只向上计数的计数方式，使高位计数器、额外位计数器只需具备向上计数的功能，与需同时具备向上、向下计数的双沿双时钟计数器相比，降低计数器的设计复杂度，可极大程度地节约计数器的版图面积。
附图说明
图1是传统的双斜坡ADC的斜坡信号示意图；
图2是传统的双斜坡ADC的理想双斜坡信号与实际双斜坡信号的示意图；
图3和图4是传统的双斜坡ADC的双沿计数的原理示意图；
图5是根据本发明一个实施例的双斜坡双沿向上计数模数转换装置的架构示意图；
图6是根据本发明一个实施例的斜坡发生器的结构示意图；
图7是根据本发明一个实施例的斜坡发生器产生的先上后下的双斜坡信号的波形示意图；
图8是根据本发明一个实施例的斜坡发生器产生的先下后上的双斜坡信号的波形示意图；
图9是根据本发明一个实施例的先下后上的双斜坡信号与传统的双斜坡信号的波形对比结果示意图；
图10是根据本发明一个实施例的双斜坡信号计数时间段的原理示意图；
图11是根据本发明一个实施例的先上后下的双斜坡信号的计数方式的时序示意图；
图12是根据本发明一个实施例的先上后下的双沿计数方式的时序示意图；
图13是根据本发明一个实施例的先下后上的双斜坡信号的计数方式的时序示意图。
具体实施方式
为了使本发明的目的、技术方案及优点更加清楚明白，以下结合附图及具体实施例，对本发明进行进一步详细说明。应当理解，此处所描述的具体实施例仅用以解释本发明，而不构成对本发明的限制。
图5示出了根据本发明一个实施例的双斜坡双沿向上计数模数转换装置的整体架构。
如图5所示，本发明实施例提供的双斜坡双沿向上计数模数转换装置包括：斜坡发生器、比较器、高速时钟、低速时钟、数字逻辑电路、高位计数器、低位计数器、额外位计数器和数据处理器；斜坡发生器用于产生斜率绝对值相同且方向相反的两个斜坡信号；将斜坡发生器产生的两个斜坡信号作为比较器的一路输入信号，输入到比较器的一个输入端，将图像传感器输出的像素信号作为比较器的另一路输入信号，输入到比较器的另一个输入端；比较器的输出信号与高速时钟、低速时钟分别送入数字逻辑电路。
数字逻辑电路利用低速时钟的下降沿分别对两个斜坡信号在比较器的翻转时刻到斜坡信号结束时刻之间的时间段进行采样得到高位计数使能，对高位计数使能与低速时钟进行逻辑与操作得到低速时钟计数脉冲。
数字逻辑电路还利用高速时钟的上升沿分别对两个斜坡信号在比较器的翻转点到高位计数使能之间的时间段进行采样得到低位计数使能，对低位计数使能与高速时钟进行逻辑与操作得到高速时钟计数脉冲。
数字逻辑电路还利用高速时钟的上升沿和下降沿对与低位计数使能同步的高速时钟脉冲控制信号进行采样得到两个额外位计数使能，对两个额外位计数使能进行逻辑与运算得到额外位计数脉冲。
高位计数器用于对高速时钟计数脉冲进行向上计数，并将计数值传输至数据处理器。
低位计数器用于对低速时钟计数脉冲进行向上计数，并将计数值传输至数据处理器。
额外位计数器用于对所述额外位计数脉冲进行向上计数，
数据处理器用于根据公式2*(a+Nb)+c计算得到像素信号电压的量化数值；其中，a为高位计数器输出的计数值，b为低位计数器输出的计数值，c为额外位计数器输出的计数值，N为高速时钟的频率与低速时钟的频率之比。
本发明的重点在于斜坡发生器的结构，通过斜坡发生器产生斜率绝对值相同且方向相反的两个斜坡信号。
图6示出了根据本发明一个实施例的斜坡发生器的结构。
如图6所示，斜坡发生器包括第一电流源Q1、第二电流源Q2、第一电压源U1、第二电压源U2、第一开关S1、第二开关S2和电容C；其中，第一电流源Q1以及第二电流源Q2的电流大小相等均设为I，第一电压源U1的电压为V0，第二电压源U2的电压为V2，第一电流源Q1的一端接入电源，第一电流源Q1的另一端与第二电流源Q2的一端耦接，第二电流源Q2的另一端接地，第一电压源U1的一端接地，第一电压源U1的另一端与第一开关S1的一端耦接，第一开关S1的另一端耦接于第一电流源Q1与第二电流源Q2之间，第二电压源U2的一端接地，第二电压源U2的另一端与第二开关S2的一端耦接，第二开关S2的另一端耦接于第一开关S1与第二电流源Q2之间，电容C的耦接于第一开关S1与第一电流源Q1的节点及第二开关S2与第二电流源Q2的节点之间，电容C的另一端接地。
通过对第一电流源Q1、第二电流源Q2、第一开关S1、第二开关S2的控制，能够产生两种双斜坡信号，第一种是先上升后下降的双斜坡信号(即第一个斜坡信号的方向向上，第二个斜坡信号的方向向下)，第二种是先下降后上升的双斜坡信号(即第一个斜坡信号的方向向下，第二个斜坡信号的方向向上)。
图7示出了根据本发明一个实施例的斜坡发生器产生的先上后下的双斜坡信号的波形。
如图7所示，先上后下的双斜坡信号是指第一个斜坡信号的方向向上，第二个斜坡信号的方向向下，先上后下的双斜坡信号的产生原理如下：
在t1时刻，闭合第一开关S1，第一电流源Q1与第二电流源Q2之间的电压Vramp复位为第一电压源U1的V0；在t2时刻，断开第一开关S1和第二电流源Q2同时闭合第一电流源Q1，第一电流源Q1对电容C进行充电至t3时刻，电容C的电压随充电时间线性增加，形成第一斜坡信号。
此时的Vramp用公式描述为：Vramp＝V0+M·I·(t3-t2)；其中，V0表示第一斜坡信号的初始电压，I表示电容C的充电电流，M代表电容C的积分电容值，(t3-t2)代表电容C的积分时间。
在t3时刻，闭合第二开关S2，将Vramp复位为第二电压源U2的电压V2；在t4时刻，断开第二开关S2和第一电流源Q1同时闭合第二电流源Q2，第二电流源Q2对电容C进行放电至t5时刻，电容C的电压随放电时间线性减小，形成第二斜坡信号。
此时的Vramp用公式描述为：Vramp＝V2+M·I·(t5-t4)；其中，V2表示第二斜坡信号的初始电压，I表示第二电流源Q2的放电电流，M代表电容C的积分电容值，(t5-t4)代表电容C的积分时间。
图8示出了根据本发明一个实施例的斜坡发生器产生的先下后上的双斜坡信号的波形。
如图8所示，先下后上的双斜坡信号的产生原理如下：
在t1时刻，闭合第二开关S2，将Vramp复位为第二电压源U2的电压V2；在t2时刻，断开第二开关S2和第一电流源Q1同时闭合第二电流源Q2，第二电流源Q2对电容C进行放电至t3时刻，电容C的电压随放电时间线性减小，形成第一斜坡信号。
此时的Vramp用公式描述为：Vramp＝V2-M·I·(t3-t2)；其中，V2表示第一斜坡信号的初始电压，I表示第二电流源Q2的放电电流，M代表电容C的积分电容值，(t2-t1)代表电容C的积分时间。
在t3时刻，闭合第一开关S1，将Vramp复位为第一电压源U1的电压V0；在t4时刻，断开第一开关S1和第二电流源Q2同时闭合第一电流源Q1，第一电流源Q1对电容C进行充电，电容C的电压随充电时间线性增加，形成第二斜坡信号。
此时的Vramp用公式描述为：Vramp＝V0+M·I·(t5-t4)；其中，V0表示第二斜坡信号的初始电压，I表示电容C的充电电流，M代表电容C的积分电容值，(t5-t4)代表电容C的积分时间。
上述两种双斜坡信号为理想的双斜坡信号，但实际产生的双斜坡信号也需要一定的稳定时间，
与传统的双斜坡信号相比，利用本发明提供的斜坡发生器所产生的双斜坡信号的优势在于缩短了复位时的稳定时间。
图9示出了根据本发明一个实施例的先下后上的双斜坡信号与传统的双斜坡信号的波形对比结果。
如图9所示，本发明以先下降后上升的双斜坡信号为例，与传统的双斜坡信号的波形进行对比，先上升后下降的双斜坡信号同理可知。
图9中的(a)为传统的理想双斜坡信号，图9中的(b)为传统的实际双斜坡信号，电压从V1到V0所需的稳定时间T1，电压从V2到V0所需的稳定时间T2，两个斜坡信号所需的稳定时间为T1+T2。
图9中的(c)为本发明的理想双斜坡信号，图9中的(d)为本发明的实际双斜坡信号，电压从V1到V2所需的时间T为稳定时间。
对比(b)与(d)，在其他条件(斜坡斜率及摆幅等)相同时，不难发现T<T1+T2，也就是说，采用本发明的双斜坡信号可以减小信号复位时的稳定时间，从而减少双斜坡ADC的转换时间，降低斜坡发生器复位时所需的功耗。
图10示出了根据本发明一个实施例的双斜坡信号计数时间段的原理。
如图10所示，图10中的(a)为先下后上的双斜坡信号，图10中的(b)为先上后下的双斜坡信号。两种双斜坡信号实现相关双采样需要对像素的复位电压和信号电压进行差值运算，也就是(VSIG-VRST)的值，(VSIG-VRST)对应的计数时间段为(t6-t5)-(t2-t1)，整理可得：
(t6-t5)-(t2-t1)＝(t6-t5)-[(t3-t1)-(t2-t1)]＝(t6-t5)+(t3-t2)-(t3-t1)。
其中，(t3-t1)对应的时间段为已知量，可通过数字逻辑电路处理获得。需要计数的时间段为(t6-t5)+(t3-t2)，即从比较器的第一个翻转沿至第一斜坡信号的结束时刻加上从比较器的第二个翻转沿至第二斜坡信号的结束时刻。
图11出了根据本发明一个实施例的先上后下的双斜坡信号的计数方式的时序。
如图11示，数字逻辑电路利用低速时钟的下降沿分别对第一斜坡信号和第二斜坡信号在比较器的翻转时刻到斜坡信号结束时刻之间的时间段进行采样得到低速时钟脉冲使能(即高位计数使能)，对低速时钟脉冲使能与低速时钟进行逻辑与操作得到低速时钟计数脉冲。将低速时钟计数脉冲送入低位计数器，通过低位计数器对低速时钟计数脉冲进行向上计数。
数字逻辑电路还利用高速时钟的上升沿分别对第一斜坡信号和第二斜坡信号在比较器的翻转点到高位计数使能之间的时间段进行采样得到高速时钟脉冲使能(即低位计数使能)，对高速时钟脉冲使能与高速时钟进行逻辑与操作得到高速时钟计数脉冲。将高速时钟计数脉冲送入高位计数器，通过高位计数器对高速时钟计数脉冲进行向上计数。
从图11中可以看出，第一斜坡信号需要计数的计数区间为计数区间1，第二斜坡信号需要计数的计数区间为计数区间2。对于计数区间1，低速时钟脉冲使能的第一个脉冲信号左侧少计一段，因而需要加上这一段，这一段采用的是高速时钟进行向上计数。同理，对于计数区间2，低速时钟脉冲使能的第二个脉冲信号左侧同样少计一段，这一段同样采用高速时钟向上计数，因而高速时钟只需向上计数。
相比图3所示的传统的双斜坡ADC的单沿计数方式，本发明中的高位计数器只需具备向上计数功能，而不需具备向下计数功能，以降低高位计数器的设计复杂度，可极大程度地节约高位计数器的版图面积。
图12示出了根据本发明一个实施例的先上后下的双沿计数方式的时序。
如图12所示，数字逻辑电路还利用高速时钟的上升沿和下降沿对高速时钟脉冲控制信号进行采样得到额外位计数使能1和额外位计数使能2，对额外位计数使能1和额外位计数使能2进行逻辑与运算得到额外位计数脉冲，将额外位计数脉冲送入额外位计数器，通过额外位计数器对额外位计数脉冲进行向上计数。
高速时钟脉冲控制信号与低位计数使能相同步，高速时钟脉冲控制信号实际为两个斜坡信号(第一斜坡信号和第二斜坡信号)与低速脉冲使能的差值，对应于计数区间1和2少计的那一段。
由于额外位计数使能1的第一个脉冲的最左侧到比较器的第一个翻转沿(即第一斜坡信号的翻转沿)之间少计数一个时钟沿；而额外位计数使能2可以捕获额外位计数使能1少计的这一个时钟沿。同理，额外位计数使能1的第二个脉冲的最左侧到比较器的第二个翻转沿(即第二斜坡信号的翻转沿)同样少计一个时钟沿，而额外位计数使能2恰好可以捕获这一时钟沿。
所以对额外位计数使能1和额外位计数使能2进行逻辑与运算得到额外位计数脉冲，通过额外位计数器对额外位计数脉冲进行向上计数，补偿额外位计数使能1的第一个脉冲以及第二个脉冲最左侧少计的时钟沿数。因而额外位计数器只需具备向上计数功能。由于额外位计数器不需具备向下计数功能，从而降低额外位计数器的设计复杂度，可极大程度地节约额外位计数器的版图面积。
图13示出了根据本发明一个实施例的先下后上的双斜坡信号的计数方式的时序。
如图13所示，与先上后下的双斜坡信号一样，先下后上的双斜坡信号的两个计数区间为计数区间1(对应第一斜坡信号需要计数的计数区间)和计数区间2(对应第二斜坡信号需要计数的计数区间)，低速时钟脉冲使能的第一个脉冲信号左侧少计一段，因而需要加上这一段，这一段采用的是高速时钟进行向上计数。同理，对于计数区间2，低速时钟脉冲使能的第二个脉冲信号左侧同样少计一段，这一段同样采用高速时钟向上计数，因而高速时钟只需向上计数。
对于先下后的上双斜坡信号，高位计数器同样只需具备向上计数功能，而不需具备向下计数功能，相比传统的双斜坡ADC的单沿计数方式，可以降低高位计数器的设计复杂度，极大程度地节约高位计数器的版图面积。
先下后上的双沿计数方式的时序与先上后下的双沿计数方式的时序相同，参考图12，对于先下后的上双斜坡信号，同样需要通过额外位计数器对额外位计数脉冲进行向上计数，补偿额外位计数使能1的第一个脉冲以及第二个脉冲最左侧少计的时钟沿数。额外位计数器只需具备向上计数功能。由于额外位计数器不需具备向下计数功能，从而降低额外位计数器的设计复杂度，可极大程度地节约额外位计数器的版图面积。
将高位计数器输出的计数值、低位计数器输出的计数值和额外位计数器输出端的计数值分别传输至数据处理器，数据处理器用于根据公式2*(a+Nb)+c计算得到像素信号电压的量化数值；其中，a为高位计数器输出的计数值，b为低位计数器输出的计数值，c为额外位计数器输出的计数值，N为高速时钟的频率与低速时钟的频率之比(即高速时钟频率是低速时钟频率的N倍)。
上述内容详细说明了本发明提供的双斜坡双沿向上计数模数转换装置的结构及模数转换工作原理，与该转换装置相对应，本发明还提供一种利用该转换装置实现的模数转换方法。
本发明实施例提供的双斜坡双沿向上计数模数转换方法，包括如下步骤：
S1、将斜坡发生器产生的斜率绝对值相同且方向相反的第一斜坡信号和第二斜坡信号输入到比较器的一个输入端，将图像传感器输出的像素信号输入到比较器的另一个输入端。
斜坡发生器的结构及产生的双斜坡信号原理参考上述转换装置中的相关描述及图6-图8。
斜率绝对值相同且方向相反的双斜坡信号与传统的双斜坡信号的对比结果如图9所示，相比传统的双斜坡信号，斜率绝对值相同且方向相反的双斜坡信号能够加快斜坡信号的稳定时间，从而在一定程度上减少双斜坡ADC转换所需的时间。
S2、将比较器的输出信号与高速时钟、低速时钟分别送入数字逻辑电路，数字逻辑电路利用低速时钟的下降沿和高速时钟的上升沿分别对第一斜坡信号和第二斜坡信号的局部时间段进行采样得到高位计数使能和低位计数使能；数字逻辑电路还利用高速时钟的上升沿和下降沿对与低位计数使能同步的高速时钟脉冲控制信号进行采样得到两个额外位计数使能。
数字逻辑电路利用低速时钟的下降沿分别对第一斜坡信号和第二斜坡信号在比较器的翻转时刻到斜坡信号结束时刻之间的时间段进行采样得到高位计数使能。
数字逻辑电路利用高速时钟的上升沿分别对第一斜坡信号和第二斜坡信号在比较器的翻转点到高位计数使能之间的时间段进行采样得到低位计数使能。
高速时钟脉冲控制信号实际为两个斜坡信号(第一斜坡信号和第二斜坡信号)与低速脉冲使能的差值，对应于计数区间1和2少计的那一段。
S3、通过数字逻辑电路对高位计数使能与低速时钟进行逻辑与操作得到低速时钟计数脉冲，对低位计数使能与高速时钟进行逻辑与操作得到高速时钟计数脉冲，以及对两个额外位计数使能进行逻辑与运算得到额外位计数脉冲。
S4、采用高位计数器对高速时钟计数脉冲进行向上计数，并将计数值传输至数据处理器；采用低位计数器对低速时钟计数脉冲进行向上计数，并将计数值传输至数据处理器；采用额外位计数器对额外位计数脉冲进行向上计数，并将计数值传输至数据处理器。
斜率绝对值相同且方向相反的双斜坡信号的双沿计数原理如图10-图12所示，相比传统的双斜坡计数方式，本发明中的高位计数器和额外位计数器只需具备向上计数功能，而不需具备向下计数功能，因此能够降低高位计数器和额外位计数器的设计复杂度，可极大程度地节约额外位计数器的版图面积。
S5、数据处理器根据公式2*(a+Nb)+c计算得到像素信号电压的量化数值；其中，a为高位计数器输出的计数值，b为低位计数器输出的计数值，c为额外位计数器输出的计数值，N为高速时钟的频率与低速时钟的频率之比。
在本说明书的描述中，参考术语“一个实施例”、“一些实施例”、“示例”、“具体示例”、或“一些示例”等的描述意指结合该实施例或示例描述的具体特征、结构、材料或者特点包含于本发明的至少一个实施例或示例中。在本说明书中，对上述术语的示意性表述不必须针对的是相同的实施例或示例。而且，描述的具体特征、结构、材料或者特点可以在任一个或多个实施例或示例中以合适的方式结合。此外，在不相互矛盾的情况下，本领域的技术人员可以将本说明书中描述的不同实施例或示例以及不同实施例或示例的特征进行结合和组合。
尽管上面已经示出和描述了本发明的实施例，可以理解的是，上述实施例是示例性的，不能理解为对本发明的限制，本领域的普通技术人员在本发明的范围内可以对上述实施例进行变化、修改、替换和变型。
以上本发明的具体实施方式，并不构成对本发明保护范围的限定。任何根据本发明的技术构思所作出的各种其他相应的改变与变形，均应包含在本发明权利要求的保护范围内。

Claims (11)

1.一种双斜坡双沿向上计数模数转换装置，其特征在于，包括斜坡发生器、比较器、高速时钟、低速时钟、数字逻辑电路、高位计数器、低位计数器、额外位计数器和数据处理器；
所述斜坡发生器用于产生斜率绝对值相同且方向相反的第一斜坡信号和第二斜坡信号；将图像传感器输出的像素信号和所述比较器产生的第一斜坡信号和第二斜坡信号分别作为所述比较器的两路输入信号，将所述比较器的输出信号与所述高速时钟、所述低速时钟分别送入所述数字逻辑电路；
所述数字逻辑电路利用所述低速时钟的下降沿和所述高速时钟的上升沿分别对所述第一斜坡信号和所述第二斜坡信号的局部时间段进行采样得到高位计数使能和低位计数使能，并对所述高位计数使能与所述低速时钟进行逻辑与操作得到低速时钟计数脉冲，对所述低位计数使能与所述高速时钟进行逻辑与操作得到高速时钟计数脉冲；
所述数字逻辑电路还利用所述高速时钟的上升沿和下降沿对与所述低位计数使能同步的高速时钟脉冲控制信号进行采样得到两个额外位计数使能，对两个额外位计数使能进行逻辑与运算得到额外位计数脉冲；
所述高位计数器用于对所述高速时钟计数脉冲进行向上计数，并将计数值传输至所述数据处理器；
所述低位计数器用于对所述低速时钟计数脉冲进行向上计数，并将计数值传输至所述数据处理器；
所述额外位计数器用于对所述额外位计数脉冲进行向上计数，并将计数值传输至所述数据处理器；
所述数据处理器用于根据公式2*(a+Nb)+c计算得到像素信号电压的量化数值；其中，a为所述高位计数器输出的计数值，b为所述低位计数器输出的计数值，c为所述额外位计数器输出的计数值，N为所述高速时钟的频率与所述低速时钟的频率之比。
2.如权利要求1所述的双斜坡双沿向上计数模数转换装置，其特征在于，所述第一斜坡信号逐渐上升、所述第二斜坡信号逐渐下降；或者所述第一斜坡信号逐渐下降、所述第二斜坡信号逐渐上升。
3.如权利要求2所述的双斜坡双沿向上计数模数转换装置，其特征在于，所述比较器包括第一电流源、第二电流源、第一电压源、第二电压源、第一开关、第二开关和电容；其中，所述第一电流源的一端接入电源，所述第一电流源的另一端与所述第二电流源的一端耦接，所述第二电流源的另一端接地，所述第一电压源的一端接地，所述第一电压源的另一端与所述第一开关的一端耦接，所述第一开关的另一端耦接于所述第一电流源与所述第二电流源之间，所述第二电压源的一端接地，所述第二电压源的另一端与所述第二开关的一端耦接，所述第二开关的另一端耦接于所述第一开关与所述第二电流源之间，所述电容的耦接于所述第一开关与所述第二开关之间，所述电容的另一端接地。
4.如权利要求3所述的双斜坡双沿向上计数模数转换装置，其特征在于，在t0时刻，闭合所述第二开关，将所述第一电流源与所述第二电流源之间的电压复位为所述第二电压源的电压；在t1时刻，断开所述第二开关和所述第一电流源同时闭合所述第二电流源，所述第二电流源对所述电容进行放电，所述电容的电压随时间线性减小，形成所述第一斜坡信号；
在t2时刻，闭合所述第一开关，将所述第一电流源与所述第二电流源之间的电压复位为所述第一电压源的电压；在t3时刻，断开所述第一开关和所述第二电流源同时闭合所述第一电流源，所述第一电流源对所述电容进行充电，所述电容的电压随时间线性增加，形成所述第二斜坡信号。
5.如权利要求3所述的双斜坡双沿向上计数模数转换装置，其特征在于，在t0时刻，闭合所述第一开关，将所述第一电流源与所述第二电流源之间的电压复位为所述第一电压源的电压；在t1时刻，断开所述第一开关和所述第二电流源同时闭合所述第一电流源，所述第一电流源所述对电容进行充电，所述电容的电压随时间线性增加，形成所述第一斜坡信号；
在t2时刻，闭合所述第二开关，将所述第一电流源与所述第二电流源之间的电压复位为所述第二电压源的电压；在t3时刻，断开所述第二开关和所述第一电流源同时闭合所述第二电流源，所述第二电流源对所述电容进行放电，所述电容的电压随时间线性减小，形成所述第二斜坡信号。
6.如权利要求1所述的双斜坡双沿向上计数模数转换装置，其特征在于，所述数字逻辑电路利用所述低速时钟的下降沿分别对所述第一斜坡信号和所述第二斜坡信号在所述比较器的翻转时刻到斜坡信号结束时刻之间的时间段进行采样得到高位计数使能；
所述数字逻辑电路还利用所述高速时钟的上升沿分别对所述第一斜坡信号和所述第二斜坡信号在所述比较器的翻转点到所述高位计数使能之间的时间段进行采样得到低位计数使能。
7.一种双斜坡双沿向上计数模数转换方法，其特征在于，包括如下步骤：
S1、将斜坡发生器产生的斜率绝对值相同且方向相反的第一斜坡信号和第二斜坡信号输入到比较器的一个输入端，将图像传感器输出的像素信号输入到所述比较器的另一个输入端；
S2、将所述比较器的输出信号与高速时钟、低速时钟分别送入数字逻辑电路，所述数字逻辑电路利用所述低速时钟的下降沿和所述高速时钟的上升沿分别对所述第一斜坡信号和所述第二斜坡信号的局部时间段进行采样得到高位计数使能和低位计数使能；所述数字逻辑电路还利用所述高速时钟的上升沿和下降沿对与所述低位计数使能同步的高速时钟脉冲控制信号进行采样得到两个额外位计数使能；
S3、通过所述数字逻辑电路对所述高位计数使能与所述低速时钟进行逻辑与操作得到低速时钟计数脉冲，对所述低位计数使能与所述高速时钟进行逻辑与操作得到高速时钟计数脉冲，以及对两个额外位计数使能进行逻辑与运算得到额外位计数脉冲；
S4、采用高位计数器对所述高速时钟计数脉冲进行向上计数，并将计数值传输至数据处理器；采用低位计数器对所述低速时钟计数脉冲进行向上计数，并将计数值传输至所述数据处理器；采用额外位计数器对所述额外位计数脉冲进行向上计数，并将计数值传输至数据处理器；
S5、所述数据处理器根据公式2*(a+Nb)+c计算得到像素信号电压的量化数值；其中，a为所述高位计数器输出的计数值，b为所述低位计数器输出的计数值，c为所述额外位计数器输出的计数值，N为所述高速时钟的频率与所述低速时钟的频率之比。
8.如权利要求7所述的双斜坡双沿向上计数模数转换方法，其特征在于，所述第一斜坡信号逐渐上升、所述第二斜坡信号逐渐下降；或者所述第一斜坡信号逐渐下降、所述第二斜坡信号逐渐上升。
9.如权利要求8所述的双斜坡双沿向上计数模数转换方法，其特征在于，所述比较器包括第一电流源、第二电流源、第一电压源、第二电压源、第一开关、第二开关和电容；其中，所述第一电流源的一端接入电源，所述第一电流源的另一端与所述第二电流源的一端耦接，所述第二电流源的另一端接地，所述第一电压源的一端接地，所述第一电压源的另一端与所述第一开关的一端耦接，所述第一开关的另一端耦接于所述第一电流源与所述第二电流源之间，所述第二电压源的一端接地，所述第二电压源的另一端与所述第二开关的一端耦接，所述第二开关的另一端耦接于所述第一开关与所述第二电流源之间，所述电容的耦接于所述第一开关与所述第二开关之间，所述电容的另一端接地；
在t0时刻，闭合所述第二开关，将所述第一电流源与所述第二电流源之间的电压复位为所述第二电压源的电压；在t1时刻，断开所述第二开关和所述第一电流源同时闭合所述第二电流源，所述第二电流源对所述电容进行放电，所述电容的电压随时间线性减小，形成所述第一斜坡信号；
在t2时刻，闭合所述第一开关，将所述第一电流源与所述第二电流源之间的电压复位为所述第一电压源的电压；在t3时刻，断开所述第一开关和所述第二电流源同时闭合所述第一电流源，所述第一电流源对所述电容进行充电，所述电容的电压随时间线性增加，形成所述第二斜坡信号。
10.如权利要求8所述的双斜坡双沿向上计数模数转换方法，其特征在于，所述比较器包括第一电流源、第二电流源、第一电压源、第二电压源、第一开关、第二开关和电容；其中，所述第一电流源的一端接入所述电源，所述第一电流源的另一端与所述第二电流源的一端耦接，所述第二电流源的另一端接地，所述第一电压源的一端接地，所述第一电压源的另一端与所述第一开关的一端耦接，所述第一开关的另一端耦接于所述第一电流源与所述第二电流源之间，所述第二电压源的一端接地，所述第二电压源的另一端与所述第二开关的一端耦接，所述第二开关的另一端耦接于所述第一开关与所述第二电流源之间，所述电容的耦接于所述第一开关与所述第二开关之间，所述电容的另一端接地；
在t0时刻，闭合所述第一开关，将所述第一电流源与所述第二电流源之间的电压复位为所述第一电压源的电压；在t1时刻，断开所述第一开关和所述第二电流源同时闭合所述第一电流源，所述第一电流源所述对电容进行充电，所述电容的电压随时间线性增加，形成所述第一斜坡信号；
在t2时刻，闭合所述第二开关，将所述第一电流源与所述第二电流源之间的电压复位为所述第二电压源的电压；在t3时刻，断开所述第二开关和所述第一电流源同时闭合所述第二电流源，所述第二电流源对所述电容进行放电，所述电容的电压随时间线性减小，形成所述第二斜坡信号。
11.如权利要求8所述的双斜坡双沿向上计数模数转换方法，其特征在于，在步骤S2中，所述数字逻辑电路利用所述低速时钟的下降沿分别对所述第一斜坡信号和所述第二斜坡信号在所述比较器的翻转时刻到斜坡信号结束时刻之间的时间段进行采样得到高位计数使能；
所述数字逻辑电路利用所述高速时钟的上升沿分别对所述第一斜坡信号和所述第二斜坡信号在所述比较器的翻转点到所述高位计数使能之间的时间段进行采样得到低位计数使能。
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