KR101140962B1 - 낮은 듀티 사이클 신호를 프로세싱하기 위해 상대적으로 빠른 방식으로 신호 프로세싱 디바이스를 인에이블시키는 시스템 및 방법 - Google Patents

낮은 듀티 사이클 신호를 프로세싱하기 위해 상대적으로 빠른 방식으로 신호 프로세싱 디바이스를 인에이블시키는 시스템 및 방법 Download PDF

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Abstract

낮은 듀티 사이클 애플리케이션들에 대한 수신기의 전력 효율성을 향상시키는 시스템 및 방법. 일 양상에서, 수신기는 필요시 인입 신호를 증폭시키기 위해 상대적으로 신속한 방식으로 인에이블되고, 이후 낮은 전력 소비 모드로 저잡음 증폭기(LNA)를 세팅하기 위해 디스에이블될 수 있는 LNA를 포함한다. 특히, LNA는 한 쌍의 상보적 디바이스들 및 신속하게 상기 상보적 디바이스들로 하여금 실질적으로 동일한 전류를 도통시키게 하도록 적응되는 인에이블 회로를 포함한다. 또다른 양상에서, LNA에 대한 현재 바이어스 전압을 설정하기 위해 이전 동작으로부터의 잔여 전압을 사용하는 바이어스 전압 생성 장치가 제공된다. 특히, 상기 장치는 고정된 커패시터에 인가되는 잔여 전압에 기초한 커패시턴스로 조정가능한 커패시터를 튜닝하고, 바이어스 전압을 설정하기 위해 커패시터들을 함께 커플링하도록 적응되는 제어기를 포함한다.

Description

낮은 듀티 사이클 신호를 프로세싱하기 위해 상대적으로 빠른 방식으로 신호 프로세싱 디바이스를 인에이블시키는 시스템 및 방법{SYSTEM AND METHOD OF ENABLING A SIGNAL PROCESSING DEVICE IN A RELATIVELY FAST MANNER TO PROCESS A LOW DUTY CYCLE SIGNAL}
본 발명은 일반적으로는 통신 시스템들에 관한 것이고, 더 구체적으로는 낮은 듀티 사이클 애플리케이션을 위한 수신기의 전력 효율성을 개선시키는 방법 및 시스템에 관한 것이다.
제한된 전원, 예를 들어, 배터리로 동작하는 통신 디바이스들은 통상적으로 의도된 기능을 제공하면서 상대적으로 작은 전력량을 소모하기 위한 기법들을 사용한다. 많아지고 있는 한가지 기법은 펄스 변조 기법들을 사용하여 신호들을 수신하는 것에 관한 것이다. 이 기법은 일반적으로 낮은 듀티 사이클 펄스들을 사용하여 정보를 수신하는 것 및 상기 펄스들을 수신하지 않는 시간들 동안 저전력 모드로 동작하는 것을 포함한다. 따라서, 이들 디바이스들에서, 전력 효율성은 수신기를 계속 동작시키는 통신 디바이스들보다 통상적으로 더 양호하다.
이러한 타입의 수신 기법이 효과적이므로, 상기 수신기를 형성하는 디바이스들 중 하나 이상은 그것이 인입하는 낮은 듀티 사이클 펄스들을 효과적으로 프로세싱할 수 있도록 충분한 동작 상태로 그리고 신속하게 인에이블되어야 한다. 이는 수신기로 하여금 더 긴 시간 기간 동안 더 낮은 전력 소비 모드로 유지하게 하고, 인입 펄스들을 프로세싱하기 위해 요구되는 시간 동안 더 높은 전력 소비 모드에 있게 한다. 추가적으로, 하나 이상의 수신 디바이스들이 펄스를 프로세싱한 이후 남아 있는 임의의 잔여 포텐셜 에너지는 상기 수신기의 전력 효율성을 개선하기 위해 이용되어야 한다.
본 발명의 양상은 함께 커플링된 입력들 및 함께 커플링된 출력들을 가지는 제 1 및 제 2 상보적(complimentary) 디바이스들을 갖는 제 1 회로; 및 상기 상보적 디바이스들의 상기 입력들 및 출력들 사이에 커플링된 적어도 일부분을 포함하는 제 2 회로를 포함하는 장치에 관한 것이며, 상기 제 2 회로는 상기 제 1 회로가 인에이블되는 경우 상기 상보적 디바이스들로 하여금 실질적으로 동일한 전류를 도통시키게 하도록 적응된다. 또다른 양상에서, 추가적인 회로는 상기 제 1 회로가 디스에이블되는 경우 상기 상보적 디바이스들의 입력들 또는 출력들에 특정된 전압을 설정하도록 추가적으로 적응된다. 일 양상은 청구항의 적어도 하나의 엘리먼트를 포함할 수 있다.
또다른 양상에서, 제 2 회로는 증폭기를 인에이블 또는 디스에이블시키기 위한 제어 신호에 응답하도록 적응된다. 상기 제 2 회로는 특정된 일정한 시간 내에서 상기 제 1 회로를 인에이블시키도록 추가적으로 구성될 수 있다. 추가적으로, 상기 제 2 회로는 상기 상보적 디바이스들로 하여금 실질적으로 동일한 전류를 도통시키도록 하기 위해 상기 상보적 디바이스들의 입력들로 또는 상기 상보적 디바이스들의 입력들로부터 전하들을 추가 또는 제거하도록 적응될 수 있다. 또한, 제 2 회로는 상기 상보적 디바이스들로 하여금 동일한 전류를 도통시키게 하기 위해 상기 상보적 디바이스들의 입력들에 전하들을 라우팅하도록 적응될 수 있다. 상기 상보적 디바이스들은 p-채널 전계 효과 트랜지스터(FET) 및 n-채널 FET를 포함할 수 있다. 상기 장치는 대략 20% 이상의 부분 스펙트럼, 대략 500 MHz 이상의 스펙트럼, 또는 대략 20% 이상의 부분 스펙트럼 및 대략 500 MHz 이상의 스펙트럼을 갖는 입력 신호를 증폭시키도록 적응되는 수신기의 일부로서 사용될 수 있다.
또다른 양상에서, 본 발명은 하나 이상의 컴포넌트들에 대한 바이어스 전압을 생성 또는 세팅하기 위한 장치에 관한 것이다. 특히, 상기 장치는 제 1 및 제 2 용량성 소자들, 및 상기 제 2 용량성 소자를 상기 제 1 용량성 소자 양단의 제 1 전압에 기초한 커패시턴스로 튜닝하고, 상기 제 1 용량성 소자 양단에 바이어스 전압을 설정하기 위해 상기 제 1 용량성 소자와 상기 튜닝된 제 2 용량성 소자를 커플링시키도록 적응되는 제어기를 포함한다. 상기 제어기는 제 1 전압의 소스를 상기 제 1 용량성 소자에 커플링시키도록 추가적으로 적응될 수 있다. 상기 제어기는 제 1 타이밍 신호에 응답하여 상기 제 1 전압 소스를 상기 제 1 용량성 소자에 커플링시키도록 추가로 적응되고, 제 2 타이밍 신호에 응답하여 튜닝된 제 2 용량성 소자를 상기 제 1 용량성 소자에 커플링시키도록 추가로 적응된다. 또다른 양상에서, 입력 신호를 프로세싱하기 위한 장치는 제 1 회로가 디스에이블되는 경우 상기 상보적 디바이스들의 입력들 또는 출력들에 특정된 전압을 설정하도록 적응되는 제 3 회로를 더 포함할 수 있고, 제 2 및 제 3 회로들은 특정된 일정한 시간 내에서 상기 제 1 회로를 인에이블시키도록 구성될 수 있다.
본 발명의 다른 양상들, 이점들 및 신규한 특징들은 첨부 도면들과 관련하여 고려될 때 본 발명의 후속하는 상세한 설명으로부터 명백해질 것이다.
도 1은 본 발명의 일 양상에 따른 낮은 듀티 사이클 애플리케이션들을 위한 예시적인 수신기의 블록 다이어그램을 도시한다.
도 2는 본 발명의 또다른 양상에 따른 예시적인 수신기에 의해 생성 및/또는 프로세싱되는 예시적인 신호들의 타이밍 다이어그램을 도시한다.
도 3은 본 발명의 또다른 양상에 따라 예시적인 인에이블 회로를 포함하는 예시적인 저잡음 증폭기(LNA)의 개략적인 다이어그램을 도시한다.
도 4는 본 발명의 또다른 양상에 따른 예시적인 인에이블 회로를 포함하는 또다른 예시적인 저잡음 증폭기(LNA)의 개략적인 다이어그램을 도시한다.
도 5는 본 발명의 또다른 양상에 따른 예시적인 바이어스 전압 세팅 회로의개략적인 다이어그램을 도시한다.
도 6은 본 발명의 또다른 양상에 따른 예시적인 바이어스 전압 세팅 회로에 의해 생성 및/또는 프로세싱되는 예시적인 신호들의 타이밍 다이어그램을 예시한다.
도 7은 본 발명의 또다른 양상에 따른 예시적인 통신 디바이스의 블록 다이어그램을 도시한다.
도 8은 본 발명의 또다른 양상에 따른 또다른 예시적인 통신 디바이스의 블록 다이어그램을 도시한다.
도 9A-D는 본 발명의 또다른 양상에 따른 다양한 펄스 변조 기법들의 타이밍 다이어그램들을 도시한다.
도 10은 본 발명의 또다른 양상에 따른 다양한 채널들을 통해 서로 통신하는 다양한 통신 디바이스들의 블록 다이어그램을 도시한다.
도 11은 본 발명의 또다른 양상에 따른 예시적인 장치의 블록 다이어그램을 도시한다.
본 발명의 다양한 양상들이 아래에 설명된다. 여기서의 교지들이 매우 다양한 형태들로 구현될 수 있으며, 여기서 개시되는 임의의 특정 구조, 기능, 또는 이들 모두가 단지 대표적이라는 점이 이해되어야 한다. 여기서의 교지들에 기초하여, 당업자는 여기서 개시된 양상이 임의의 다른 양상과는 독립적으로 구현될 수 있으며, 이들 양상들 중 둘 이상이 다양한 방식들로 결합될 수 있다는 점을 이해해야 한다. 예를 들어, 여기서 설명된 양상들 중 임의의 개수의 양상을 사용하여 장치가 구현될 수 있거나 방법이 실행될 수 있다. 또한, 여기서 설명되는 양상들 중 하나 이상에 추가하여 또는 이들을 제외한 다른 구조, 기능성 또는 구조 및 기능성을 사용하여 이러한 장치가 구현될 수 있거나 이러한 방법이 실행될 수 있다. 상기 개념들 중 일부의 예로서, 일부 양상들에 있어서, 본 발명은 낮은 듀티 사이클 애플리케이션들을 위한 수신기의 전력 효율성을 개선하는 시스템 및 방법에 관한 것이다. 일 양상에서, 수신기는 인입 데이터 펄스를 증폭시키기 위해 상대적으로 빠른 방식으로 인에이블되고, 이후 저전력 소비 모드로 LNA를 세팅하기 위해 디스에이블될 수 있는 저잡음 증폭기(LNA)를 포함한다. 특히, LNA는 한 쌍의 상보적 디바이스들 및 신속하게 상기 상보적 디바이스들로 하여금 실질적으로 동일한 전류를 도통시키도록 적응되는 인에이블 회로를 포함한다. 또다른 양상에서, LNA에 대한 현재 바이어스 전압을 설정하기 위해 이전 동작으로부터의 잔여 전압을 사용하는 바이어스 전압 생성 장치가 제공된다. 특히, 상기 장치는 잔여 전압에 기초한 커패시턴스로 조정가능한 커패시터를 튜닝시키고, LNA에 대한 바이어스 전압을 형성하기 위해 커패시터들을 함께 커플링시키도록 적응되는 제어기를 포함한다.
도 1은 본 발명의 양상에 따른 낮은 듀티 사이클 애플리케이션들을 위한 예시적인 수신기(100)를 도시한다. 요약하면, 수신기(100)는 LNA가 인입 펄스를 증폭할 수 있도록 상대적으로 빠른 방식으로 LNA를 인에이블시키고, LNA가 저전력 소비 모드에 다시 있을 수 있도록 상대적으로 빠른 방식으로 상기 LNA를 디스에이블시키도록 구성되는 저잡음 증폭기(LNA)에 대한 인에이블 회로를 포함한다. 추가적으로, 상기 수신기(100)는 LNA의 후속 동작을 위한 바이어스 전압을 설정하기 위해 LNA의 이전 동작으로부터 남아 있는 잔여 전하들 또는 전압을 이용하는 바이어스 전압 세팅 회로를 포함한다. 이들 특징들은 수신기(100)의 전력 효율성을 개선하는 것을 보조한다.
특히, 수신기(100)는 타이밍 생성기(102), 바이어스 전압 세팅 회로(104), 및 LNA에 대한 인에이블 회로를 포함하는 LNA(106)를 포함한다. LNA(106)는 입력 신호를 수신 및 증폭하여 출력 신호를 생성한다. 상기 입력 신호는 하나 이상의 낮은 듀티 사이클 펄스들로서 구성될 수 있다. LNA(106)는 LNA가 입력 신호 펄스를 증폭시킬 수 있도록 상대적으로 빠른 방식으로 LNA를 인에이블 시키고, LNA가 저전력 소비 모드에 있을 수 있도록 상대적으로 빠른 방식으로 LNA를 디스에이블 시키도록 구성되는 인에이블 회로를 내부적으로 포함한다.
바이어스 전압 세팅 회로(104)는 LNA(106)의 이전 동작으로부터 남아서 외부 커패시터(C)에 저장된 잔여 전압 또는 전하들을 이용함으로써 LNA(106)에 대한 바이어스 전압 Vdd_Lna을 셋업하도록 구성된다. 이하, 더 상세하게 논의될 바와 같이, 타이밍 생성기(102)는 바이어스 전압 Vdd_Lna의 셋업 및 개별 바이어스 전압 인에이블 및 LNA 인에이블 신호들의 사용에 의한 LNA(106)의 인에이블 및 디스에이블을 조정한다.
도 2는 본 발명의 또다른 양상에 따른 예시적인 수신기(100)에 의해 생성 및/또는 프로세싱되는 예시적인 신호들의 타이밍 다이어그램을 도시한다. 타이밍 다이어그램에 따라, 타이밍 생성기(102)는 먼저 바이어스 전압 세팅 회로(104)로 하여금 LNA(106)에 대한 바이어스 전압 Vdd_Lna을 셋업하게 하기 위해 바이어스 전압 인에이블 신호를 어써트(assert)한다. LNA(106)가 이전에 동작되지 않은 경우, 외부 커패시터(C) 양단에 어떠한 잔여 전압도 존재하지 않을 것이다. 따라서, 바이어스 전압 세팅 회로(104)는 영(0) 볼트로부터 LNA 바이어스 전압 Vdd_Lna를 셋업한다. 바이어스 전압 Vdd_Lna이 설정된 이후, 바이어스 전압 인에이블 신호는 LNA 인에이블 신호가 어써트 되기 전에 디-어써트(de-assert)될 수 있다. 그러나, 이후 더 상세하게 논의될 바와 같이, 바이어스 전압 인에이블 신호가 LNA(106)에 대한 수신 윈도우 전반에 걸쳐 계속 어써트될 수 있다는 점이 이해되어야 한다.
LNA 바이어스 전압 Vdd_Lna이 셋업된 이후, 타이밍 생성기(102)는 인입 신호 펄스를 적절히 증폭시키기 위해 비교적 빠른 방식으로 LNA(106)를 인에이블시키도록 LNA 인에이블 신호를 어써트한다. 타이밍 생성기(102)는 입력 신호 펄스가 수신될 수신 윈도우 또는 시간 구간을 형성하기에 충분한 시간 동안 LNA 인에이블 신호를 계속 어써트한다. 이 예에서 보여지는 바와 같이, 입력 신호 펄스는 제 1 수신 윈도우에서 비교적 일찍 수신되는데, 이는 예를 들어 논리 하이(high)와 같은 특정 방식으로 해석될 수 있다. 상기 수신 윈도우 이후, 타이밍 생성기(102)는 LNA(106)를 디스에이블시키고 이를 저전력 소비 모드로 두기 위해 바이어스 전압 인에이블 및 LNA 인에이블 신호들의 어써트를 중지한다. 이러한 방식으로, 수신기(100)는 어떠한 입력 신호도 기대되지 않는 경우 상대적으로 낮은 전력 모드로 LNA(106)를 동작시키고, 입력 신호가 기대되는 경우 상대적으로 높은 전력 모드로 LNA를 동작시킴으로써 전력 효율적인 방식으로 동작된다.
다음 수신 사이클에 대한 시간일 때, 타이밍 생성기(102)는 다시 바이어스 전압 세팅 회로(104)로 하여금 LNA 바이어스 전압 Vdd_Lna을 셋업하게 하기 위해 바이어스 전압 인에이블 신호를 어써트한다. 이 예에서, LNA(106)가 이미 동작되고 있었으므로, 전압 세팅 회로(104)가 LNA(106)의 후속적인 동작에 대한 LNA 바이어스 전압 Vdd_Lna을 세팅하기 위해 사용하는 외부 커패시터(C) 양단 간의 일부 잔여 전압이 존재할 수 있다. 다시, 이러한 방식으로, 수신기(100)는 LNA(106)에 전력을 제공하기 위해 이전 동작으로부터 남아 있을 수 있는 잔여 포텐셜 에너지를 이용함으로써 전력 효율적인 방식으로 동작된다. 이전 수신 사이클에 따라, 타이밍 생성기(102)는 이후 인입 신호 펄스를 적절하게 증폭시키기 위해 상대적으로 빠른 방식으로 LNA(106)를 인에이블시키기 위해 LNA 인에이블 신호를 어써트한다. 이 예에서, 입력 인입 펄스는 제 2 수신 윈도우에서 상대적으로 늦게 수신되는데, 이는 논리 로우(low)와 같은 또다른 특정 방식으로 해석될 수 있다.
도 3은 본 발명의 또다른 양상에 따른 예시적인 인에이블 회로를 포함하는 예시적인 저잡음 증폭기(LNA)(300)의 개략적인 다이어그램을 예시한다. LNA(300)는 이전에 논의된 LNA(106)의 일 예일 수 있다. 특히, LNA(300)는 한 쌍의 p-채널 전계 효과 트랜지스터들(FET)(M1 및 M2), 한 쌍의 n-채널 FET들(M3 및 M4), 및 한 쌍의 저항들(R1 및 R2)을 포함한다. p-채널 FET들(M1 및 M2)의 소스들은 바이어스 전압 Vdd_Lna를 수신하도록 적응된다. FET들(M1 및 M4)의 게이트들은 이전에 논의된 LNA 인에이블 신호를 수신하도록 적응된다.
FET들(M2 및 M3)의 게이트들은 입력 신호를 수신하도록 적응된다. 출력 신호는 FET들(M3 및 M2)의 드레인들에서 생성된다. FET(M1)의 드레인은 입력 신호 단자(및 FET(M2 및 M3)의 게이트들)에 전기적으로 커플링된다. 저항(R1)은 제어가능 스위치의 일예로서의 FET(M4)의 소스 및 입력 신호 단자(FET(M2 및 M3)의 게이트들) 사이에 전기적으로 커플링된다. 저항(R2)은 FET(M4)의 드레인 및 출력 신호 단자(FET(M2 및 M3)의 드레인들) 사이에 전기적으로 커플링된다. 저항(R1), FET(M4) 및 저항(R2)은 제 2 회로의 일예이다. FET(M3)의 소스는 접지 전위 또는 Vdd_Lna보다 더 음의 전위에 있을 수 있는 Vss 전위에 전기적으로 커플링된다.
동작시, LNA(300)는 LNA 인에이블 신호가 로우의 논리 레벨에 있는 경우 저전력 소비 모드에 있을 수 있다. FET(M1)의 게이트 상에서의 로우 논리 레벨은 제 3 회로의 일예로서의 T(M1)가 턴온되게 한다. 이는 전압 Vdd_LNA가 FET들(M2 및 M3)의 게이트들에 인가되게 한다. 결과적으로, 이는 FET(M2)를 턴오프시키고 FET(M3)를 턴온시킨다. 추가적으로, FET(M4)의 게이트에 인가되는 LNA 인에이블 신호의 로우 논리 레벨은 FET(M4)가 턴오프되게 한다. 따라서, 저전력 소비 모드에서, LNA(300)의 출력 신호 단자는 FET(M3)의 턴온 및 FET(M2)의 턴오프로 인해 대략 Vss 전위에 있다. 입력 신호 단자는 FET(M1)의 턴온으로 인해 실질적으로 Vdd_Lna 전위에 있고, FET(M4)의 턴오프로 인해 출력 신호 단자로부터 실질적으로 분리된다.
LNA 인에이블 신호가 로우 논리 레벨로부터 하이 논리 레벨로 트랜지션하는 경우, FET(M1)는 턴오프되고 FET(M4)는 턴온된다. LNA 인에이블 신호가 하이 논리 레벨로 트랜지션하기 이전에, 입력 신호 단자 상의 전압은 실질적으로 Vdd_Lna에 있었으며, FET(M3)은 턴온 되었으므로, FET(M4)의 턴온은 전하들이 입력 신호 단자로부터 저항(R1), FET(M4)의 소스 및 드레인, 저항(R2), 및 FET(M3)의 소스 및 드레인을 통해 Vss로 흐르게 한다. 이는 입력 신호 단자의 전압이 강하되게 하여, 결과적으로 FET(M2)가 더 많은 전류를 도통시키게 하고 FET(M3)가 더 적은 전류를 도통시키게 한다.
입력 신호 단자 상의 전압은 FET들(M2 및 M3)에 의해 도통되는 전류들이 실질적인 평형상태(equilibrium)에 도달할 때까지 강하한다. 평형상태에서, 입력 신호 단자(예를 들어, FET들(M2 및 M3)의 게이트들)에서의 전압은 대략 Vdd_Lna/2이다. 이것이 발생할 때, FET들(M2 및 M3) 모두는 실질적으로 동일한 선형 영역에서 바이어싱되며, 제 1 회로의 일예로서의 FET들(M2 및 M3)은 출력 신호를 생성하기 위해 입력 신호들 증폭시키도록 상보적 푸시-풀 디바이스들로서 동작한다. 하이 논리 레벨로의 LNA 인에이블 신호 트랜지션들이 상대적으로 작게 정의된 시간 구간 내에서 발생할 때의 FET들(M2 및 M3)의 자체-바이어싱은 LNA(300)가 필요시 입력 신호를 증폭시키도록 신속하게 셋업되게 한다. 위에서 논의된 바와 같이, 입력 신호가 프로세싱되면, LNA 인에이블 신호는 LNA(300)을 다시 저전력 소비 모드로 두기 위해 로우 논리 레벨로 세팅된다.
도 4는 본 발명의 또다른 양상에 따른 예시적인 인에이블 회로를 포함하는 또다른 예시적인 저잡음 증폭기(LNA)(400)의 개략적인 다이어그램을 예시한다. LNA(400)는 앞서 논의된 LNA(106)의 또다른 예일 수 있다. 특히, LNA(400)는 p-채널 FET(M2), 세(3)개의 n-채널 FET들(M1, M3 및 M4), 한 쌍의 저항들(R1 및 R2), 및 한 쌍의 인버터들(I1 및 I2)을 포함한다. p-채널 FET(M2)의 소스는 바이어스 전압 Vdd_Lna을 수신하도록 적응된다. 인버터(I1)의 입력은 앞서 논의된 LNA 인에이블 신호를 수신하도록 적응된다.
FET들(M2 및 M3)의 게이트들은 입력 신호를 수신하도록 적응된다. 출력 신호는 FET들(M2 및 M3)의 드레인들에서 생성된다. FET(M1)의 드레인은 입력 신호 단자(FET들(M2 및 M3)의 게이트들)에 전기적으로 커플링된다. 저항(R1)은 FET(M4)의 소스와 입력 신호 단자(FET들(M2 및 M3)의 게이트들) 사이에 전기적으로 커플링된다. 저항(R2)은 FET(M4)의 드레인과 출력 신호 단자(FET들(M2 및 M3)의 드레인들) 사이에 전기적으로 커플링된다. FET들(M1 및 M3)의 소스들은 접지 전위일 수 있거나 Vdd_Lna보다 더 음의 전위일 수 있는 Vss에 전기적으로 커플링된다. 인버터(I1)의 출력은 FET(M1)의 게이트 및 인버터(I2)의 입력에 전기적으로 커플링된다. 인버터(I2)의 출력은 FET(M4)의 게이트에 전기적으로 커플링된다.
동작시, LNA(400)는 LNA 인에이블 신호가 로우 논리 레벨에 있을 때 저전력 소비 모드에 있다. 인버터(I1)는 하이 논리 레벨을 생성하기 위해 로우 논리 레벨을 반전시킨다. 하이 논리 레벨은 FET(M3)이 턴온되게 하여, 이에 의해 입력 신호 단자(FET들(M2 및 M3)의 게이트들)를 접지시키거나 Vss 전위를 인가한다. FET들(M2 및 M3)의 게이트들에서의 접지 또는 Vss 전위는 FET(M2)가 턴온되게 하고 FET(M3)가 턴오프되게 한다. 인버터(12)는 FET(M4)의 게이트에서 로우 논리 레벨을 생성하기 위해 인버터(I1)의 출력에서 하이 논리 레벨을 반전시킨다. 이는 FET(M4)가 턴오프되게 하여, 이에 의해 입력 신호 단자로부터 출력 신호 단자를 분리시킨다. 저전력 모드에서, 출력 신호 단자에서의 전압은 대략 Vdd_Lna이며, LNA(300)는 FET들(M1 및 M3)이 모두 턴오프되었으므로 LNA(300)는 전류를 거의 끌어내지 않는다.
LNA 인에이블이 로우 논리 레벨로부터 하이 논리 레벨로 트랜지션하는 경우, 인버터(I1)는 로우 논리 레벨을 생성하고, 이에 의해 FET(M1)을 턴오프한다. 다음으로, 인버터(I2)는 하이 논리 레벨을 생성하여 이에 의해 FET(M4)를 턴온하기 위해 인버터(I1)의 출력에서 로우 논리 레벨을 반전시킨다. LNA 인에이블 신호를 하이 논리 레벨로 트랜지션하기 이전에, 출력 신호 단자의 전압이 대략 Vdd_Lna이었으므로, FET(M4)의 턴온은 출력 신호 단자로부터 입력 신호 단자로 전하들이 흐르게 하여, 이에 의해 입력 신호 단자에서의 전압이 상승하게 한다.
입력 신호 단자의 전압은 그것이 FET들(M2 및 M3)에 의해 도통된 전류들에 있어서의 실질적인 평형상태를 생성할 때까지 상승한다. 이 평형상태에서, 입력 신호 단자(FET들(M2 및 M3)의 게이트들)에서의 전압은 거의 Vdd_Lna/2이다. 이것이 발생하면, FET들(M2 및 M3) 모두는 실질적으로 같은 선형 영역들에서 바이어싱되고, FET들(M2 및 M3)은 출력 신호를 생성하기 위해 입력 신호를 증폭시키는 상보적인 푸시-풀 디바이스들로서 동작한다. 하이 논리 레벨로의 LNA 인에이블 신호 트랜지션들이 상대적으로 작게 정의된 시간 구간 내에서 발생하는 경우 FET들(M2 및 M3)의 자체-바이어싱은 LNA(400)로 하여금 필요시 상기 입력 신호를 증폭시키도록 신속하게 인에이블되게 한다. 위에서 논의된 바와 같이, 입력 신호가 프로세싱되었으면, LNA 인에이블 신호는 다시 LNA(400)를 저전력 소비 모드로 두도록 세팅된다.
도 5는 본 발명의 또다른 양상에 따른 예시적인 바이어스 세팅 회로(500)의 개략적인 다이어그램을 도시한다. 바이어스 전압 세팅 회로(500)는 이전에 논의된 전압 세팅 회로(104)의 일 예일 수 있다. 바이어스 전압 세팅 회로(500)는 LNA에 대한 바이어스 전압 Vdd_Lna를 셋업한다. 이전에 논의된 바와 같이, LNA의 동작 이후 외부 커패시터 양단에 일부 잔여 전압이 존재하는 경우, 바이어스 전압 세팅 회로(500)는 LNA의 다음 동작 사이클 동안 Vdd_Lna를 설정하기 위해 상기 잔여 전압을 사용한다. 이러한 방식으로, 바이어스 전압 세팅 회로(500)는 LNA 또는 LNA를 포함하는 수신기의 전력 효율성을 개선한다.
특히, 바이어스 전압 세팅 회로(500)는 제어기(502), 가변 커패시터(506), 오프-칩 커패시터(C) 및 한 쌍의 FET들(T1 및 T2)을 포함한다. 제어기(502)는 타이밍 생성기(102)로부터 바이어스 전압 인에이블 신호를 수신하기 위한 입력을 포함한다. 제어기(502)는 전압들 Vdd_Chip, Vdd_Lna 및 Vss를 수신하기 위한 입력들을 더 포함하며, Vss는 접지 전위일 수 있다. 제어기(502)는 가변 커패시터(506) 양단의 전압 Vdd_Boost 및 FET들(T1 및 T2)의 게이트들에 대한 개별 제어 신호들을 생성하기 위한 출력들을 더 포함한다. 전압 Vdd_Boost는 전압 Vdd_Chip보다 더 높거나 더 낮을 수 있다. 제어기(502)는 또한 가변 커패시터(506)에 대한 튜닝 워드(Tuning Word)를 생성하기 위한 출력을 포함한다.
FET(T1)의 소스는 전압 Vdd_Chip을 수신하도록 적응된다. FET(T1)의 드레인은 외부 커패시터(C)의 종단 및 FET(T2)의 드레인에 전기적으로 커플링된다. LNA를 위한 바이어스 전압 Vdd_Lna는 FET(T1)의 드레인에서 생성된다. 커패시터(C)의 다른 쪽 종단은 Vss 전위에 전기적으로 커플링되는데, 상기 Vss 전위는 이전에 논의된 바와 같이 접지 전위일 수 있다. FET(T2)의 소스는 Vdd_Boost 레일 및 가변 커패시터(506)의 종단에 전기적으로 커플링된다. 가변 커패시터(506)의 다른 종단은 Vss에 전기적으로 커플링된다. 바이어스 전압 세팅 회로(500)의 동작은 다음과 같이 설명된다.
도 6은 본 발명의 또다른 양상에 따른 예시적인 바이어스 전압 세팅 회로(500)에 의해 생성 및/또는 프로세싱되는 예시적인 신호들의 타이밍 다이어그램을 도시한다. LNA의 제 1 동작에 앞서, Vdd_Lna에서의 전압은 V0로 표현될 수 있는데, 이는 영(0)볼트일 수 있다. 제어기(502)는 이 예에서는 V0인 현재 전압 Vdd_Lna에 기초한 가변 커패시터(506)에 대한 전압 Vdd_Boost 및 튜닝 워드를 생성한다. 본질적으로, 제어기(502)는 가변 커패시터(506)에 대한 적절한 커패시턴스 및 전압 Vdd_Boost를 선택하기 위해 전압 V0를 레퍼런스 전압과 비교한다. 이 예에서, 전압 V0가 상대적으로 작을 수 있으므로(예를 들어, ~ 0볼트), 제어기(502)는 가변 커패시터(506)를 상대적으로 높은 커패시턴스로 튜닝하고 상대적으로 높은 전압 Vdd_Boost을 생성하고, 따라서 그것은 특정된 Vdd_Lna 전압이 설정되도록 요구되는 전하들을 외부 커패시터(C)로 전송할 수 있다.
타이밍 생성기(102)로부터 수신된 바이어스 전압 인에이블 신호에 응답하여, 제어기(502)는 FET(T1)의 게이트로 펄스를 전송한다. 이는 FET(T1)을 일시적으로 턴온시켜 커패시터(C)에 Vdd_Chip을 인가한다. 그 응답으로, 전압 Vdd_Lna은 V0로부터 V11로 상승한다. 이후, 제어기(502)는 FET(T2)의 게이트로 펄스를 전송한다. 이는 FET(T2)를 일시적으로 턴온시켜 가변 커패시터(506)로부터 외부 커패시터(C)로 전하들을 이동시킨다. 그 응답으로, 전압 Vdd_Lna는 V11으로부터 LNA에 대한 특정된 바이어스 전압인 V12로 상승한다. 이후, LNA 인에이블 신호는 입력 신호 펄스에 대한 수신 윈도우를 형성하기 위해 소정 시간 기간동안 LNA를 인에이블시키도록 어써트된다. 이 예에서, FET(T2)가 가변 커패시터(506)로부터 외부 커패시터(C)로 요구되는 전하들을 이동시키는데 충분한 시간동안만 턴온되지만, FET(T2)는 LNA가 인에이블되는 시간동안 턴온될 수 있다는 점이 이해되어야 한다. 타이밍 다이어그램에 기재된 바와 같이, LNA의 동작동안, 전압 Vdd_Lna는 V12로부터 V13으로 강하한다.
제 2 동작 사이클에 있어서, 제어기(502)는 이 예에서는 이제 V13인 현재 전압 Vdd_Lna에 기초하여 가변 커패시터(506)에 대한 또다른 튜닝 워드를 생성한다. 위에서 논의된 바와 같이, 제어기(502)는 가변 커패시터(506)에 대한 적절한 커패시턴스를 선택하기 위해 전압 V13을 레퍼런스 전압과 비교한다. 이 예에서, 전압 V13은 LNA의 이전 동작으로부터 남아 있는 외부 커패시터(C) 양단의 잔여 전압이므로 V0보다 높을 수 있기 때문에, 제어기(502)는 가변 커패시터(506)를 상대적으로 낮은 커패시턴스로 튜닝하고 상대적으로 낮은 전압 Vdd_Boost를 생성하는데, 왜냐하면 그것이 LNA에 대한 특정된 Vdd_Lna 전압을 획득하기 위해 외부 커패시터(C)에 그렇게 많은 전압을 이동시키는 것을 필요로 하지 않기 때문이다. 이러한 방식으로, 바이어스 전압 세팅 회로(500)는 현재 바이어스 전압 Vdd_Lna을 설정하기 위해 LNA의 이전 동작으로부터의 잔여 전압을 사용한다. 이는 C 상의 잔여 전하가 하나의 수신 기간으로부터 다음 수신 기간으로 보존되기 때문에 수신기의 전력 효율성을 개선시킨다.
제 2 사이클은 제 1 사이클의 동작과 유사하게 동작한다. 구체적으로, 타이밍 생성기(102)로부터 수신된 타이밍 신호에 응답하여, 제어기(502)는 FET(T1)의 게이트로 펄스를 전송한다. 이는 FET(T1)을 일시적으로 턴온시켜 커패시터(C)에 Vdd_Chip를 인가한다. 그 응답으로, 전압 Vdd_Lna은 V13으로부터 V21로 상승한다. 다시, 타이밍 생성기(102)로부터 수신된 또다른 타이밍 신호에 응답하여, 제어기(502)는 FET(T2)의 게이트로 펄스를 전송한다. 이는 FET(T2)를 일시적으로 턴온시켜서 가변 커패시터(506)로부터 커패시터(C)로 전하들을 이동시킨다. 그 응답으로, 전압 Vdd_Lna은 V21로부터 V22로 상승한다. 이후 LNA 인에이블 신호는 입력 신호 펄스에 대한 수신 윈도우를 형성하기 위해 소정 시간 기간동안 LNA를 인에이블 시키도록 어써트된다. 타이밍 다이어그램에 기재된 바와 같이, LNA의 동작동안, 전압 Vdd_Lna는 V22로부터 V23로 강하된다. 이 프로세스는 타이밍 다이어그램에 도시된 바와 같이, LNA의 N번째 동작 사이클동안 반복된다.
제공된 예에서, 바이어스 전압 세팅 회로(500)가 LNA에 대한 바이어스 전압을 세팅하는 것에 관련하여 설명되었지만, 상기 회로가 다른 디바이스들에 대한 바이어스 전압을 세팅하는데 사용될 수 있다는 점이 이해되어야 한다. 다시, 바이어스 전압 세팅 회로는 디바이스에 대한 새로운 바이어스 전압을 설정하기 위해 디바이스의 이전 동작으로부터의 잔여 전압을 사용한다. 이는 C상의 잔여 전하가 하나의 수신 주기로부터 다음 수신 주기로 보존되기 때문에 단지 전술된 LNA가 아닌 임의의 디바이스에 대한 바이어스 전압을 세팅하는 전력 효율적인 방식이다.
도 7은 본 발명의 또다른 양상에 따른 예시적인 수신기를 포함하는 예시적인 통신 디바이스(700)의 블록 다이어그램을 도시한다. 통신 디바이스(700)는 다른 통신 디바이스들로 데이터를 송신하고 그리고 다른 통신 디바이스들로부터 데이터를 수신하는데 특히 적절할 수 있다. 통신 디바이스(700)는 안테나(702), Tx/Rx 분리 디바이스(704), 프론트-엔드 수신기부(706), RF-대-베이스밴드 수신기부(708), 베이스밴드 유닛(710), 베이스밴드-대-RF 송신기부(712), 송신기(714), 데이터 수신기(716) 및 데이터 생성기(718)를 포함한다. 수신기(706)는 LNA들(300 및 400)들 중 하나 이상 및 바이어스 전압 세팅 회로(500)를 포함하여, 이전에 논의된 수신기(100)의 컴포넌트들 중 적어도 일부로서 구성될 수 있거나 이를 포함할 수 있다.
동작시, 데이터 프로세서(716)는 원격 통신 디바이스로부터 RF 신호를 픽업하는 안테나(702), 프론트-엔드 수신기부(706)로 신호를 전송하는 Tx/Rx 분리 디바이스(704), 수신된 신호를 증폭하는 수신기 프론트-엔드(706), RF 신호를 베이스밴드 신호로 변환하는 RF-대-베이스밴드 수신기부(708), 및 수신된 데이터를 결정하기 위해 베이스밴드 신호를 프로세싱하는 베이스밴드 유닛(710)을 통해 원격 통신 디바이스로부터 데이터를 수신할 수 있다. 이후, 데이터 수신기(716)는 상기 수신된 데이터에 기초하여 하나 이상의 정의된 동작들을 수행할 수 있다. 예를 들어, 데이터 프로세서(716)는 마이크로프로세서, 마이크로제어기, RISC(reduced instruction set computer) 프로세서, 디스플레이, 오디오 디바이스, 예를 들어, 스피커들과 같은 트랜스듀서를 포함하는 헤드셋, 의료 장비, 신발, 시계, 데이터에 응답하는 로보트 또는 기계 디바이스, 사용자 인터페이스, 예를 들어, 디스플레이, 하나 이상의 발광 다이오드(LED)들 등을 포함할 수 있다.
또한, 동작시에, 데이터 생성기(718)는 출력(outgoing) 데이터를 송신용 베이스밴드 신호로 프로세싱하는 베이스밴드 유닛(710), 베이스밴드 신호를 RF 신호로 변환하는 베이스밴드-대-RF 송신기부(712), 무선 매체를 통해 송신하기 위한 RF 신호를 조정하는 송신기(714), 수신기 프론트-엔드(706)로의 입력을 분리하면서 안테나(702)로 RF 신호를 라우팅하는 Tx/Rx 분리 디바이스(704), 및 무선 매체로 RF 신호를 송출(radiate)하는 안테나(702)를 통해 또다른 통신 디바이스로 송신하기 위한 출력 데이터를 생성할 수 있다. 데이터 생성기(718)는 센서 또는 다른 타입의 데이터 생성기일 수 있다. 예를 들어, 데이터 생성기(718)는 마이크로프로세서, 마이크로제어기, RISC 프로세서, 키보드, 마우스 또는 트랙 볼과 같은 포인팅 디바이스, 마이크로폰과 같은 트랜스듀서르 포함하는 헤드셋과 같은 오디오 디바이스, 의료 장비, 신발, 데이터를 생성하는 로보트 또는 기계 디바이스, 사용자 인터페이스, 예를 들어, 디스플레이, 하나 이상의 발광 다이오드(LED)들 등을 포함할 수 있다.
도 8은 본 발명의 또다른 양상에 따른 예시적인 수신기를 포함하는 예시적인 통신 디바이스(800)의 블록 다이어그램을 도시한다. 통신 디바이스(800)는 다른 통신 디바이스들로부터 데이터를 수신하기에 특히 적절할 수 있다. 통신 디바이스(800)는 안테나(802), 프론트-엔드 수신기(804), RF-대-베이스밴드 송신기부(806), 베이스밴드 유닛(808) 및 데이터 수신기(810)를 포함한다. 수신기(804)는 LNA들(300 및 400) 중 하나 이상 및 바이어스 전압 세팅 회로(500)를 포함하여, 이전에 논의된 수신기(100)의 컴포넌트들 중 적어도 일부로서 구성되거나 이를 포함할 수 있다.
동작시에, 데이터 프로세서(810)는 원격 통신 디바이스로부터 RF 신호를 픽업하는 안테나(802), 수신된 신호를 증폭하는 수신기 프론트-엔드(804), RF 신호를 베이스밴드 신호로 변환하는 RF-대-베이스밴드 수신기부(806) 및 수신된 데이터를 결정하기 위해 상기 베이스밴드 신호를 프로세싱하는 베이스밴드 유닛(808)을 통해 원격 통신 디바이스로부터 데이터를 수신할 수 있다. 이후, 데이터 수신기(810)는 수신된 데이터에 기초하여 하나 이상의 정의된 동작들을 수행할 수 있다. 예를 들어, 데이터 프로세서(810)는 마이크로프로세서, 마이크로제어기, RISC(reduced instruction set computer) 프로세서, 디스플레이, 스피커들과 같은 트랜스듀서를 포함하는 헤드셋과 같은 오디오 디바이스, 의료 장비, 신발, 시계, 데이터에 응답하는 로보트 또는 기계 디바이스, 사용자 인터페이스, 예를 들어, 디스플레이, 하나 이상의 발광 다이오드(LED)들 등을 포함할 수 있다.
도 9A는 여기서 설명되는 통신 시스템들 중 임의의 통신 시스템에서 사용될 수 있는 펄스 변조의 일 예로서 상이한 펄스 반복 주파수(PRF)들로 정의된 상이한 채널들(채널들 1 및 2)을 도시한다. 구체적으로, 채널 1에 대한 펄스들은 펄스-대-펄스 지연 기간(902)에 대응하는 펄스 반복 주파수(PRF)를 가진다. 반면, 채널 2에 대한 펄스들은 펄스-대-펄스 지연 기간(904)에 대응하는 펄스 반복 주파수(PRF)를 가진다. 따라서, 이러한 기법은 2개의 채널들 사이의 펄스 충돌들의 상대적으로 낮은 확률을 가지는 의사-직교 채널들을 정의하는데 사용될 수 있다. 특히, 낮은 펄스 충돌들의 확률은 펄스들에 대한 낮은 듀티 사이클의 사용을 통해 달성될 수 있다. 예를 들어, 펄스 반복 주파수(PRF)들의 적절한 선택을 통해, 주어진 채널에 대한 실질적으로 모든 펄스들은 임의의 다른 채널에 대한 펄스들과는 상이한 횟수로 송신될 수 있다.
주어진 채널에 대해 정의된 펄스 반복 주파수(PRF)는 해당 채널에 의해 지원되는 데이터 레이트 또는 레이트들에 의존할 수 있다. 예를 들어, (예를 들어, 초당 수 킬로바이트 또는 Kbps 정도의) 매우 낮은 데이터 레이트들을 지원하는 채널은 대응하는 낮은 펄스 반복 주파수(PRF)를 사용할 수 있다. 반면, (예를 들어, 초당 수 메가비트 또는 Mbps 정도의) 상대적으로 높은 데이터 레이트들을 지원하는 채널은 대응적으로 더 높은 펄스 반복 주파수(PRF)를 사용할 수 있다.
도 9B는 여기서 설명되는 통신 시스템들 중 임의의 통신 시스템에서 사용될 수 있는 변조의 예로서 상이한 펄스 위치들 또는 오프셋들을 가지고 정의되는 상이한 채널들(채널들 1 및 2)을 도시한다. 채널 1에 대한 펄스들은 (예를 들어, 미도시되었으며, 주어진 시점에 대한) 제 1 펄스 오프셋에 따라 라인(906)으로 표현되는 바와 같은 시점에서 생성된다. 반면, 채널 2에 대한 펄스들은 제 2 펄스 오프셋에 따라 라인(908)로 표현되는 바와 같은 시점에서 생성된다. (화살표(910)로 표시된 바와 같이) 펄스들 간의 펄스 오프셋 차가 주어지는 경우, 이 기법은 두 채널들 간의 펄스 충돌들의 확률을 감소시키기 위해 사용될 수 있다. (예를 들어, 여기서 논의된 바와 같은) 채널들에 대해 정의된 임의의 다른 시그널링 파라미터들 및 상기 디바이스들 간의 타이밍의 정확도(예를 들어, 상대적인 클록 드리프트)에 따라, 상이한 펄스 오프셋들의 사용은 직교 또는 의사-직교 채널들을 제공하기 위해 사용될 수 있다.
도 9C는 여기서 설명된 통신 시스템들 중 임의의 통신 시스템에서 사용될 수 있는 상이한 타이밍 호핑 시퀀스들을 가지고 정의된 상이한 채널들(채널들 1 및 2)을 도시한다. 예를 들어, 채널 1에 대한 펄스들(912)은 하나의 시간 호핑 시퀀스들에 따른 시간들에서 생성될 수 있는 반면, 채널 2에 대한 펄스들(914)은 또다른 호핑 시퀀스들에 따른 시간들에서 생성될 수 있다. 사용되는 특정 시퀀스들 및 디바이스들 간의 타이밍의 정확도에 따라, 이러한 기법은 직교 또는 의사-직교 채널들을 제공하기 위해 사용될 수 있다. 예를 들어, 시간 호핑된 펄스 위치들은 이웃 채널들로부터의 반복 펄스 충돌들의 가능성을 감소시키기 위해 주기적이지 않을 수 있다.
도 9D는 여기서 설명되는 통신 시스템들 중 임의의 통신 시스템에서 사용될 수 있는 펄스 변조의 예로서 상이한 시간 슬롯들을 가지고 정의되는 상이한 채널들을 도시한다. 채널에 대한 펄스들(L1)은 특정 시점들에서 생성된다. 유사하게, 채널에 대한 펄스들(L2)은 다른 시점들에서 생성된다. 동일한 방식으로, 채널에 대한 펄스(L3)는 또다른 시점들에서 생성된다. 일반적으로, 상이한 채널들에 관련된 시점들은 일치하지 않거나 또는 다양한 채널들 사이의 간섭을 감소 또는 제거하기 위해 직교적일 수 있다.
다른 기법들이 펄스 변조 방식들에 따라 채널들을 정의하기 위해 사용될 수 있다는 점이 이해되어야 한다. 예를 들어, 채널은 상이한 확산 의사-난수 시퀀스들, 또는 일부 다른 적절한 파라미터 또는 파라미터들에 기초하여 정의될 수 있다. 또한, 채널은 둘 이상의 파라미터들의 결합에 기초하여 정의될 수 있다.
도 10은 본 발명의 다른 양상에 따라 다양한 채널들을 통해 서로 통신하는 다양한 초광대역(UMB) 통신 디바이스들의 블록 다이어그램을 예시한다. 예를 들어, UWB 디바이스 1(1002)은 2개의 동시적인 UWB 채널들(1 및 2)를 통해 UWB 2(1004)와 통신 중이다. UWB 디바이스(1002)는 단일 채널(3)을 통해 UWB 디바이스 3(1006)와 통신 중이다. 또한, UWB 디바이스 3(1006)는, 차례로, 단일 채널(4)을 통해 UWB 디바이스(4)(1008)와 통신 중이다. 다른 구성들 역시 가능하다. 통신 디바이스들이 많은 다른 애플리케이션들에 대해 사용될 수 있으며, 예를 들어, 헤드셋, 마이크로폰, 바이오메트릭 센서, 심박수 모니터, 만보계, EKG 디바이스, 시계, 신발, 원격 제어, 스위치, 타이어 압력 모니터, 또는 다른 통신 디바이스들로 구현될 수 있다.
도 11은 본 발명의 다른 양상에 따른 예시적인 장치(1100)의 블록도를 도시한다. 장치(1100)는 입력 신호를 수신하기 위해 함께 커플링된 입력들, 및 출력 신호가 생성되며 함께 커플링되는 출력들을 가지는 제 1 및 제 2 상보적 디바이스들을 포함하는 입력 신호에 대한 모듈(1102)을 포함한다. 장치(1100)는 제 1 및 제 2 상보적 디바이스들의 입력들 및 출력들을 커플링하고, 프로세싱 모듈(1102)이 인에이블된 경우 상기 제 1 및 제 2 상보적 디바이스들로 하여금 실질적으로 동일한 전류들을 도통시키게 하도록 적응되는 모듈(1104)을 더 포함한다.
본 발명의 상기 양상들 중 임의의 것은 많은 상이한 디바이스들로 구현될 수 있다. 예를 들어, 전술된 바와 같은 의료 애플리케이션들에 추가하여, 본 발명의 양상들은 건강 및 운동 애플리케이션들에 적용될 수 있다. 추가적으로, 본 발명의 양상들은 상이한 타입들의 애플리케이션들에 대해 신발에서 구현될 수 있다. 여기서 설명된 바와 같은 본 발명의 임의의 양상을 포함할 수 있는 다른 다수의 애플리케이션들이 존재한다.
본 발명의 다양한 양상들이 위에서 설명되었다. 여기서의 교지들이 매우 다양한 형태들로 구현될 수 있으며, 여기서 개시되는 임의의 구조, 기능, 또는 이들 모두가 단지 대표적이라는 점이 명백해야 한다. 여기서의 교지들에 기초하여, 당업자는 여기서 개시된 양상이 임의의 다른 양상들과는 독립적으로 구현될 수 있으며, 이들 양상들 중 둘 이상이 다양한 방식들로 결합될 수 있다는 점이 이해되어야 한다. 예를 들어, 여기서 설명되는 양상들 중 임의의 개수의 양상들을 사용하여 장치가 구현될 수 있거나 방법이 실행될 수 있다. 추가적으로, 여기서 설명된 양상들 중 하나 이상에 추가하여, 또는 이들을 제외한 다른 구조, 기능, 또는 구조 및 기능을 사용하여 이러한 장치가 구현될 수 있거나 이러한 방법이 실행될 수 있다. 상기 개념들 중 일부의 예로서, 일부 양상들에 있어서, 동시적인 채널들이 펄스 반복 주파수들에 기초하여 설정될 수 있다. 일부 양상들에 있어서, 동시적인 채널들은 펄스 위치 또는 오프셋들에 기초하여 설정될 수 있다. 일부 양상들에서, 동시적인 채널들은 시간 호핑 시퀀스들에 기초하여 설정될 수 있다. 일부 양상들에서, 동시적인 채널들은 펄스 반복 주파수들, 펄스 위치들 또는 오프셋들, 및 시간 호핑 시퀀스들에 기초하여 설정될 수 있다.
당업자는 정보 및 신호들이 다양한 상이한 기법들 및 기술들 중 임의의 것을 사용하여 표현될 수 있다는 점을 이해할 것이다. 예를 들어, 위의 설명들 전반에 걸쳐 참조될 수 있는 데이터, 명령들, 커맨드들, 정보, 신호들, 비트들, 심볼들 및 칩들은 전압, 전류, 전자기파, 자기장 또는 자기 입자, 광학장 또는 광학 입자, 또는 이들의 임의의 결합에 의해 표현될 수 있다.
당업자는 여기서 개시된 양상들과 관련하여 설명된 다양한 예시적인 논리 블록들, 모듈들, 프로세서들, 수단, 회로들 및 알고리즘 단계들은 전자 하드웨어(예를 들어, 소스 코딩 또는 일부 다른 기법을 사용하여 설계될 수 있는 디지털 구현, 아날로그 구현, 또는 이들의 결합), 명령들을 포함하는 다양한 형태의 프로그램 또는 설계 코드(편의상, 여기서 "소프트웨어" 또는 "소프트웨어 모듈"로 지칭될 수 있음), 또는 이들 모두의 결합으로서 구현될 수 있음을 더 이해할 것이다. 하드웨어 및 소프트웨어의 이러한 상호교환가능성을 명확하게 예시하기 위해, 다양한 예시적인 컴포넌트들, 블록들, 모듈들, 회로들 및 단계들이 그들의 기능성의 견지에서 일반적으로 전술되었다. 이러한 기능성이 하드웨어로 구현될지 또는 소프트웨어로 구현될지의 여부는 전체 시스템에 부과된 특정 애플리케이션들 및 설계 제약들에 따른다. 당업자는 각각의 특정 애플리케이션에 대해 가변적인 방식들로 상기 설명된 기능성들을 구현할 수 있지만, 이러한 구현 결정들은 본 발명의 범위로부터 벗어나게 하는 것으로서 해석되지 않아야 한다.
여기서 개시된 양상들과 관련하여 설명된 다양한 예시적인 논리 블록들, 모듈들 및 회로들은 집적 회로("IC"), 액세스 단말, 또는 액세스 포인트 내에서 구현되거나 이들에 의해 수행될 수 있다. IC는 범용 프로세서, 디지털 신호 프로세서(DSP), 주문형 집적 회로(ASIC), 필드 프로그램가능 게이트 어레이(FPGA) 또는 다른 프로그램가능 논리 디바이스, 이산 게이트 또는 트랜지스터 로직, 이산 하드웨어 컴포넌트들, 전기 컴포넌트들, 광학 컴포넌트들, 기계 컴포넌트들, 또는 여기서 설명된 기능들을 수행하도록 설계된 이들의 임의의 결합을 포함할 수 있으며, IC 내에, IC 외부에, 또는 둘 모두에 상주하는 코드들 또는 명령들을 실행할 수 있다. 범용 프로세서는 마이크로프로세서일 수 있지만, 대안적으로, 상기 프로세서는 임의의 종래 프로세서, 제어기, 마이크로제어기 또는 상태 머신일 수 있다. 또한 프로세서는 컴퓨팅 디바이스들의 결합, 예를 들어, DSP 및 마이크로프로세서의 결합, 복수의 마이크로프로세서들, DSP 코어와 연관된 하나 이상의 마이크로프로세서들, 또는 임의의 다른 이러한 구성으로서 구현될 수도 있다.
임의의 개시된 프로세스에서의 단계들의 임의의 특정 순서 또는 계층이 샘플 방식의 예임이 이해된다. 설계 선호도들에 기초하여, 프로세스들에서의 단계들의 특정 순서 또는 계층은 본 발명의 범위 내에서 유지되면서 재배열될 수 있다는 점이 이해된다. 첨부된 방법 청구항들은 샘플 순서로 다양한 단계들의 엘리먼트들을 제시하며, 제시된 특정 순서 또는 계층으로 제한되도록 의도되지 않는다.
여기서 개시된 양상들과 관련하여 설명된 방법 또는 알고리즘의 단계들은 직접 하드웨어에서, 프로세서에 의해 실행되는 소프트웨어 모듈에서, 또는 이 둘의 결합에서 구현될 수 있다. (예를 들어, 실행가능한 명령들 및 관련 데이터를 포함하는) 소프트웨어 모듈 및 다른 데이터는 데이터 메모리, 예를 들어, RAM 메모리, 플래시 메모리, ROM 메모리, EPROM 메모리, EEPROM 메모리, 레지스터들, 하드 디스크, 이동식 디스크, CD-ROM, 또는 당해 기술분야에 알려져 있는 임의의 다른 형태의 컴퓨터-판독가능 저장 매체에 상주할 수 있다. 샘플 저장 매체는 예를 들어, 컴퓨터/프로세서(편의상 여기서 "프로세서"로 지칭될 수 있음)에 커플링될 수 있어서, 상기 프로세서는 상기 저장 매체로부터 정보(예를 들어, 코드)를 판독하고 상기 저장 매체로 정보를 기록할 수 있다. 샘플 저장 매체는 프로세서에 통합될 수 있다. 상기 프로세서 및 상기 저장 매체는 ASIC에 상주할 수 있다. ASIC은 사용자 장비에 상주할 수 있다. 대안적으로, 프로세서 및 저장 매체는 사용자 장비에 이산 컴포넌트들로서 상주할 수 있다. 또한, 일부 양상들에 있어서, 임의의 적절한 컴퓨터-프로그램 물건은 본 발명의 양상들 중 하나 이상과 관련된 코드들을 포함하는 컴퓨터-판독가능한 매체를 포함할 수 있다. 일부 양상들에 있어서, 컴퓨터 프로그램 물건은 패키지물을 포함할 수 있다.
본 발명이 다양한 양상들과 관련하여 설명되었지만, 본 발명은 추가적인 수정들이 가능하다는 점이 이해될 것이다. 이러한 애플리케이션은 일반적으로, 본 발명의 원리들을 따르며, 본 발명이 관련된 기술 분야 내에서 알려지고 통상적인(customary) 구현 내에 있는 것으로서 본 발명으로부터의 벗어남을 포함하는 본 발명의 임의의 변경들, 사용들 또는 적응을 커버하도록 의도된다.

Claims (31)

  1. 입력 신호를 프로세싱하는 장치로서,
    함께 커플링된 입력들 및 함께 커플링된 출력들을 가지는 제 1 및 제 2 상보적(complimentary) 디바이스들을 포함하는 제 1 회로; 및
    상기 상보적 디바이스들의 상기 입력들 및 출력들 사이에 커플링된 적어도 일부분을 포함하는 제 2 회로를 포함하고,
    상기 제 2 회로는 상기 제 1 회로가 인에이블되는 경우 상기 상보적 디바이스들로 하여금 동일한 전류를 도통시키게 하도록 적응되는,
    입력 신호를 프로세싱하는 장치.
  2. 제1항에 있어서,
    상기 제 1 회로가 디스에이블되는 경우 상기 상보적 디바이스들의 입력들 또는 출력들에 특정된 전압을 설정하도록 적응되는 제 3 회로를 더 포함하는,
    입력 신호를 프로세싱하는 장치.
  3. 제2항에 있어서,
    상기 제 2 또는 제 3 회로는 상기 제 1 회로를 인에이블 또는 디스에이블시키기 위한 제어 신호에 응답하도록 적응되는,
    입력 신호를 프로세싱하는 장치.
  4. 제3항에 있어서,
    상기 제 2 및 제 3 회로들은 특정된 일정한 시간 내에서 상기 제 1 회로를 인에이블시키도록 구성되는,
    입력 신호를 프로세싱하는 장치.
  5. 제1항에 있어서,
    상기 제 2 회로는 상기 상보적 디바이스들로 하여금 동일한 전류를 도통시키게 하기 위해 상기 상보적 디바이스들의 상기 입력들로부터 전하들을 제거하도록 적응되는,
    입력 신호를 프로세싱하는 장치.
  6. 제1항에 있어서,
    상기 제 2 회로는 상기 상보적 디바이스들로 하여금 동일한 전류를 도통시키게 하기 위해 상기 상보적 디바이스들의 입력들에 전하들을 라우팅하도록 적응되는,
    입력 신호를 프로세싱하는 장치.
  7. 제1항에 있어서,
    상기 상보적 디바이스들은 p-채널 전계 효과 트랜지스터(FET) 및 n-채널 전계 효과 트랜지스터(FET)를 포함하는,
    입력 신호를 프로세싱하는 장치.
  8. 제1항에 있어서,
    상기 제 1 회로는 저잡음 증폭기(LNA)를 포함하는,
    입력 신호를 프로세싱하는 장치.
  9. 제1항에 있어서,
    상기 제 2 회로는 제어가능 스위치와 직렬로 커플링된 저항 소자를 포함하는,
    입력 신호를 프로세싱하는 장치.
  10. 제2항에 있어서,
    상기 제 3 회로는 상기 상보적 디바이스들의 상기 입력들 또는 출력들 및 상기 특정된 전압의 소스 사이에 위치된 제어가능 스위치를 포함하는,
    입력 신호를 프로세싱하는 장치.
  11. 입력 신호를 프로세싱하는 방법으로서,
    함께 커플링된 입력들 및 함께 커플링된 출력들을 갖는 한 쌍의 상보적 디바이스들을 사용하여 상기 입력 신호를 프로세싱하는 단계; 및
    상기 입력 신호의 프로세싱을 인에이블시키기 위해 상기 디바이스들로 하여금 동일한 전류를 도통시키게 하도록 상기 디바이스들의 상기 출력들에 상기 입력들을 커플링하는 단계를 포함하는,
    입력 신호를 프로세싱하는 방법.
  12. 제11항에 있어서,
    상기 입력 신호의 프로세싱을 디스에이블시키기 위해 상기 상보적 디바이스들의 입력들 또는 출력들에 특정된 전압을 설정하는 단계를 더 포함하는,
    입력 신호를 프로세싱하는 방법.
  13. 제12항에 있어서,
    상기 상보적 디바이스들의 입력들 또는 출력들에 특정된 전압을 설정하는 단계는 상기 입력 신호의 프로세싱을 인에이블시키는지 또는 디스에이블시키는지를 표시하는 제어 신호에 응답하는,
    입력 신호를 프로세싱하는 방법.
  14. 제11항에 있어서,
    특정된 일정한 시간 내에서 상기 입력 신호의 프로세싱을 인에이블시키는 단계를 더 포함하는,
    입력 신호를 프로세싱하는 방법.
  15. 제11항에 있어서,
    상기 상보적 디바이스들로 하여금 동일한 전류를 도통시키게 하기 위해 상기 상보적 디바이스들의 입력들로부터 전하들을 제거하는 단계를 더 포함하는,
    입력 신호를 프로세싱하는 방법.
  16. 제11항에 있어서,
    상기 상보적 디바이스들로 하여금 동일한 전류를 도통시키게 하기 위해 상기 상보적 디바이스들의 입력들에 전하들을 라우팅하는 단계를 더 포함하는,
    입력 신호를 프로세싱하는 방법.
  17. 제11항에 있어서,
    상기 상보적 디바이스들은 p-채널 전계 효과 트랜지스터(FET) 및 n-채널 전계 효과 트랜지스터(FET)를 포함하는,
    입력 신호를 프로세싱하는 방법.
  18. 장치로서,
    함께 커플링된 입력들 및 함께 커플링된 출력들을 갖는 한 쌍의 상보적 디바이스들을 사용하여 입력 신호를 프로세싱하기 위한 수단; 및
    상기 상보적 디바이스들의 상기 입력들 및 출력들을 함께 커플링하기 위한 수단을 포함하고,
    상기 커플링 수단은, 상기 프로세싱 수단이 인에이블된 경우, 상기 상보적 디바이스들로 하여금 동일한 전류를 도통시키게 하도록 적응되는,
    장치.
  19. 제18항에 있어서,
    상기 프로세싱 수단이 디스에이블된 경우, 상기 상보적 디바이스들의 입력들 또는 출력들에 특정된 전압을 설정하기 위한 수단을 더 포함하는,
    장치.
  20. 제19항에 있어서,
    상기 특정된 전압 설정 수단은 상기 프로세싱 수단을 인에이블 또는 디스에이블시키기 위한 제어 신호에 응답하도록 적응되는,
    장치.
  21. 제18항에 있어서,
    상기 커플링 수단은 특정된 일정한 시간 내에서 상기 프로세싱 수단을 인에이블시키도록 구성되는,
    장치.
  22. 제18항에 있어서,
    상기 커플링 수단은 상기 상보적 디바이스들로 하여금 동일한 전류를 도통시키게 하기 위해 상기 상보적 디바이스들의 입력들로부터 전하들을 제거하도록 적응되는,
    장치.
  23. 제18항에 있어서,
    상기 커플링 수단은 상기 상보적 디바이스들로 하여금 동일한 전류를 도통시키게 하기 위해 상기 상보적 디바이스들의 입력들에 전하들을 라우팅하도록 적응되는,
    장치.
  24. 제18항에 있어서,
    상기 상보적 디바이스들은 p-채널 전계 효과 트랜지스터(FET) 및 n-채널 전계 효과 트랜지스터(FET)를 포함하는,
    장치.
  25. 제18항에 있어서,
    상기 프로세싱 수단은 20% 이상의 부분 스펙트럼, 500 MHz 이상의 스펙트럼, 또는 20% 이상의 부분 스펙트럼 및 500 MHz 이상의 스펙트럼을 갖는 상기 입력 신호를 프로세싱하도록 적응되는,
    장치.
  26. 제18항에 있어서,
    상기 프로세싱 수단은 저잡음 증폭기(LNA)를 포함하는,
    장치.
  27. 제18항에 있어서,
    상기 커플링 수단은 제어가능 스위치에 직렬로 커플링된 저항성 소자를 포함하는,
    장치.
  28. 제19항에 있어서,
    상기 특정된 전압 설정 수단은 상기 상보적 디바이스들의 입력들 또는 출력들 및 상기 특정된 전압의 소스 사이에 위치된 제어가능 스위치를 포함하는,
    장치.
  29. 헤드셋으로서,
    신호를 프로세싱하도록 적응되는 제 1 회로 ? 상기 제 1 회로는 함께 커플링된 입력들 및 함께 커플링된 출력들을 가지는 제 1 및 제 2 상보적 디바이스들을 포함함 ? ;
    상기 상보적 디바이스들의 상기 입력들 및 출력들 사이에 커플링된 제 2 회로 ? 상기 제 2 회로는 상기 제 1 회로가 인에이블되는 경우 상기 상보적 디바이스들로 하여금 동일한 전류를 도통시키게 하도록 적응됨 ? ; 및
    상기 신호에 기초하여 사운드를 생성하도록 적응되는 트랜스듀서를 포함하는,
    헤드셋.
  30. 시계(watch)로서,
    신호를 프로세싱하도록 적응되는 제 1 회로 ? 상기 제 1 회로는 함께 커플링된 입력들 및 함께 커플링된 출력들을 가지는 제 1 및 제 2 상보적 디바이스들을 포함함 ? ;
    상기 상보적 디바이스들의 상기 입력들 및 출력들 사이에 커플링된 제 2 회로 ? 상기 제 2 회로는 상기 제 1 회로가 인에이블되는 경우 상기 상보적 디바이스들로 하여금 동일한 전류를 도통시키게 하도록 적응됨 ? ; 및
    상기 신호에 기초한 표시를 제공하도록 적응되는 사용자 인터페이스를 포함하는,
    시계.
  31. 센싱 디바이스로서,
    신호를 프로세싱하도록 적응되는 제 1 회로 ? 상기 제 1 회로는 함께 커플링된 입력들 및 함께 커플링된 출력들을 가지는 제 1 및 제 2 상보적 디바이스들을 포함함 ? ;
    상기 상보적 디바이스들의 상기 입력들 및 출력들 사이에 커플링된 제 2 회로 ? 상기 제 2 회로는 상기 제 1 회로가 인에이블되는 경우 상기 상보적 디바이스들로 하여금 동일한 전류를 도통시키게 하도록 적응됨 ? ; 및
    상기 신호에 응답하여 또는 기초하여 제 2 데이터를 생성하도록 적응되는 센서를 포함하는,
    센싱 디바이스.
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