JP2011514118A - 低デューティサイクル信号を処理するために比較的高速に信号処理デバイスをイネーブルにするシステム及び方法 - Google Patents

低デューティサイクル信号を処理するために比較的高速に信号処理デバイスをイネーブルにするシステム及び方法 Download PDF

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Abstract

【解決手段】低デューティサイクルのアプリケーションのための受信機の電力効率を向上するシステム及び方法。一側面では、受信機は、必要に応じて受信信号を増幅するように比較的速い方法でイネーブルとされ、そして低ノイズ増幅器（ＬＮＡ）を低電力消費モードに設定するためにディセーブルとされることが可能なＬＮＡを含む。より具体的には、ＬＮＡは、優遇型（complimentary）デバイスの対と、この優遇型デバイスに実質的に同じ電流を速やかに流させるように適合されたイネーブル回路とを含む。別の側面では、前の動作からの残留電圧を用いてＬＮＡの現在のバイアス電圧を確立するバイアス電圧生成装置が与えられる。より具体的には、この装置は、可変キャパシタを、固定されたキャパシタに印加された残留電圧に基づく容量に調整し、そしてキャパシタを結合してバイアス電圧を確立するように適合されたコントローラを含む。
【選択図】図３

Description

この開示は概して通信システムに関し、より具体的には、低デューティサイクルのアプリケーションにおける受信機の電力効率を向上させるシステム及び方法に関する。
バッテリのような限られた電源で動作する通信デバイスは一般的に、対象とする機能を提供しつつ、比較的低消費電力である技術を使用する。普及してきている一技術は、パルス変調技術を用いて信号を受信することに関する。この技術は一般に、低デューティサイクルのパルスを用いて情報を受信すること、及びこのパルスを受信しない期間は低電力モードで動作すること、を含む。よって、これらのデバイスでは通常、受信機を連続して動作させる通信デバイスより電力効率に優れている。
この種の受信技術を効果的なものとするように、受信機を形成するデバイスの１つまたはそれ以上は速やかにイネーブルとされ、そして受信した低デューティサイクルパルスを効果的に処理するように十分に動作状態とされなければならない。これにより受信機は、より長い期間、低電力消費モードに留まり、そして受信パルスを処理するのに必要な時間に高電力消費モードとなることが可能となるだろう。更に、１つまたはそれ以上の受信デバイスがパルスを処理した後に残る残留ポテンシャルエネルギー（residual potential energy）は、受信機の電力効率をより良く向上させるために使用されるべきである。
この開示の側面は、共通に結合された入力と、共通に結合された出力とを有する第１及び第２の優遇型（complimentary）デバイスを含む第１回路と、優遇型デバイスの入力と出力との間に設けられた第２回路とを備え、増幅器がイネーブルとされている場合に、第２回路が、優遇型デバイスに対して実質的に同じ電流を流させるように適合されている装置に関する。別の側面では、増幅器がディセーブルとされている場合に、優遇型デバイスの入力または出力に所定の電圧を確立するために、追加の回路が更に適合される。側面は、請求項の少なくとも一つの要素を備え得る。
別の側面では、第２回路は、増幅器をイネーブルにするまたはディセーブルとする制御信号に応答するように適合される。第２回路は更に、所定の一定時間内に第１回路をイネーブルとするように構成される。更に第２回路は、優遇型デバイスに対して実質的に同じ電流を流させるため、優遇型デバイスの入力に電荷を加える、または優遇型デバイスの入力から電荷を除去するように適合され得る。優遇型デバイスは、ｐチャネル電界効果トランジスタ（ＦＥＴ）と、ｎチャネル電界効果トランジスタ（ＦＥＴ）とを備え得る。装置は、２０％またはそれ以上のオーダーのフラクショナル・スペクトル（fractional spectrum）、５００ＭＨｚまたはそれ以上のオーダーのスペクトル、または２０％またはそれ以上のオーダーのフラクショナル・スペクトルと５００ＭＨｚまたはそれ以上のオーダーのスペクトルとを有する入力信号を増幅するように適合された受信機の一部として使用され得る。
更に別の側面では、本開示は、１つまたはそれ以上の要素のバイアス電圧を生成または設定する装置に関する。より具体的には、この装置は、第１及び第２の容量性素子並びにコントローラを備え、コントローラは、第２の容量性素子を、第１の容量性素子の両端の第１電圧に基づく容量に調整し、そして調整された第２の容量性素子を第１の容量性素子に結合して、第１の容量性素子の両端にバイアス電圧を確立するように適合されている。コントローラは更に、第１電圧の電圧源を第１の容量性素子に結合するように適合され得る。コントローラは更に、第１タイミング信号に応答して、第１電圧の電圧源を第１の容量性素子に結合するように適合され、そして第２タイミング信号に応答して、調整された第２の容量性素子を第１の容量性素子に結合するように適合され得る。
この開示のその他の側面、利点、及び新規な特徴は、添付図面と共に考慮される時に、この開示の以下の詳細な説明から明らかになるだろう。
図１は、本開示の側面に従った、低デューティサイクルのアプリケーションのための典型的な受信機のブロック図を例示する。 図２は、本開示の別の側面に従った典型的な受信機によって生成され、及び／または処理された典型的な信号のタイミング図を例示する。 図３は、本開示の別の側面に従った典型的なイネーブル回路を含む典型的な低ノイズ増幅器（ＬＮＡ）の回路図を例示する。 図４は、本開示の別の側面に従った典型的なイネーブル回路を含む別の典型的な低ノイズ増幅器（ＬＮＡ）の回路図を例示する。 図５は、本開示の別の側面に従った典型的なバイアス電圧設定回路の回路図を例示する。 図６は、本開示の別の側面に従った典型的なバイアス電圧設定回路によって生成され、及び／または処理された典型的な信号のタイミング図を例示する。 図７は、本開示の別の側面に従った典型的な通信デバイスのブロック図を例示する。 図８は、本発明の別の側面に従った別の典型的な通信デバイスのブロック図を例示する。 図９Ａは、本開示の別の側面に従った種々のパルス変調技術のタイミング図を例示する。 図９Ｂは、本開示の別の側面に従った種々のパルス変調技術のタイミング図を例示する。 図９Ｃは、本開示の別の側面に従った種々のパルス変調技術のタイミング図を例示する。 図９Ｄは、本開示の別の側面に従った種々のパルス変調技術のタイミング図を例示する。 図１０は、本開示の別の側面に従った、種々のチャネルを介して互いに通信する種々の通信デバイスのブロック図を例示する。 図１１は、本開示の別の側面に従った典型的な装置のブロック図を例示する。
本開示の種々の側面が、以下で述べられる。本明細書の教示は種々の広い形態で実施されることが出来、そして本明細書で開示されるあらゆる具体的な構造、機能、またはその両方は単に例示的なものに過ぎないことは明白であるべきである。本明細書の教示に基づいて当業者は、本明細書に開示された側面が、あらゆるその他の側面とは無関係に実施されることが出来、そしてこれらの側面の２つまたはそれ以上が種々の方法で組み合わされ得ることを理解するべきである。例えば、本明細書で説明された多くの側面を用いて、装置は実装され、方法は実施され得る。更に、本明細書で説明された側面の１つまたはそれ以上に加えて、またはこれら以外のその他の構造、機能、または構造及び機能を用いて、そのような装置は実装され、またはそのような方法が実施され得る。
上記概念のいくつかの例として、いくつかの側面においてこの開示は、低デューティサイクルのアプリケーションのための受信機の電力効率を向上するシステム及び方法に関する。一側面では、受信機は、受信データパルスを増幅するように、比較的速い方法でイネーブルとされ、そして低ノイズ増幅器（ＬＮＡ）を低電力消費モードに設定するためにディセーブルとされることが可能なＬＮＡを含む。より具体的には、ＬＮＡは、優遇的（complimentary）なデバイスの対と、この優遇的なデバイスに対して速やかに、実質的に同じ電流を流させるように適合されたイネーブル回路とを含む。別の側面では、先行する動作からの残留電圧（residual voltage）を用いてＬＮＡの現在のバイアス電圧を確立するバイアス電圧生成装置が与えられる。より具体的には、この装置は、可変キャパシタを、残留電圧に基づく容量に調整し、そしてこのキャパシタを共に結合してＬＮＡのバイアス電圧を形成するように適合されたコントローラを含む。
図１は、本開示の側面に従った、低デューティサイクルのアプリケーションについての典型的な受信機１００のブロック図を例示する。要約すれば、この受信機１００は、低ノイズ増幅器（ＬＮＡ）が受信パルスを増幅可能なように、比較的速い方法でＬＮＡをイネーブルとし、そしてＬＮＡが再度、低電力消費モードとされ得るように、比較的速い方法でＬＮＡをディセーブルとするように構成されたＬＮＡのイネーブル回路を含む。更に、受信機１００は、ＬＮＡの前の動作（previous operation）から残された残留電荷または電圧を用いて、ＬＮＡの引き続く動作のためのバイアス電圧を確立するバイアス電圧設定回路を含む。これらの特徴は、受信機１００の電力効率の向上に役立つ。
より具体的には、受信機１００は、タイミング生成器１０２、バイアス電圧設定回路１０４、及びＬＮＡのイネーブル回路を含むＬＮＡ１０６を備える。ＬＮＡ１０６は、入力信号を受信し増幅して、出力信号を生成する。この入力信号は、１つまたはそれ以上の低デューティサイクルのパルスとして構成され得る。ＬＮＡ１０６は、ＬＮＡが入力信号パルスを増幅可能なように、比較的速い方法でＬＮＡをイネーブルとし、そしてＬＮＡが低電力消費モードとされ得るように、比較的速い方法でＬＮＡをディセーブルとするように構成されたイネーブル回路を、内部に含む。
バイアス電圧設定回路１０４は、外部キャパシタＣに保持された、ＬＮＡ１０６の前の動作から使い残された残留電圧または電荷を用いて、ＬＮＡ１０６についてのバイアス電圧Ｖdd_Lnaを設定するように構成される。タイミング生成器１０２は、以下でより詳細に議論されるように、バイアス電圧Ｖdd_Lnaの設定と、ＬＮＡ１０６をイネーブル及びディセーブルとすることを、それぞれBIAS VOLTAGE ENABLE 及びLNA ENABLE信号を用いることによって、調整する。
図２は、本開示の別の側面に従った典型的な受信機１００によって生成及び／または処理される典型的な信号のタイミング図を例示する。このタイミング図に従って、タイミング生成器１０２はまず、BIAS VOLTAGE ENABLE信号をアサートして、バイアス電圧設定回路１０４に対して、ＬＮＡ１０６のバイアス電圧Ｖdd_Lnaを設定させる。もし、ＬＮＡ１０６が前に（previously）動作していなければ、外部キャパシタＣの両端には、残留電圧は無いだろう。従って、バイアス電圧設定回路１０４は、ゼロ（０）ボルトから、ＬＮＡバイアス電圧Ｖdd_Lnaを設定する。バイアス電圧Ｖdd_Lnaが確立された後、LNA ENABLE信号がアサートされる前に、BIAS VOLTAGE ENABLE信号はデアサート（de-assert）され得る。しかしながら、後により詳細に議論されるようにBIAS VOLTAGE ENABLE信号は、ＬＮＡ１０６の受信ウィンドウの間中、アサートされ続けても良い。
ＬＮＡのバイアス電圧Ｖdd_Lnaが設定された後、タイミング生成器１０２はLNA ENABLE信号をアサートして、受信信号パルスを適切に増幅するように、比較的速い方法でＬＮＡ１０６をイネーブルにする。タイミング生成器１０２は、受信ウィンドウを形成するための十分な時間、すなわち、入力信号パルスが受信される時間間隔の間、LNA ENABLE信号をアサートし続ける。本例に示すように、入力信号パルスは、最初の受信ウィンドウ内で比較的早く受信され、これは論理highのような特定の方法で解釈され得る。受信ウィンドウの後、タイミング生成器１０２は、BIAS VOLTAGE ENABLE及びLNA ENABLE信号をアサートすることを停止して、ＬＮＡ１０６をディセーブルとし、そしてそれを低電力消費モードとする。このように、入力信号が期待されない際にはＬＮＡ１０６を相対的に低電力モードで動作させ、入力信号が期待される際にはＬＮＡを相対的に高電力モードで動作させることにより、電力的に効率的に動作される。
次の受信サイクル時には、タイミング生成器１０２は再度、BIAS VOLTAGE ENABLE信号をアサートして、バイアス電圧設定回路１０２に対してＬＮＡバイアス電圧Ｖdd_Lnaを設定させる。本例では、ＬＮＡ１０６は既に動作しているから、外部キャパシタＣの両端にはいくらかの残留電圧があるかもしれず、電圧設定回路１０４はこれを用いて、ＬＮＡ１０６の引き続く動作のためのＬＮＡバイアス電圧Ｖdd_Lnaを設定する。再度、本方法で、受信機１００は、前の動作から残り得る残留ポテンシャルエネルギーを用いてＬＮＡ１０６に電力を供給することにより、電力的に効率的に動作される。先の受信サイクルにより、タイミング生成器１０２は次にLNA ENABLE信号をアサートして、受信信号パルスを適切に増幅するように、比較的速い方法で、ＬＮＡ１０６をイネーブルとする。本例では、入力信号パルスは、２番目の受信ウィンドウ内で比較的遅く受信され、これは論理lowのような別の特定の方法で解釈され得る。
図３は、本発明の別の側面に従った典型的なイネーブル回路を含む典型的な低ノイズ増幅器（ＬＮＡ）３００の回路図を例示する。ＬＮＡ３００は、先に議論したＬＮＡ１０６の一例であり得る。より具体的には、ＬＮＡ３００は、ｐチャネル電界効果トランジスタ（ＦＥＴ）Ｍ１及びＭ２の対、ｎチャネルＦＥＴ Ｍ３及びＭ４の対、並びに抵抗Ｒ１及びＲ２の対を備える。ｐチャネルＦＥＴ Ｍ１及びＭ２のソースは、バイアス電圧Ｖdd_Lnaを受信するように適合される。ＦＥＴ Ｍ１及びＭ４のゲートは、先に議論されたLNA ENABLE信号を受信するように適合される。
ＦＥＴ Ｍ２及びＭ３のゲートは、入力信号を受信するように適合される。出力信号は、ＦＥＴ Ｍ３及びＭ２のドレインで生成される。ＦＥＴ Ｍ１のドレインは、入力信号端子（及びＦＥＴ Ｍ２及びＭ３のゲート）に電気的に結合される。抵抗Ｒ１は、ＦＥＴ Ｍ４のソースと入力信号端子（ＦＥＴ Ｍ２及びＭ３のゲート）との間に電気的に結合される。抵抗Ｒ２は、ＦＥＴ Ｍ４のドレインと出力信号端子（ＦＥＴ Ｍ２及びＭ３のドレイン）との間に電気的に結合される。ＦＥＴ Ｍ３のソースはＶss電位に電気的に結合され、これは接地電位、またはＶdd_Lnaよりも負の電位であり得る。
動作時において、ＬＮＡ３００は、LNA ENABLE信号がlow論理レベルである際には低電力消費モードとなる。ＦＥＴ Ｍ１のゲート上のlow論理レベルにより、ＦＥＴ Ｍ１はオンされる。これにより、電圧Ｖdd_LnaがＦＥＴ Ｍ２及びＭ３のゲートに印加される。これにより、ＦＥＴ Ｍ２はオフされ、ＦＥＴ Ｍ３はオンされる。更に、ＦＥＴ Ｍ４のゲートに印加されたlow論理レベルのLNA ENABLE信号により、ＦＥＴ Ｍ４はオフされる。よって、低電力消費モードでは、ＬＮＡ３００の出力信号端子は、ＦＥＴ Ｍ３がオンすること及びＦＥＴ Ｍ２がオフすることにより、ほぼＶss電位となる。入力信号端子は、ＦＥＴ Ｍ１がオンすることにより実質的にＶdd_Lna電位となり、ＦＥＴ Ｍ４がオフすることにより、出力信号端子から実質的に分離される。
LNA ENABLE信号がlow論理レベルからhigh論理レベルに遷移すると、ＦＥＴ Ｍ１はオフし、ＦＥＴ Ｍ４はオンする。LNA ENABLE信号がhigh論理レベルに遷移する前は、入力信号端子の電圧は実質的にＶdd_Lna電位であり、ＦＥＴ Ｍ３はオンしていたので、ＦＥＴ Ｍ４がオンすることにより、電荷が入力信号端子から、抵抗Ｒ１、ＦＥＴ Ｍ４のソース及びドレイン、抵抗Ｒ２、並びにＦＥＴ Ｍ３のソース及びドレインを介して、Ｖssに流れる。これにより、入力信号端子の電圧が降下し、よってＦＥＴ Ｍ２をより電流が流れるようにし、ＦＥＴ Ｍ３をより電流が流れないようにする。
入力信号端子の電圧は、ＦＥＴ Ｍ２及びＭ３によって流れる電流の実質的な均衡に至るまで、降下する。均衡状態では、入力信号端子（例えばＦＥＴ Ｍ２及びＭ３のゲート）の電圧は、ほぼＶdd_Lna／２となる。この状態が生じると、ＦＥＴ Ｍ２及びＭ３の両方は、実質的に同じ線形領域にバイアスされ、ＦＥＴ Ｍ２及びＭ３は優遇的（complimentary）なプッシュプルデバイス（complimentary push-pull devices）として動作し、出力信号を生成するように入力信号を増幅する。LNA ENABLE信号がhigh論理レベルに遷移する際のＦＥＴ Ｍ２及びＭ３のセルフバイアスは、比較的短い規定された時間間隔で生じるため、これによりＬＮＡ３００は、必要に応じて入力信号を増幅するように、速やかに設定されることができる。入力信号が処理されると、LNA ENABLE信号はlow論理レベルに設定されて、上記議論したようにＬＮＡ３００は再度、低電力消費モードとされる。
図４は、この発明の別の側面に従った典型的なイネーブル回路を含む別の典型的な低ノイズ増幅器（ＬＮＡ）４００の回路図を例示する。ＬＮＡ４００は、前に議論されたＬＮＡ１０６の別の例であり得る。より具体的には、ＬＮＡ４００は、ｐチャネルＦＥＴ Ｍ２、３つのｎチャネルＦＥＴ Ｍ１、Ｍ３、及びＭ４、抵抗Ｒ１及びＲ２の対、並びにインバータＩ１及びＩ２の対を備える。ｐチャネルＦＥＴ Ｍ２のソースは、バイアス電圧Ｖdd_Lnaを受信するように適合されている。インバータＩ１の入力は、前に議論されたLNA ENABLE信号を受信するように適合されている。
ＦＥＴ Ｍ２及びＭ３のゲートは、入力信号を受信するように適合される。出力信号は、ＦＥＴ Ｍ２及びＭ３のドレインに生成される。ＦＥＴ Ｍ１のドレインは、入力信号端子（ＦＥＴ Ｍ２及びＭ３のゲート）に電気的に結合される。抵抗Ｒ１は、ＦＥＴ Ｍ４のソースと入力信号端子（ＦＥＴ Ｍ２及びＭ３のゲート）との間に電気的に結合される。抵抗Ｒ２は、ＦＥＴ Ｍ４のドレインと出力信号端子（ＦＥＴ Ｍ２及びＭ３のドレイン）との間に電気的に結合される。ＦＥＴ Ｍ１及びＭ３のソースはＶssに電気的に結合され、Ｖssは接地電位またはＶdd_Lnaよりもより負の電位であり得る。インバータＩ１の出力は、ＦＥＴ Ｍ１のゲート及びインバータＩ２の入力に電気的に結合される。インバータＩ２の出力は、ＦＥＴ Ｍ４のゲートに電気的に結合される。
動作時においてＬＮＡ４００は、LNA ENABLE信号がlow論理レベルにある際には低電力消費モードにある。インバータＩ１は、low論理レベルを反転してhigh論理レベルを生成する。このhigh論理レベルによりＦＥＴ Ｍ３はオンし、これにより入力信号端子（ＦＥＴ Ｍ２及びＭ３のゲート）は、接地されまたはＶss電位を印加される。ＦＥＴ Ｍ２及びＭ３のゲートにおける接地またはＶss電位により、ＦＥＴ Ｍ２はオンされ、ＦＥＴ Ｍ３はオフされる。インバータＩ２は、インバータＩ１の出力におけるhigh論理レベルを反転して、ＦＥＴ Ｍ４のゲートにlow論理レベルを生成する。これによりＦＥＴ Ｍ４はオフし、これにより出力信号端子を入力信号端子から分離する。低電力モードでは、出力信号端子の電圧はほぼＶdd_Lnaであり、ＬＮＡ３００は、ＦＥＴ Ｍ１及びＭ３がオフしているために、わずかな電流を流すのみである。
LNA ENABLEがlow論理レベルからhigh論理レベルに遷移すると、インバータＩ１はlow論理レベルを生成し、これによりＦＥＴ Ｍ１がオフする。インバータＩ２は、インバータＩ１の出力のlow論理レベルを反転してhigh論理レベルを生成し、これによりＦＥＴ Ｍ４をオンする。LNA ENABLE信号がhigh論理レベルに遷移する前は、出力信号端子の電圧はほぼＶdd_Lna電位であったから、ＦＥＴ Ｍ４がオンすることにより、電荷が出力信号端子から入力信号端子に流れ、これにより入力信号端子の電圧が上昇する。
入力信号端子の電圧は、ＦＥＴ Ｍ２及びＭ３によって流れる電流の実質的な均衡が生じるまで、上昇する。均衡状態では、入力信号端子（ＦＥＴ Ｍ２及びＭ３のゲート）の電圧は、ほぼＶdd_Lna／２となる。この状態が生じると、ＦＥＴ Ｍ２及びＭ３の両方は、実質的に同じ線形領域にバイアスされ、ＦＥＴ Ｍ２及びＭ３は優遇的（complimentary）なプッシュプルデバイスとして動作し、出力信号を生成するように入力信号を増幅する。LNA ENABLE信号がhigh論理レベルに遷移する際のＦＥＴ Ｍ２及びＭ３のセルフバイアスは、比較的短い規定された時間間隔で生じるため、これによりＬＮＡ４００は、必要に応じて入力信号を増幅するように、速やかに設定されることができる。入力信号が処理されると、LNA ENABLE信号はlow論理レベルに設定されて、上記議論したようにＬＮＡ４００は再度、低電力消費モードとされる。
図５は、本開示の別の側面に従った典型的なバイアス設定回路５００の回路図を例示する。バイアス電圧設定回路５００は、先に議論したバイアス電圧設定回路１０４の一例であり得る。バイアス電圧設定回路５００は、ＬＮＡのバイアス電圧Ｖdd_Lnaを設定する。先に議論したように、ＬＮＡの動作の後に外部キャパシタの両端にいくらかの残留電圧があれば、バイアス電圧設定回路５００はこの残留電圧を用いて、ＬＮＡの次の動作サイクルのためのＶdd_Lnaを確立する。このようにして、バイアス電圧設定回路５００は、ＬＮＡまたはＬＮＡを組み込む受信機の電力効率を向上する。
より具体的には、バイアス電圧設定回路５００は、コントローラ５０２、可変キャパシタ５０６、チップ外部のキャパシタ（off-chip capacitor）Ｃ、並びにＦＥＴ Ｔ１及びＴ２の対を備える。コントローラ５０２は、タイミング生成器１０２からBIAS VOLTAGE ENABLE信号を受信する入力を含む。コントローラ５０２は更に、電圧Ｖdd_Chip、Ｖdd_Lna、及びＶssを受信する入力を含み、Ｖssは接地電位であり得る。コントローラ５０２は更に、可変キャパシタ５０６の両端に電圧Ｖdd_Boostを生成し、ＦＥＴ Ｔ１及びＴ２のゲートにそれぞれ制御信号を生成する出力を含む。電圧Ｖdd_Boostは、Ｖdd_Chipよりも高くても良いし低くても良い。コントローラ５０２はまた、可変キャパシタ５０６の調整ワード（Tuning Word）を生成する出力を含む。
ＦＥＴ Ｔ１のソースは、電圧Ｖdd_Chipを受信するように適合される。ＦＥＴ Ｔ１のドレインは、外部キャパシタＣの一端と、ＦＥＴ Ｔ２のドレインとに電気的に結合される。ＬＮＡのバイアス電圧Ｖdd_Lnaは、ＦＥＴ Ｔ１のドレインに生成される。キャパシタＣの他端はＶss電位に電気的に結合され、先に議論したようにこれは接地電位であり得る。ＦＥＴ Ｔ２のソースは、Ｖdd_Boostレール（rail）と、可変キャパシタ５０６の一端とに電気的に結合される。可変キャパシタ５０６の他端は、Ｖssに電気的に結合される。バイアス電圧設定回路５００の動作は以下に説明される。
図６は、本開示の別の側面に従った典型的なバイアス電圧設定回路５００によって生成及び／または処理される典型的な信号のタイミング図を例示する。ＬＮＡの最初の動作の前に、Ｖdd_Lnaの電圧はＶ０として表され、これはゼロ（０）ボルトであり得る。コントローラ５０２は、現在の電圧Ｖdd_Lna（この例ではＶ０）に基づいて、可変キャパシタ５０６に電圧Ｖdd_Boost及び調整ワードを生成する。本質的には、コントローラ５０２は電圧Ｖ０を参照電圧と比較して、可変キャパシタ５０６についての適切な容量及び電圧Ｖdd_Boostを選択する。本例では、電圧Ｖ０は比較的小さいので（例えば、〜０Ｖ）、コントローラ５０２は、指定されたＶdd_Lna電圧が確立されるように外部キャパシタＣに必要な電荷を転送可能なように、比較的高い電圧Ｖdd_Boostを生成し、可変キャパシタ５０６を比較的高い容量に調整する。
タイミング生成器１０２から受信したBIAS VOLTAGE ENABLE信号に応答して、コントローラ５０２は、ＦＥＴ Ｔ１のゲートにパルスを送る。これによりＦＥＴ Ｔ１は一時的にオンし、Ｖdd_ChipをキャパシタＣに印加する。これに応答して、電圧Ｖdd_LnaはＶ０からＶ１１に上昇する。その後、コントローラ５０２はＦＥＴ Ｔ２のゲートにパルスを送信する。これによりＦＥＴ Ｔ２は一時的にオンし、可変キャパシタ５０６から外部キャパシタＣに電荷が転送される。これに応答して、電圧Ｖdd_LnaはＶ１１からＶ１２（ＬＮＡにつき指定されたバイアス電圧）に上昇する。そしてLNA ENABLE信号がアサートされて、入力信号パルスについての受信ウィンドウを形成する時間間隔の間、ＬＮＡがイネーブルとされる。本例においてＦＥＴ Ｔ２は、可変キャパシタ５０６から外部キャパシタＣに必要な電荷を転送するに足りる時間の間のみオンされるが、ＦＥＴ Ｔ２が、ＬＮＡがイネーブルとされている間オンされてもよいことが理解されるべきである。タイミング図に示すように、ＬＮＡの動作の間、電圧Ｖdd_LnaはＶ１２からＶ１３に降下する。
２番目の動作サイクルにおいて、コントローラ５０２は、現在の電圧Ｖdd_Lna（本例では、今はＶ１３）に基づいて、可変キャパシタ５０６の別の調整ワードを生成する。上で議論したように、コントローラ５０２は電圧Ｖ１３を参照電圧と比較して、可変キャパシタ５０６の適切な容量を選択する。本例では、ＬＮＡの前の動作から使い残した、外部キャパシタＣの両端に残された残留電圧により、電圧Ｖ１３はＶ０よりも高いかもしれないため、コントローラ５０２は、可変キャパシタ５０６を比較的低い容量に調整し、比較的低い電圧Ｖdd_Boostを生成する。なぜなら、ＬＮＡの指定されたＶdd_Lna電圧を得るために、同じ量の電荷を外部キャパシタＣに転送する必要がないからである。このようにして、バイアス電圧設定回路５００は、ＬＮＡの前の動作からの残留電圧を用いて、現在のバイアス電圧Ｖdd_Lnaを確立する。これにより受信機の電力効率が向上される。なぜなら、Ｃの残留電荷が、ある受信期間から次の受信期間に保持されるからである。
２番目のサイクルの動作は、最初のサイクルの動作と同様である。より具体的には、タイミング生成器１０２から受信したタイミング信号に応答して、コントローラ５０２はＦＥＴ Ｔ１のゲートにパルスを送信する。これによりＦＥＴ Ｔ１は一時的にオンし、Ｖdd_ChipをキャパシタＣに印加する。これに応答して、電圧Ｖdd_LnaはＶ１３からＶ２１に上昇する。再度、タイミング生成器１０２から受信した別のタイミング信号に応答して、コントローラ５０２はＦＥＴ Ｔ２のゲートにパルスを送信する。これによりＦＥＴ Ｔ２は一時的にオンし、可変キャパシタ５０６から外部キャパシタＣに電荷が転送される。これに応答して、電圧Ｖdd_LnaはＶ２１からＶ２２（ＬＮＡにつき指定されたバイアス電圧）に上昇する。そしてLNA ENABLE信号がアサートされて、入力信号パルスについての受信ウィンドウを形成する時間間隔の間、ＬＮＡがイネーブルとされる。タイミング図に示すように、ＬＮＡの動作の間、電圧Ｖdd_LnaはＶ２２からＶ２３に降下する。このプロセスは、タイミング図に示すように、ＬＮＡのＮ番目の動作サイクルまで繰り返される。
与えられた例では、バイアス電圧設定回路５００はＬＮＡのバイアス電圧の設定に関連して説明されてきたが、この回路は他のデバイスのバイアス電圧を設定するために用いられても良いことが理解されるだろう。この場合もやはり、バイアス電圧設定回路は、デバイスの先の動作からの残留電圧を有効に利用することで、本デバイスの新たなバイアス電圧を確立する。これは、上で議論されたようなＬＮＡのみならず、あらゆるデバイスのバイアス電圧を設定する電力効率の高い方法である。なぜなら、Ｃの残留電荷が、ある受信期間から次の受信期間に保持されるからである。
図７は、本開示の別の側面に従った典型的な受信機を含む典型的な通信デバイス７００のブロック図を例示する。通信デバイス７００は、他の通信デバイスにデータを送信し、他の通信デバイスからデータを受信するのに特に適し得る。通信デバイス７００は、アンテナ７０２、Ｔｘ／Ｒｘ分離デバイス７０４、フロントエンド受信部７０６、ＲＦ-to-ベースバンド受信部７０８、ベースバンドユニット７１０、ベースバンド-to-ＲＦ送信部７１２、送信機７１４、データ受信機７１６、及びデータ生成器７１８を備える。受信機７０６は、ＬＮＡ３００及び４００の１つまたはそれ以上並びにバイアス電圧設定回路５００を含む、前に議論された受信機１００の構成要素の少なくとも幾つかとして構成され、またはそれを含み得る。
動作時においてデータプロセッサ７１６は、リモートの通信デバイスからＲＦ信号を受け取るアンテナ７０２、この信号をフロントエンド受信部７０６に送るＴｘ／Ｒｘ分離デバイス７０４、この受信した信号を増幅する受信機フロントエンド７０６、ＲＦ信号をベースバンド信号に変換するＲＦ-to-ベースバンド受信部７０８、及びベースバンド信号を処理して受信データを判断するベースバンドユニット７１０を介して、リモートの通信デバイスからデータを受信し得る。そしてデータ受信機７１６は、受信データに基づいて、１つまたはそれ以上の決められた動作を実行し得る。例えばデータプロセッサ７１６は、マイクロプロセッサ、マイクロコントローラ、縮小命令セットコンピュータ（ＲＩＳＣ）プロセッサ、ディスプレイ、スピーカのようなトランスデューサを含むヘッドセットのようなオーディオデバイス、医療機器、靴（shoe）、腕時計、データに応答するロボットのようなまたは機械的なデバイス、ディスプレイ、１つまたはそれ以上の発光ダイオード（ＬＥＤ）のようなユーザインターフェースなどを含み得る。
更に、動作時においてデータ生成器７１８は、送信データを送信のためのベースバンド信号に処理するベースバンドユニット７１０、このベースバンド信号をＲＦ信号に変換するベースバンド-to-ＲＦ送信部７１２、無線媒体を介した送信に適切なようにこのＲＦ信号を調整する送信機７１４、ＲＦ信号をアンテナ７０２に送りつつ受信機フロントエンド７０６への入力を分離するＴｘ／Ｒｘ分離デバイス７０４、及びＲＦ信号を無線媒体に放射するアンテナ７０２を介して、別の通信デバイスへの送信のための送信データを生成し得る。データ生成器７１８は、センサまたはその他のタイプのデータ生成器であり得る。例えばデータ生成器７１８は、マイクロプロセッサ、マイクロコントローラ、ＲＩＳＣプロセッサ、キーボード、マウスまたはトラックボールのようなポインティングデバイス、マイクのようなトランスデューサを含むハンドセットのようなオーディオデバイス、医療機器、靴（shoe）、データを生成するロボットのようなまたは機械的なデバイス、ディスプレイ、１つまたはそれ以上の発光ダイオード（ＬＥＤ）のようなユーザインターフェースなどを含み得る。
図８は、本開示の別の側面に従った典型的な受信機を含む典型的な通信デバイス８００のブロック図を例示する。通信デバイス８００は、他の通信デバイスからデータを受信するのに特に適し得る。通信デバイス８００は、アンテナ８０２、フロントエンド受信機８０４、ＲＦ-to-ベースバンド送信部８０６、ベースバンドユニット８０８、及びデータ受信機８１０を備える。受信機８０４は、ＬＮＡ３００及び４００の１つまたはそれ以上並びにバイアス電圧設定回路５００を含む、前に議論された受信機１００の構成要素の少なくとも幾つかとして構成され、またはそれを含み得る。
動作時においてデータプロセッサ８１０は、リモートの通信デバイスからＲＦ信号を受け取るアンテナ８０２、この受信した信号を増幅する受信機フロントエンド８０４、ＲＦ信号をベースバンド信号に変換するＲＦ-to-ベースバンド受信部８０６、及びベースバンド信号を処理して受信データを判断するベースバンドユニット８０８を介して、リモートの通信デバイスからデータを受信し得る。そしてデータ受信機８１０は、受信データに基づいて、１つまたはそれ以上の決められた動作を実行し得る。例えばデータプロセッサ８１０は、マイクロプロセッサ、マイクロコントローラ、縮小命令セットコンピュータ（ＲＩＳＣ）プロセッサ、ディスプレイ、スピーカのようなトランスデューサを含むヘッドセットのようなオーディオデバイス、医療機器、靴（shoe）、腕時計、データに応答するロボットのようなまたは機械的なデバイス、ディスプレイ、１つまたはそれ以上の発光ダイオード（ＬＥＤ）のようなユーザインターフェースなどを含み得る。
図９Ａは、本明細書で述べられたあらゆる通信システムで使用され得るパルス変調の例として、異なるパルス繰り返し周波数（ＰＲＦ：pulse repetition frequencies）で規定された種々のチャネル（チャネル１及び２）を例示する。より具体的には、チャネル１のパルスは、パルス間の遅延期間（pulse-to-pulse delay period）９０２に対応するパルス繰り返し周波数（ＰＲＦ）を有する。これに対してチャネル２のパルスは、パルス間遅延期間９０４に対応するパルス繰り返し周波数（ＰＲＦ）を有する。よってこの方法は、２つのチャネル間でのパルス衝突の可能性の比較的低い疑似直交チャネル（pseudo-orthogonal channel）を規定するために使用され得る。より具体的には、パルスにつき低いデューティサイクルの使用により、パルス衝突の可能性を低くし得る。例えば、パルス繰り返し周波数（ＰＲＦ）の適切な選択により、所定のチャネルについての実質的に全てのパルスが、他のチャネルについてのパルスと異なる時間に送信され得る。
所定のチャネルにつき規定されたパルス繰り返し周波数（ＰＲＦ）は、データレート、またはそのチャネルにサポートされたレートに依存し得る。例えば、非常に低いデータレート（例えば、数キロビット／秒、すなわちＫｂｐｓのオーダー）をサポートするチャネルは、対応する低いパルス繰り返し周波数（ＰＲＦ）を使用し得る。これに対して、比較的高いデータレート（例えば、数メガビット／秒、すなわちＭｂｐｓのオーダー）をサポートするチャネルは、対応してより高いパルス繰り返し周波数（ＰＲＦ）を使用し得る。
図９Ｂは、本明細書で述べられたあらゆる通信システムで使用され得る変調の例として、異なるパルス位置またはオフセット（pulse positions or offset）で規定された種々のチャネル（チャネル１及び２）を例示する。チャネル１のパルスは、第１のパルスオフセット（所定の時刻に対して（図示せず））に従って、線９０６で表される時刻に生成される。これに対してチャネル２のパルスは、第２のパルスオフセットに従って、線９０８で表される時刻に生成される。パルスオフセット差（矢印９１０で表される）をパルス間に与えることにより、本方法は、２つのチャネル間でのパルス衝突の可能性を低減するために使用され得る。（例えば本明細書で議論されたように）チャネルにつき規定されるその他のシグナリング・パラメータ（signaling parameter）、及びデバイス間のタイミングの精度（例えば相対的なクロックドリフト）に依存して、種々の異なるパルスオフセットが、直交または疑似直交チャネルをもたらすために使用され得る。
図９Ｃは、本明細書で述べられたあらゆる通信システムで使用され得る、種々の時間ホッピング・シーケンス変調（timing hopping sequence modulation）で規定された種々のチャネル（チャネル１及び２）を例示する。例えば、チャネル１のパルス９１２は、ある時間ホッピング・シーケンスに従って生成され、チャネル２のパルス９１４は、別の時間ホッピング・シーケンスに従って生成され得る。使用される特定のシーケンス及びデバイス間のタイミング精度に依存して、本方法は、直交または疑似直交チャネルをもたらすために使用され得る。例えば、時間ホッピングされたパルス位置は周期的では無く、これにより隣接チャネルから、繰り返されるパルスの衝突の可能性を低減する。
図９Ｄは、本明細書で述べられたあらゆる通信システムで使用され得るパルス変調の例として、種々のタイム・スロット（time slot）で規定された種々のチャネル（チャネル１及び２）を例示する。チャネルＬ１のパルスはある時刻で生成される。同様に、チャネルＬ２のパルスは別の時刻で生成される。同様にして、チャネルＬ３のパルスは更に別の時刻で生成される。一般的に、異なるチャネルに関連する時刻は同時に発生せず、または直交し、これにより、種々のチャネル間の干渉を低減しまたは撲滅する。
パルス変調スキームに従ってチャネルを定義するために、その他の方法が使用されても良いことが理解されるべきである。例えばチャネルは、種々の拡張疑似乱数（spreading pseudo-random number）シーケンス、またはその他の適切なパラメータまたは複数のパラメータに基づいて規定されても良い。更にチャネルは、２つまたはそれ以上のパラメータの組み合わせに基づいて規定されても良い。
図１０は、本開示の別の側面に従った、種々のチャネルを介して互いに通信する様々なウルトラ・ワイドバンド（ＵＷＢ：ultra-wide band）通信デバイスのブロック図を例示する。例えば、ＵＷＢデバイス１ １００２は、２つの並列（concurrent）するＵＷＢチャネル１及び２を介してＵＷＢデバイス２ １００４と通信する。ＵＷＢデバイス１００２は、単一のチャネル３を介してＵＷＢデバイス３ １００６と通信する。そしてＵＷＢデバイス３ １００６は、単一のチャネル４を介してＵＷＢデバイス４ １００８と通信している。その他の構成も可能である。この通信デバイスは多くの様々なアプリケーションに使用され、そして例えばヘッドセット、マイク、生体測定センサ、心拍計、歩数計、心電図デバイス、腕時計、靴、リモートコントロール、スイッチ、タイヤの空気圧モニタ、またはその他の通信デバイスに実装され得る。
図１１は、本開示の別の側面に従った典型的な装置１１００のブロック図を例示する。装置１１００は、共通に結合されて入力信号を受信する入力と、共通に結合されて出力信号が生成される出力とを有する第１及び第２の優遇型（complimentary）デバイスを含む、入力信号についてのモジュール１１０２を備える。装置１１００は更に、第１及び第２の優遇型デバイスの入力及び出力を結合し、処理モジュール１１０２がイネーブルとされる場合に第１及び第２の優遇型デバイスに対して実質的に同じ電流を流させるように適合されたモジュール１１０４を含む。
本開示のあらゆる上記側面は、多くの様々なデバイスにおいて実装され得る。例えば、上記議論された医療用アプリケーションに加えて、本開示の側面は、保険及び健康用のアプリケーションに適用され得る。更に、本開示の側面は、種々のタイプのアプリケーションにつき複数の状況で実施され得る。本明細書で述べられたような本開示のあらゆる側面を組み込み得る、その他の多数のアプリケーションがある。
本開示の様々な側面が、上記で述べられてきた。本明細書の教示が広く様々な形態で実施され得ること、及び本明細書で開示されたあらゆる特定の構造、機能、またはその両方が単なる典型例に過ぎないことは明白であるべきである。本明細書の教示に基づき、当業者は、本明細書に開示された側面が、あらゆるその他の側面とは無関係に実施可能であり、そしてこれらの側面の２つまたはそれ以上が種々の方法で組み合わされ得ることを理解するべきである。例えば、本明細書で説明された任意の数の側面を用いて装置は実装され、または方法は実施され得る。更に、本明細書で説明された側面の１つまたはそれ以上に加えて、またはそれ以外に、その他の構造、機能、または構造及び機能を用いて、そのような装置は実装され、またはそのような方法は実施され得る。上記概念のいくつかの例として、いくつかの側面では、並行するチャネル（concurrent channel）は、パルス繰り返し周波数に基づいて確立され得る。いくつかの側面では、並行するチャネルは、パルスの位置またはオフセットに基づいて確立され得る。いくつかの側面では、並行チャネルは、時間ホッピング・シーケンスに基づいて確立され得る。いくつかの側面では、並行するチャネルは、パルス繰り返し周波数、パルス位置またはオフセット、及び時間ホッピング・シーケンスに基づいて確立され得る。
当業者は、情報及び信号が、あらゆる様々な異なる技術及び方法を用いて表され得ることを理解するだろう。例えば、上記説明にわたって言及され得るデータ、命令、コマンド、情報、信号、ビット、シンボル、及びチップは、電圧、電流、電磁波、磁場または磁粒、光学場または光子、またはこれらのあらゆる組み合わせにより表され得る。
当業者は更に、本明細書で開示された側面に関連して述べられた種々の例示的な論理ブロック、モジュール、プロセッサ、手段、回路、及びアルゴリズムステップが、電子的なハードウェア（例えば、デジタル実装、アナログ実装、またはこの２つの組み合わせであり、これらはソース・コーディングまたはその他のいくつかの方法を用いて設計され得る）、命令を組み込むプログラムまたはデザインコードの様々な形態（これらは本明細書において便宜上、“ソフトウェア”または“ソフトウェアモジュール”と呼ばれ得る）、または両者の組み合わせとして実装され得ることを理解するだろう。ハードウェア及びソフトウェアのこの互換性を明確に例示するために、様々な例示的な要素部品、ブロック、モジュール、回路、及びステップは、一般にそれらの機能に関して上で述べられてきた。そのような機能がハードウェアまたはソフトウェアとして実施されるか否かは、特定のアプリケーション及びシステム全体に課せられた設計制限に依存する。当業者は、記述した機能を特定の各アプリケーションのために様々な方法で実施し得るが、そのような実施の決定は本開示の範囲から逸脱するものと解釈されるべきでない。
本明細書に開示された側面に関連して述べた様々な例示の論理ブロック、モジュール、及び回路は、集積回路（“ＩＣ”）、アクセス端末、またはアクセスポイント内で実装され、またはこれらによって実行され得る。ＩＣは、本明細書で述べた機能を実行するように設計された汎用プロセッサ、デジタル信号プロセッサ（ＤＳＰ）、特定用途向け集積回路（ＡＳＩＣ）、フィールドプログラマブルゲートアレイ（ＦＰＧＡ）、またはプログラマブル論理デバイス、ディスクリートゲートまたはトランジスタ論理、ディスクリートハードウェア部品、電気部品、光学部品、機械部品、またはその任意の組合せを備えて良く、そしてＩＣは、ＩＣ内部、ＩＣ外部、またはその両方にあるコードまたは命令を実行し得る。汎用プロセッサはマイクロプロセッサであって良いが、これに代るものでは、プロセッサは任意の従来のプロセッサ、コントローラ、マイクロコントローラ、またはステートマシンであり得る。プロセッサはまた、計算デバイスの組合せ、例えば、ＤＳＰとマイクロプロセッサの組合せ、複数のマイクロプロセッサ、ＤＳＰコアと連係した１つまたはそれ以上のマイクロプロセッサ、または他の任意のそのような構成として実装され得る。
開示されたプロセスにおけるステップの特定の順序または階層は、サンプルとなるアプローチの一例であることが理解される。設計の選択に基づき、プロセスにおけるステップの具体的な順序または階層は、本開示の範囲内にありつつ、再配置され得ることが理解されるだろう。添付の方法の請求項は、見本となる種々のステップの要素を提示し、そして提示された具体的な順序または階層に限定されることを意味しない。
本明細書に開示された側面に関連して述べた方法またはアルゴリズムのステップは、直接、ハードウェアにおいて、プロセッサによって実行されるソフトウェアモジュールにおいて、またはその二つの組合せにおいて具体化され得る。ソフトウェアモジュール（例えば、実行可能な命令及び関連するデータを含む）及びその他のデータは、ＲＡＭメモリ、フラッシュメモリ、ＲＯＭメモリ、ＥＰＲＯＭメモリ、ＥＥＰＲＯＭメモリ、レジスタ、ハードディスク、リムーバブルディスク、ＣＤ−ＲＯＭ、または当技術分野で既知である他の形のあらゆるコンピュータ読み取り可能な記録媒体に存在し得る。例となる記録媒体は、例えばコンピュータ／プロセッサ（便宜上、本明細書では“プロセッサ”と呼び得る）のような機器に結合されることが出来、そのようなプロセッサは情報（例えばコード）をこの記録媒体から読み出し、情報を記録媒体に書き込むことが出来る。例となる記録媒体は、プロセッサと統合されても良い。プロセッサと記録媒体はＡＳＩＣ内にあっても良い。このＡＳＩＣはユーザ装置内にあっても良い。あるいは、プロセッサと記録媒体は、ディスクリート部品としてユーザ装置内にあっても良い。更に、いくつかの側面では、あらゆる適切なコンピュータプログラム製品が、本開示の側面の１つまたはそれ以上に関連するコードを備えるコンピュータ読み取り可能な媒体を備え得る。いくつかの側面では、コンピュータプログラム製品は、パッケージング部材を備えていても良い。
この発明が種々の側面に関連して述べられてきたが、この発明は更に変形可能であることが理解されるだろう。この出願は、この発明のあらゆる変形、使用、または適合をカバーすることを意図され、それは概してこの発明の原理に従い、そしてこの発明が属する技術内で既知の、そして慣習的なプラクティスに入る限りは、本開示からのそのような広がりを含む。
特許請求の範囲は以下の通りである。

Claims (31)

  1. 共通に結合された入力と、共通に結合された出力とを有する第１及び第２の優遇型（complimentary）デバイスを含む第１回路と、
    前記優遇型デバイスの前記入力と前記出力との間に結合されたその少なくとも一部を含む第２回路と
    を備え、前記第２回路は、前記第１回路がイネーブルとされている場合、前記優遇型デバイスに対して実質的に同じ電流を流させるように適合されている、装置。
  2. 前記第１回路がディセーブルとされている場合、前記優遇型デバイスの前記入力または出力に所定の電圧を確立するように適合された第３回路、を更に備える請求項１の装置。
  3. 前記第２または第３回路は、前記第１回路をイネーブルにするまたはディセーブルとする制御信号に応答するように適合される、請求項２の装置。
  4. 前記第２及び第３回路は、所定の一定時間内に前記第１回路をイネーブルとするように構成される、請求項３の装置。
  5. 前記第２回路は、前記優遇型デバイスに対して実質的に同じ電流を流させるため、前記優遇型デバイスの前記入力から電荷を除去する（remove）ように適合される、請求項１の装置。
  6. 前記第２回路は、前記優遇型デバイスに対して実質的に同じ電流を流させるため、前記優遇型デバイスの前記入力に電荷を送る（route）ように適合される、請求項１の装置。
  7. 前記優遇型デバイスは、ｐチャネル電界効果トランジスタ（ＦＥＴ）と、ｎチャネル電界効果トランジスタ（ＦＥＴ）とを備える、請求項１の装置。
  8. 前記第１回路は、低ノイズ増幅器（ＬＮＡ）を備える、請求項１の装置。
  9. 前記第２回路は、制御可能なスイッチに直列に結合された抵抗素子を備える、請求項１の装置。
  10. 前記第３回路は、前記所定の電圧の電圧源と、前記優遇型デバイスの前記入力または出力との間に設けられた制御可能なスイッチを備える、請求項２の装置。
  11. 入力信号を処理する方法であって、
    共通に結合された入力と、共通に結合された出力とを有する優遇型（complimentary）デバイスの対を用いて、前記入力信号を処理することと、
    前記デバイスに対して実質的に同じ電流を流させて、前記入力信号の前記処理をイネーブルにするために、前記デバイスの前記入力と前記出力とを結合することと
    を備える方法。
  12. 前記入力信号の前記処理をディセーブルとするために、前記優遇型デバイスの前記入力または出力に所定の電圧を確立すること、を更に備える請求項１１の方法。
  13. 前記優遇型デバイスの前記入力または出力に前記所定の電圧を確立することは、前記入力信号の前記処理をイネーブルにするかまたはディセーブルにするかを示す制御信号に応答する、請求項１２の方法。
  14. 前記入力信号の前記処理を、所定の一定時間内にイネーブルにすること、を更に備える請求項１１の方法。
  15. 前記優遇型デバイスに対して実質的に同じ電流を流させるために、前記優遇型デバイスの前記入力から電荷を除去する（remove）こと、を更に備える請求項１１の方法。
  16. 前記優遇型デバイスに対して実質的に同じ電流を流させるために、前記優遇型デバイスの前記入力に電荷を送る（route）こと、を更に備える請求項１１の方法。
  17. 前記優遇型デバイスは、ｐチャネル電界効果トランジスタ（ＦＥＴ）と、ｎチャネル電界効果トランジスタ（ＦＥＴ）とを備える、請求項１１の方法。
  18. 共通に結合された入力と、共通に結合された出力とを有する優遇型（complimentary）デバイスの対を用いて入力信号を処理する手段と、
    前記優遇型デバイスの前記入力と前記出力とを結合する手段と
    を備え、前記結合する手段は、前記処理する手段がイネーブルとされている場合に、前記優遇型デバイスに対して実質的に同じ電流を流させるように適合される、装置。
  19. 前記処理する手段がディセーブルとされている場合、前記優遇型デバイスの前記入力または出力に所定の電圧を確立する手段、を更に備える請求項１８の装置。
  20. 前記所定の電圧を確立する手段は、前記処理する手段をイネーブルまたはディセーブルにする制御信号に応答するよう適合される、請求項１９の装置。
  21. 前記結合する手段は、前記処理する手段を、所定の一定時間内にイネーブルにするように構成される、請求項１８の装置。
  22. 前記結合する手段は、前記優遇型デバイスに対して実質的に同じ電流を流させるために、前記優遇型デバイスの前記入力から電荷を除去する（remove）ように適合される、請求項１８の装置。
  23. 前記結合する手段は、前記優遇型デバイスに対して実質的に同じ電流を流させるために、前記優遇型デバイスの前記入力に電荷を送る（route）ように適合される、請求項１８の装置。
  24. 前記優遇型デバイスは、ｐチャネル電界効果トランジスタ（ＦＥＴ）と、ｎチャネル電界効果トランジスタ（ＦＥＴ）とを備える、請求項１８の装置。
  25. 前記処理する手段は、２０％またはそれ以上のオーダーのフラクショナル・スペクトル（fractional spectrum）、５００ＭＨｚまたはそれ以上のオーダーのスペクトル、または２０％またはそれ以上のオーダーのフラクショナル・スペクトルと５００ＭＨｚまたはそれ以上のオーダーのスペクトルを有する前記入力信号を処理するように適合される、請求項１８の装置。
  26. 前記処理する手段は、低ノイズ増幅器（ＬＮＡ）を備える、請求項１８の装置。
  27. 前記結合する手段は、制御可能なスイッチに直列に結合された抵抗素子を備える、請求項１８の装置。
  28. 前記所定の電圧を確立する手段は、前記所定の電圧の電圧源と、前記優遇型デバイスの前記入力または出力との間に設けられた制御可能なスイッチを備える、請求項１９の装置。
  29. 信号を処理するように適合され、共通に結合された入力と、共通に結合された出力とを有する第１及び第２の優遇型（complimentary）デバイスを備える第１回路と、
    前記優遇型デバイスの前記入力と前記出力との間に結合され、前記第１回路がイネーブルとされている場合、前記優遇型デバイスに対して実質的に同じ電流を流させるように適合された第２回路と、
    前記信号に基づいて音を生成するように適合されたトランスデューサと
    を備えるヘッドセット。
  30. 信号を処理するように適合され、共通に結合された入力と、共通に結合された出力とを有する第１及び第２の優遇型（complimentary）デバイスを備える第１回路と、
    前記優遇型デバイスの前記入力と前記出力との間に結合され、前記第１回路がイネーブルとされている場合、前記優遇型デバイスに対して実質的に同じ電流を流させるように適合された第２回路と、
    前記信号に基づいて表示（indication）を与えるように適合されたユーザインターフェースと
    を備える腕時計。
  31. 信号を処理するように適合され、共通に結合された入力と、共通に結合された出力とを有する第１及び第２の優遇型（complimentary）デバイスを備える第１回路と、
    前記優遇型デバイスの前記入力と前記出力との間に結合され、前記第１回路がイネーブルとされている場合、前記優遇型デバイスに対して実質的に同じ電流を流させるように適合された第２回路と、
    前記信号に基づいて、または応答して第２データを生成するように適合されたセンサと
    を備える検出装置。
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