KR101140962B1 - System and method of enabling a signal processing device in a relatively fast manner to process a low duty cycle signal - Google Patents

System and method of enabling a signal processing device in a relatively fast manner to process a low duty cycle signal Download PDF

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Abstract

낮은 듀티 사이클 애플리케이션들에 대한 수신기의 전력 효율성을 향상시키는 시스템 및 방법. 일 양상에서, 수신기는 필요시 인입 신호를 증폭시키기 위해 상대적으로 신속한 방식으로 인에이블되고, 이후 낮은 전력 소비 모드로 저잡음 증폭기(LNA)를 세팅하기 위해 디스에이블될 수 있는 LNA를 포함한다. 특히, LNA는 한 쌍의 상보적 디바이스들 및 신속하게 상기 상보적 디바이스들로 하여금 실질적으로 동일한 전류를 도통시키게 하도록 적응되는 인에이블 회로를 포함한다. 또다른 양상에서, LNA에 대한 현재 바이어스 전압을 설정하기 위해 이전 동작으로부터의 잔여 전압을 사용하는 바이어스 전압 생성 장치가 제공된다. 특히, 상기 장치는 고정된 커패시터에 인가되는 잔여 전압에 기초한 커패시턴스로 조정가능한 커패시터를 튜닝하고, 바이어스 전압을 설정하기 위해 커패시터들을 함께 커플링하도록 적응되는 제어기를 포함한다.A system and method for improving the power efficiency of a receiver for low duty cycle applications. In one aspect, the receiver includes an LNA that can be enabled in a relatively quick manner to amplify the incoming signal as needed and then disabled to set the low noise amplifier (LNA) in a low power consumption mode. In particular, the LNA includes a pair of complementary devices and an enable circuit that is adapted to quickly cause the complementary devices to conduct substantially the same current. In another aspect, a bias voltage generation device is provided that uses the residual voltage from a previous operation to set a current bias voltage for an LNA. In particular, the apparatus includes a controller adapted to tune the adjustable capacitor with a capacitance based on the residual voltage applied to the fixed capacitor and to couple the capacitors together to set the bias voltage.

Description

낮은 듀티 사이클 신호를 프로세싱하기 위해 상대적으로 빠른 방식으로 신호 프로세싱 디바이스를 인에이블시키는 시스템 및 방법{SYSTEM AND METHOD OF ENABLING A SIGNAL PROCESSING DEVICE IN A RELATIVELY FAST MANNER TO PROCESS A LOW DUTY CYCLE SIGNAL}SYSTEM AND METHOD OF ENABLING A SIGNAL PROCESSING DEVICE IN A RELATIVELY FAST MANNER TO PROCESS A LOW DUTY CYCLE SIGNAL}

본 발명은 일반적으로는 통신 시스템들에 관한 것이고, 더 구체적으로는 낮은 듀티 사이클 애플리케이션을 위한 수신기의 전력 효율성을 개선시키는 방법 및 시스템에 관한 것이다.The present invention relates generally to communication systems, and more particularly to a method and system for improving the power efficiency of a receiver for low duty cycle applications.

제한된 전원, 예를 들어, 배터리로 동작하는 통신 디바이스들은 통상적으로 의도된 기능을 제공하면서 상대적으로 작은 전력량을 소모하기 위한 기법들을 사용한다. 많아지고 있는 한가지 기법은 펄스 변조 기법들을 사용하여 신호들을 수신하는 것에 관한 것이다. 이 기법은 일반적으로 낮은 듀티 사이클 펄스들을 사용하여 정보를 수신하는 것 및 상기 펄스들을 수신하지 않는 시간들 동안 저전력 모드로 동작하는 것을 포함한다. 따라서, 이들 디바이스들에서, 전력 효율성은 수신기를 계속 동작시키는 통신 디바이스들보다 통상적으로 더 양호하다.Limited power sources, such as battery operated communication devices, typically use techniques to consume relatively small amounts of power while providing the intended functionality. One increasing technique relates to receiving signals using pulse modulation techniques. This technique generally involves receiving information using low duty cycle pulses and operating in a low power mode during times of not receiving the pulses. Thus, in these devices, power efficiency is typically better than communication devices that continue to operate the receiver.

이러한 타입의 수신 기법이 효과적이므로, 상기 수신기를 형성하는 디바이스들 중 하나 이상은 그것이 인입하는 낮은 듀티 사이클 펄스들을 효과적으로 프로세싱할 수 있도록 충분한 동작 상태로 그리고 신속하게 인에이블되어야 한다. 이는 수신기로 하여금 더 긴 시간 기간 동안 더 낮은 전력 소비 모드로 유지하게 하고, 인입 펄스들을 프로세싱하기 위해 요구되는 시간 동안 더 높은 전력 소비 모드에 있게 한다. 추가적으로, 하나 이상의 수신 디바이스들이 펄스를 프로세싱한 이후 남아 있는 임의의 잔여 포텐셜 에너지는 상기 수신기의 전력 효율성을 개선하기 위해 이용되어야 한다.Since this type of reception technique is effective, one or more of the devices forming the receiver must be enabled and quickly enabled to be capable of effectively processing the low duty cycle pulses it receives. This allows the receiver to remain in a lower power consumption mode for a longer period of time and to be in a higher power consumption mode for the time required to process incoming pulses. Additionally, any residual potential energy remaining after one or more receiving devices have processed the pulse should be used to improve the power efficiency of the receiver.

본 발명의 양상은 함께 커플링된 입력들 및 함께 커플링된 출력들을 가지는 제 1 및 제 2 상보적(complimentary) 디바이스들을 갖는 제 1 회로; 및 상기 상보적 디바이스들의 상기 입력들 및 출력들 사이에 커플링된 적어도 일부분을 포함하는 제 2 회로를 포함하는 장치에 관한 것이며, 상기 제 2 회로는 상기 제 1 회로가 인에이블되는 경우 상기 상보적 디바이스들로 하여금 실질적으로 동일한 전류를 도통시키게 하도록 적응된다. 또다른 양상에서, 추가적인 회로는 상기 제 1 회로가 디스에이블되는 경우 상기 상보적 디바이스들의 입력들 또는 출력들에 특정된 전압을 설정하도록 추가적으로 적응된다. 일 양상은 청구항의 적어도 하나의 엘리먼트를 포함할 수 있다.Aspects of the invention include a first circuit having first and second complementary devices having inputs coupled together and outputs coupled together; And a second circuit comprising at least a portion coupled between the inputs and outputs of the complementary devices, wherein the second circuit is configured to be complementary when the first circuit is enabled. It is adapted to cause the devices to conduct substantially the same current. In another aspect, the additional circuitry is further adapted to set a voltage specific to the inputs or outputs of the complementary devices when the first circuitry is disabled. One aspect may include at least one element of the claims.

또다른 양상에서, 제 2 회로는 증폭기를 인에이블 또는 디스에이블시키기 위한 제어 신호에 응답하도록 적응된다. 상기 제 2 회로는 특정된 일정한 시간 내에서 상기 제 1 회로를 인에이블시키도록 추가적으로 구성될 수 있다. 추가적으로, 상기 제 2 회로는 상기 상보적 디바이스들로 하여금 실질적으로 동일한 전류를 도통시키도록 하기 위해 상기 상보적 디바이스들의 입력들로 또는 상기 상보적 디바이스들의 입력들로부터 전하들을 추가 또는 제거하도록 적응될 수 있다. 또한, 제 2 회로는 상기 상보적 디바이스들로 하여금 동일한 전류를 도통시키게 하기 위해 상기 상보적 디바이스들의 입력들에 전하들을 라우팅하도록 적응될 수 있다. 상기 상보적 디바이스들은 p-채널 전계 효과 트랜지스터(FET) 및 n-채널 FET를 포함할 수 있다. 상기 장치는 대략 20% 이상의 부분 스펙트럼, 대략 500 MHz 이상의 스펙트럼, 또는 대략 20% 이상의 부분 스펙트럼 및 대략 500 MHz 이상의 스펙트럼을 갖는 입력 신호를 증폭시키도록 적응되는 수신기의 일부로서 사용될 수 있다.In another aspect, the second circuit is adapted to respond to a control signal for enabling or disabling the amplifier. The second circuit may be further configured to enable the first circuit within the specified constant time. Additionally, the second circuit can be adapted to add or remove charges to or from inputs of the complementary devices to cause the complementary devices to conduct substantially the same current. have. Also, a second circuit can be adapted to route charges to the inputs of the complementary devices to cause the complementary devices to conduct the same current. The complementary devices can include a p-channel field effect transistor (FET) and an n-channel FET. The device may be used as part of a receiver adapted to amplify an input signal having a partial spectrum of at least about 20% or more, a spectrum of at least about 500 MHz, or a spectrum of at least about 20% and a spectrum of at least about 500 MHz.

또다른 양상에서, 본 발명은 하나 이상의 컴포넌트들에 대한 바이어스 전압을 생성 또는 세팅하기 위한 장치에 관한 것이다. 특히, 상기 장치는 제 1 및 제 2 용량성 소자들, 및 상기 제 2 용량성 소자를 상기 제 1 용량성 소자 양단의 제 1 전압에 기초한 커패시턴스로 튜닝하고, 상기 제 1 용량성 소자 양단에 바이어스 전압을 설정하기 위해 상기 제 1 용량성 소자와 상기 튜닝된 제 2 용량성 소자를 커플링시키도록 적응되는 제어기를 포함한다. 상기 제어기는 제 1 전압의 소스를 상기 제 1 용량성 소자에 커플링시키도록 추가적으로 적응될 수 있다. 상기 제어기는 제 1 타이밍 신호에 응답하여 상기 제 1 전압 소스를 상기 제 1 용량성 소자에 커플링시키도록 추가로 적응되고, 제 2 타이밍 신호에 응답하여 튜닝된 제 2 용량성 소자를 상기 제 1 용량성 소자에 커플링시키도록 추가로 적응된다. 또다른 양상에서, 입력 신호를 프로세싱하기 위한 장치는 제 1 회로가 디스에이블되는 경우 상기 상보적 디바이스들의 입력들 또는 출력들에 특정된 전압을 설정하도록 적응되는 제 3 회로를 더 포함할 수 있고, 제 2 및 제 3 회로들은 특정된 일정한 시간 내에서 상기 제 1 회로를 인에이블시키도록 구성될 수 있다.In another aspect, the invention relates to an apparatus for generating or setting a bias voltage for one or more components. In particular, the apparatus tunes first and second capacitive elements, and the second capacitive element to a capacitance based on a first voltage across the first capacitive element, and biases across the first capacitive element. And a controller adapted to couple the first capacitive element and the tuned second capacitive element to set a voltage. The controller may be further adapted to couple a source of a first voltage to the first capacitive element. The controller is further adapted to couple the first voltage source to the first capacitive element in response to a first timing signal and to tune the second capacitive element tuned in response to a second timing signal to the first. It is further adapted to couple to the capacitive element. In another aspect, an apparatus for processing an input signal may further include a third circuit adapted to set a voltage specific to the inputs or outputs of the complementary devices when the first circuit is disabled, The second and third circuits may be configured to enable the first circuit within a specified constant time.

본 발명의 다른 양상들, 이점들 및 신규한 특징들은 첨부 도면들과 관련하여 고려될 때 본 발명의 후속하는 상세한 설명으로부터 명백해질 것이다.Other aspects, advantages and novel features of the invention will become apparent from the following detailed description of the invention when considered in conjunction with the accompanying drawings.

도 1은 본 발명의 일 양상에 따른 낮은 듀티 사이클 애플리케이션들을 위한 예시적인 수신기의 블록 다이어그램을 도시한다.
도 2는 본 발명의 또다른 양상에 따른 예시적인 수신기에 의해 생성 및/또는 프로세싱되는 예시적인 신호들의 타이밍 다이어그램을 도시한다.
도 3은 본 발명의 또다른 양상에 따라 예시적인 인에이블 회로를 포함하는 예시적인 저잡음 증폭기(LNA)의 개략적인 다이어그램을 도시한다.
도 4는 본 발명의 또다른 양상에 따른 예시적인 인에이블 회로를 포함하는 또다른 예시적인 저잡음 증폭기(LNA)의 개략적인 다이어그램을 도시한다.
도 5는 본 발명의 또다른 양상에 따른 예시적인 바이어스 전압 세팅 회로의개략적인 다이어그램을 도시한다.
도 6은 본 발명의 또다른 양상에 따른 예시적인 바이어스 전압 세팅 회로에 의해 생성 및/또는 프로세싱되는 예시적인 신호들의 타이밍 다이어그램을 예시한다.
도 7은 본 발명의 또다른 양상에 따른 예시적인 통신 디바이스의 블록 다이어그램을 도시한다.
도 8은 본 발명의 또다른 양상에 따른 또다른 예시적인 통신 디바이스의 블록 다이어그램을 도시한다.
도 9A-D는 본 발명의 또다른 양상에 따른 다양한 펄스 변조 기법들의 타이밍 다이어그램들을 도시한다.
도 10은 본 발명의 또다른 양상에 따른 다양한 채널들을 통해 서로 통신하는 다양한 통신 디바이스들의 블록 다이어그램을 도시한다.
도 11은 본 발명의 또다른 양상에 따른 예시적인 장치의 블록 다이어그램을 도시한다.1 shows a block diagram of an exemplary receiver for low duty cycle applications in accordance with an aspect of the present invention.
2 shows a timing diagram of example signals generated and / or processed by an example receiver in accordance with another aspect of the present invention.
3 shows a schematic diagram of an exemplary low noise amplifier (LNA) including an example enable circuit in accordance with another aspect of the present invention.
4 shows a schematic diagram of another exemplary low noise amplifier (LNA) incorporating an exemplary enable circuit in accordance with another aspect of the present invention.
5 shows a schematic diagram of an exemplary bias voltage setting circuit according to another aspect of the present invention.
6 illustrates a timing diagram of example signals generated and / or processed by an exemplary bias voltage setting circuit according to another aspect of the present invention.
7 shows a block diagram of an exemplary communications device in accordance with another aspect of the present invention.
8 shows a block diagram of another exemplary communication device in accordance with another aspect of the present invention.
9A-D show timing diagrams of various pulse modulation techniques in accordance with another aspect of the present invention.
10 shows a block diagram of various communication devices in communication with each other over various channels in accordance with another aspect of the present invention.
11 shows a block diagram of an exemplary apparatus according to another aspect of the present invention.

본 발명의 다양한 양상들이 아래에 설명된다. 여기서의 교지들이 매우 다양한 형태들로 구현될 수 있으며, 여기서 개시되는 임의의 특정 구조, 기능, 또는 이들 모두가 단지 대표적이라는 점이 이해되어야 한다. 여기서의 교지들에 기초하여, 당업자는 여기서 개시된 양상이 임의의 다른 양상과는 독립적으로 구현될 수 있으며, 이들 양상들 중 둘 이상이 다양한 방식들로 결합될 수 있다는 점을 이해해야 한다. 예를 들어, 여기서 설명된 양상들 중 임의의 개수의 양상을 사용하여 장치가 구현될 수 있거나 방법이 실행될 수 있다. 또한, 여기서 설명되는 양상들 중 하나 이상에 추가하여 또는 이들을 제외한 다른 구조, 기능성 또는 구조 및 기능성을 사용하여 이러한 장치가 구현될 수 있거나 이러한 방법이 실행될 수 있다. 상기 개념들 중 일부의 예로서, 일부 양상들에 있어서, 본 발명은 낮은 듀티 사이클 애플리케이션들을 위한 수신기의 전력 효율성을 개선하는 시스템 및 방법에 관한 것이다. 일 양상에서, 수신기는 인입 데이터 펄스를 증폭시키기 위해 상대적으로 빠른 방식으로 인에이블되고, 이후 저전력 소비 모드로 LNA를 세팅하기 위해 디스에이블될 수 있는 저잡음 증폭기(LNA)를 포함한다. 특히, LNA는 한 쌍의 상보적 디바이스들 및 신속하게 상기 상보적 디바이스들로 하여금 실질적으로 동일한 전류를 도통시키도록 적응되는 인에이블 회로를 포함한다. 또다른 양상에서, LNA에 대한 현재 바이어스 전압을 설정하기 위해 이전 동작으로부터의 잔여 전압을 사용하는 바이어스 전압 생성 장치가 제공된다. 특히, 상기 장치는 잔여 전압에 기초한 커패시턴스로 조정가능한 커패시터를 튜닝시키고, LNA에 대한 바이어스 전압을 형성하기 위해 커패시터들을 함께 커플링시키도록 적응되는 제어기를 포함한다.Various aspects of the invention are described below. It is to be understood that the teachings herein may be embodied in a wide variety of forms and that any particular structure, function, or both disclosed herein is merely representative. Based on the teachings herein, one of ordinary skill in the art should understand that an aspect disclosed herein may be implemented independently of any other aspect, and that two or more of these aspects may be combined in various ways. For example, an apparatus may be implemented or a method may be practiced using any number of aspects described herein. In addition, such an apparatus may be implemented or such a method may be practiced using other structure, functionality, or structure and functionality in addition to or other than one or more of the aspects described herein. As an example of some of the above concepts, in some aspects the present invention relates to a system and method for improving the power efficiency of a receiver for low duty cycle applications. In one aspect, the receiver includes a low noise amplifier (LNA) that can be enabled in a relatively fast manner to amplify incoming data pulses and then disabled to set the LNA to a low power consumption mode. In particular, the LNA includes a pair of complementary devices and an enable circuit that is adapted to quickly cause the complementary devices to conduct substantially the same current. In another aspect, a bias voltage generation device is provided that uses the residual voltage from a previous operation to set a current bias voltage for an LNA. In particular, the apparatus includes a controller adapted to tune the adjustable capacitor to a capacitance based on the residual voltage and to couple the capacitors together to form a bias voltage for the LNA.

도 1은 본 발명의 양상에 따른 낮은 듀티 사이클 애플리케이션들을 위한 예시적인 수신기(100)를 도시한다. 요약하면, 수신기(100)는 LNA가 인입 펄스를 증폭할 수 있도록 상대적으로 빠른 방식으로 LNA를 인에이블시키고, LNA가 저전력 소비 모드에 다시 있을 수 있도록 상대적으로 빠른 방식으로 상기 LNA를 디스에이블시키도록 구성되는 저잡음 증폭기(LNA)에 대한 인에이블 회로를 포함한다. 추가적으로, 상기 수신기(100)는 LNA의 후속 동작을 위한 바이어스 전압을 설정하기 위해 LNA의 이전 동작으로부터 남아 있는 잔여 전하들 또는 전압을 이용하는 바이어스 전압 세팅 회로를 포함한다. 이들 특징들은 수신기(100)의 전력 효율성을 개선하는 것을 보조한다.1 illustrates an example receiver 100 for low duty cycle applications in accordance with an aspect of the present invention. In summary, the receiver 100 enables the LNA in a relatively fast manner so that the LNA can amplify the incoming pulses, and disables the LNA in a relatively fast manner so that the LNA can be in a low power consumption mode again. It includes an enable circuit for a low noise amplifier (LNA) configured. Additionally, the receiver 100 includes a bias voltage setting circuit that uses the residual charges or voltage remaining from the previous operation of the LNA to set the bias voltage for subsequent operation of the LNA. These features help to improve the power efficiency of the receiver 100.

특히, 수신기(100)는 타이밍 생성기(102), 바이어스 전압 세팅 회로(104), 및 LNA에 대한 인에이블 회로를 포함하는 LNA(106)를 포함한다. LNA(106)는 입력 신호를 수신 및 증폭하여 출력 신호를 생성한다. 상기 입력 신호는 하나 이상의 낮은 듀티 사이클 펄스들로서 구성될 수 있다. LNA(106)는 LNA가 입력 신호 펄스를 증폭시킬 수 있도록 상대적으로 빠른 방식으로 LNA를 인에이블 시키고, LNA가 저전력 소비 모드에 있을 수 있도록 상대적으로 빠른 방식으로 LNA를 디스에이블 시키도록 구성되는 인에이블 회로를 내부적으로 포함한다.In particular, receiver 100 includes an LNA 106 that includes a timing generator 102, a bias voltage setting circuit 104, and an enable circuit for the LNA. LNA 106 receives and amplifies an input signal to produce an output signal. The input signal may be configured as one or more low duty cycle pulses. The LNA 106 is configured to enable the LNA in a relatively fast manner so that the LNA can amplify the input signal pulses, and to disable the LNA in a relatively fast manner so that the LNA can be in a low power consumption mode. Include the circuit internally.

바이어스 전압 세팅 회로(104)는 LNA(106)의 이전 동작으로부터 남아서 외부 커패시터(C)에 저장된 잔여 전압 또는 전하들을 이용함으로써 LNA(106)에 대한 바이어스 전압 Vdd_Lna을 셋업하도록 구성된다. 이하, 더 상세하게 논의될 바와 같이, 타이밍 생성기(102)는 바이어스 전압 Vdd_Lna의 셋업 및 개별 바이어스 전압 인에이블 및 LNA 인에이블 신호들의 사용에 의한 LNA(106)의 인에이블 및 디스에이블을 조정한다.The bias voltage setting circuit 104 is configured to set up the bias voltage Vdd_Lna for the LNA 106 by using the residual voltage or charges remaining in the external capacitor C remaining from the previous operation of the LNA 106. As will be discussed in more detail below, the timing generator 102 adjusts the enable and disable of the LNA 106 by the setup of the bias voltage Vdd_Lna and the use of individual bias voltage enable and LNA enable signals.

도 2는 본 발명의 또다른 양상에 따른 예시적인 수신기(100)에 의해 생성 및/또는 프로세싱되는 예시적인 신호들의 타이밍 다이어그램을 도시한다. 타이밍 다이어그램에 따라, 타이밍 생성기(102)는 먼저 바이어스 전압 세팅 회로(104)로 하여금 LNA(106)에 대한 바이어스 전압 Vdd_Lna을 셋업하게 하기 위해 바이어스 전압 인에이블 신호를 어써트(assert)한다. LNA(106)가 이전에 동작되지 않은 경우, 외부 커패시터(C) 양단에 어떠한 잔여 전압도 존재하지 않을 것이다. 따라서, 바이어스 전압 세팅 회로(104)는 영(0) 볼트로부터 LNA 바이어스 전압 Vdd_Lna를 셋업한다. 바이어스 전압 Vdd_Lna이 설정된 이후, 바이어스 전압 인에이블 신호는 LNA 인에이블 신호가 어써트 되기 전에 디-어써트(de-assert)될 수 있다. 그러나, 이후 더 상세하게 논의될 바와 같이, 바이어스 전압 인에이블 신호가 LNA(106)에 대한 수신 윈도우 전반에 걸쳐 계속 어써트될 수 있다는 점이 이해되어야 한다.2 shows a timing diagram of example signals generated and / or processed by an example receiver 100 in accordance with another aspect of the present invention. According to the timing diagram, timing generator 102 first asserts a bias voltage enable signal to cause bias voltage setting circuit 104 to set up bias voltage Vdd_Lna for LNA 106. If LNA 106 has not been previously operated, there will be no residual voltage across external capacitor C. Accordingly, the bias voltage setting circuit 104 sets up the LNA bias voltage Vdd_Lna from zero volts. After the bias voltage Vdd_Lna is set, the bias voltage enable signal may be de-asserted before the LNA enable signal is asserted. However, as will be discussed in more detail below, it should be understood that the bias voltage enable signal may continue to be asserted throughout the receive window for the LNA 106.

LNA 바이어스 전압 Vdd_Lna이 셋업된 이후, 타이밍 생성기(102)는 인입 신호 펄스를 적절히 증폭시키기 위해 비교적 빠른 방식으로 LNA(106)를 인에이블시키도록 LNA 인에이블 신호를 어써트한다. 타이밍 생성기(102)는 입력 신호 펄스가 수신될 수신 윈도우 또는 시간 구간을 형성하기에 충분한 시간 동안 LNA 인에이블 신호를 계속 어써트한다. 이 예에서 보여지는 바와 같이, 입력 신호 펄스는 제 1 수신 윈도우에서 비교적 일찍 수신되는데, 이는 예를 들어 논리 하이(high)와 같은 특정 방식으로 해석될 수 있다. 상기 수신 윈도우 이후, 타이밍 생성기(102)는 LNA(106)를 디스에이블시키고 이를 저전력 소비 모드로 두기 위해 바이어스 전압 인에이블 및 LNA 인에이블 신호들의 어써트를 중지한다. 이러한 방식으로, 수신기(100)는 어떠한 입력 신호도 기대되지 않는 경우 상대적으로 낮은 전력 모드로 LNA(106)를 동작시키고, 입력 신호가 기대되는 경우 상대적으로 높은 전력 모드로 LNA를 동작시킴으로써 전력 효율적인 방식으로 동작된다.After the LNA bias voltage Vdd_Lna is set up, the timing generator 102 asserts the LNA enable signal to enable the LNA 106 in a relatively fast manner to properly amplify the incoming signal pulses. The timing generator 102 continues to assert the LNA enable signal for a time sufficient to form a receive window or time interval for the input signal pulses to be received. As shown in this example, the input signal pulses are received relatively early in the first receive window, which can be interpreted in a particular manner, for example as a logic high. After the receive window, timing generator 102 stops asserting the bias voltage enable and LNA enable signals to disable LNA 106 and put it in a low power consumption mode. In this manner, the receiver 100 operates the LNA 106 in a relatively low power mode when no input signal is expected, and operates the LNA in a relatively high power mode when an input signal is expected. Is operated.

다음 수신 사이클에 대한 시간일 때, 타이밍 생성기(102)는 다시 바이어스 전압 세팅 회로(104)로 하여금 LNA 바이어스 전압 Vdd_Lna을 셋업하게 하기 위해 바이어스 전압 인에이블 신호를 어써트한다. 이 예에서, LNA(106)가 이미 동작되고 있었으므로, 전압 세팅 회로(104)가 LNA(106)의 후속적인 동작에 대한 LNA 바이어스 전압 Vdd_Lna을 세팅하기 위해 사용하는 외부 커패시터(C) 양단 간의 일부 잔여 전압이 존재할 수 있다. 다시, 이러한 방식으로, 수신기(100)는 LNA(106)에 전력을 제공하기 위해 이전 동작으로부터 남아 있을 수 있는 잔여 포텐셜 에너지를 이용함으로써 전력 효율적인 방식으로 동작된다. 이전 수신 사이클에 따라, 타이밍 생성기(102)는 이후 인입 신호 펄스를 적절하게 증폭시키기 위해 상대적으로 빠른 방식으로 LNA(106)를 인에이블시키기 위해 LNA 인에이블 신호를 어써트한다. 이 예에서, 입력 인입 펄스는 제 2 수신 윈도우에서 상대적으로 늦게 수신되는데, 이는 논리 로우(low)와 같은 또다른 특정 방식으로 해석될 수 있다.When it is time for the next receive cycle, timing generator 102 again asserts bias voltage enable signal to cause bias voltage setting circuit 104 to set up LNA bias voltage Vdd_Lna. In this example, since the LNA 106 has already been operated, the part between the external capacitor C that the voltage setting circuit 104 uses to set the LNA bias voltage Vdd_Lna for subsequent operation of the LNA 106. There may be residual voltage. Again, in this manner, receiver 100 is operated in a power efficient manner by utilizing the residual potential energy that may remain from previous operation to provide power to LNA 106. In accordance with the previous receive cycle, timing generator 102 then asserts the LNA enable signal to enable LNA 106 in a relatively fast manner to properly amplify the incoming signal pulse. In this example, the input incoming pulse is received relatively late in the second receive window, which can be interpreted in another particular way, such as a logic low.

도 3은 본 발명의 또다른 양상에 따른 예시적인 인에이블 회로를 포함하는 예시적인 저잡음 증폭기(LNA)(300)의 개략적인 다이어그램을 예시한다. LNA(300)는 이전에 논의된 LNA(106)의 일 예일 수 있다. 특히, LNA(300)는 한 쌍의 p-채널 전계 효과 트랜지스터들(FET)(M1 및 M2), 한 쌍의 n-채널 FET들(M3 및 M4), 및 한 쌍의 저항들(R1 및 R2)을 포함한다. p-채널 FET들(M1 및 M2)의 소스들은 바이어스 전압 Vdd_Lna를 수신하도록 적응된다. FET들(M1 및 M4)의 게이트들은 이전에 논의된 LNA 인에이블 신호를 수신하도록 적응된다.3 illustrates a schematic diagram of an example low noise amplifier (LNA) 300 including an example enable circuit in accordance with another aspect of the present invention. LNA 300 may be an example of LNA 106 previously discussed. In particular, LNA 300 includes a pair of p-channel field effect transistors (FETs) M1 and M2, a pair of n-channel FETs M3 and M4, and a pair of resistors R1 and R2. ). The sources of p-channel FETs M1 and M2 are adapted to receive the bias voltage Vdd_Lna. Gates of the FETs M1 and M4 are adapted to receive the LNA enable signal discussed previously.

FET들(M2 및 M3)의 게이트들은 입력 신호를 수신하도록 적응된다. 출력 신호는 FET들(M3 및 M2)의 드레인들에서 생성된다. FET(M1)의 드레인은 입력 신호 단자(및 FET(M2 및 M3)의 게이트들)에 전기적으로 커플링된다. 저항(R1)은 제어가능 스위치의 일예로서의 FET(M4)의 소스 및 입력 신호 단자(FET(M2 및 M3)의 게이트들) 사이에 전기적으로 커플링된다. 저항(R2)은 FET(M4)의 드레인 및 출력 신호 단자(FET(M2 및 M3)의 드레인들) 사이에 전기적으로 커플링된다. 저항(R1), FET(M4) 및 저항(R2)은 제 2 회로의 일예이다. FET(M3)의 소스는 접지 전위 또는 Vdd_Lna보다 더 음의 전위에 있을 수 있는 Vss 전위에 전기적으로 커플링된다.Gates of FETs M2 and M3 are adapted to receive an input signal. The output signal is generated at the drains of the FETs M3 and M2. The drain of the FET M1 is electrically coupled to the input signal terminal (and the gates of the FETs M2 and M3). Resistor R1 is electrically coupled between the source of FET M4 and the input signal terminals (gates of FETs M2 and M3) as an example of a controllable switch. Resistor R2 is electrically coupled between the drain of FET M4 and the output signal terminals (drains of FETs M2 and M3). The resistor R1, the FET M4 and the resistor R2 are examples of the second circuit. The source of FET M3 is electrically coupled to the Vss potential, which may be at a ground potential or at a more negative potential than Vdd_Lna.

동작시, LNA(300)는 LNA 인에이블 신호가 로우의 논리 레벨에 있는 경우 저전력 소비 모드에 있을 수 있다. FET(M1)의 게이트 상에서의 로우 논리 레벨은 제 3 회로의 일예로서의 T(M1)가 턴온되게 한다. 이는 전압 Vdd_LNA가 FET들(M2 및 M3)의 게이트들에 인가되게 한다. 결과적으로, 이는 FET(M2)를 턴오프시키고 FET(M3)를 턴온시킨다. 추가적으로, FET(M4)의 게이트에 인가되는 LNA 인에이블 신호의 로우 논리 레벨은 FET(M4)가 턴오프되게 한다. 따라서, 저전력 소비 모드에서, LNA(300)의 출력 신호 단자는 FET(M3)의 턴온 및 FET(M2)의 턴오프로 인해 대략 Vss 전위에 있다. 입력 신호 단자는 FET(M1)의 턴온으로 인해 실질적으로 Vdd_Lna 전위에 있고, FET(M4)의 턴오프로 인해 출력 신호 단자로부터 실질적으로 분리된다.In operation, LNA 300 may be in a low power consumption mode when the LNA enable signal is at a low logic level. The low logic level on the gate of FET M1 causes T (M1) as an example of the third circuit to be turned on. This causes the voltage Vdd_LNA to be applied to the gates of the FETs M2 and M3. As a result, this turns off FET M2 and turns on FET M3. Additionally, the low logic level of the LNA enable signal applied to the gate of FET M4 causes FET M4 to turn off. Therefore, in the low power consumption mode, the output signal terminal of the LNA 300 is at approximately Vss potential due to the turn on of the FET M3 and the turn off of the FET M2. The input signal terminal is at substantially Vdd_Lna potential due to the turn on of the FET M1 and is substantially separated from the output signal terminal due to the turn off of the FET M4.

LNA 인에이블 신호가 로우 논리 레벨로부터 하이 논리 레벨로 트랜지션하는 경우, FET(M1)는 턴오프되고 FET(M4)는 턴온된다. LNA 인에이블 신호가 하이 논리 레벨로 트랜지션하기 이전에, 입력 신호 단자 상의 전압은 실질적으로 Vdd_Lna에 있었으며, FET(M3)은 턴온 되었으므로, FET(M4)의 턴온은 전하들이 입력 신호 단자로부터 저항(R1), FET(M4)의 소스 및 드레인, 저항(R2), 및 FET(M3)의 소스 및 드레인을 통해 Vss로 흐르게 한다. 이는 입력 신호 단자의 전압이 강하되게 하여, 결과적으로 FET(M2)가 더 많은 전류를 도통시키게 하고 FET(M3)가 더 적은 전류를 도통시키게 한다.When the LNA enable signal transitions from a low logic level to a high logic level, FET M1 is turned off and FET M4 is turned on. Before the LNA enable signal transitioned to the high logic level, the voltage on the input signal terminal was substantially at Vdd_Lna, and FET M3 was turned on, so turning on FET M4 caused the charges to be transferred from the input signal terminal to resistor R1. ), The source and the drain of the FET M4, the resistor R2, and the source and the drain of the FET M3. This causes the voltage at the input signal terminal to drop, resulting in the FET M2 conducting more current and the FET M3 conducting less current.

입력 신호 단자 상의 전압은 FET들(M2 및 M3)에 의해 도통되는 전류들이 실질적인 평형상태(equilibrium)에 도달할 때까지 강하한다. 평형상태에서, 입력 신호 단자(예를 들어, FET들(M2 및 M3)의 게이트들)에서의 전압은 대략 Vdd_Lna/2이다. 이것이 발생할 때, FET들(M2 및 M3) 모두는 실질적으로 동일한 선형 영역에서 바이어싱되며, 제 1 회로의 일예로서의 FET들(M2 및 M3)은 출력 신호를 생성하기 위해 입력 신호들 증폭시키도록 상보적 푸시-풀 디바이스들로서 동작한다. 하이 논리 레벨로의 LNA 인에이블 신호 트랜지션들이 상대적으로 작게 정의된 시간 구간 내에서 발생할 때의 FET들(M2 및 M3)의 자체-바이어싱은 LNA(300)가 필요시 입력 신호를 증폭시키도록 신속하게 셋업되게 한다. 위에서 논의된 바와 같이, 입력 신호가 프로세싱되면, LNA 인에이블 신호는 LNA(300)을 다시 저전력 소비 모드로 두기 위해 로우 논리 레벨로 세팅된다.The voltage on the input signal terminal drops until the currents conducted by the FETs M2 and M3 reach a substantial equilibrium. In equilibrium, the voltage at the input signal terminal (eg, the gates of the FETs M2 and M3) is approximately Vdd_Lna / 2. When this occurs, both the FETs M2 and M3 are biased in substantially the same linear region and the FETs M2 and M3 as an example of the first circuit are complementary to amplify the input signals to produce an output signal. Act as enemy push-pull devices. Self-biasing of the FETs M2 and M3 when LNA enable signal transitions to a high logic level occur within a relatively small defined time interval allows the LNA 300 to quickly amplify the input signal when needed. To be set up. As discussed above, once the input signal is processed, the LNA enable signal is set to a low logic level to put the LNA 300 back into a low power consumption mode.

도 4는 본 발명의 또다른 양상에 따른 예시적인 인에이블 회로를 포함하는 또다른 예시적인 저잡음 증폭기(LNA)(400)의 개략적인 다이어그램을 예시한다. LNA(400)는 앞서 논의된 LNA(106)의 또다른 예일 수 있다. 특히, LNA(400)는 p-채널 FET(M2), 세(3)개의 n-채널 FET들(M1, M3 및 M4), 한 쌍의 저항들(R1 및 R2), 및 한 쌍의 인버터들(I1 및 I2)을 포함한다. p-채널 FET(M2)의 소스는 바이어스 전압 Vdd_Lna을 수신하도록 적응된다. 인버터(I1)의 입력은 앞서 논의된 LNA 인에이블 신호를 수신하도록 적응된다.4 illustrates a schematic diagram of another exemplary low noise amplifier (LNA) 400 that includes an exemplary enable circuit in accordance with another aspect of the present invention. LNA 400 may be another example of LNA 106 discussed above. In particular, LNA 400 includes a p-channel FET M2, three (3) n-channel FETs M1, M3 and M4, a pair of resistors R1 and R2, and a pair of inverters. (I1 and I2). The source of the p-channel FET M2 is adapted to receive the bias voltage Vdd_Lna. The input of inverter I1 is adapted to receive the LNA enable signal discussed above.

FET들(M2 및 M3)의 게이트들은 입력 신호를 수신하도록 적응된다. 출력 신호는 FET들(M2 및 M3)의 드레인들에서 생성된다. FET(M1)의 드레인은 입력 신호 단자(FET들(M2 및 M3)의 게이트들)에 전기적으로 커플링된다. 저항(R1)은 FET(M4)의 소스와 입력 신호 단자(FET들(M2 및 M3)의 게이트들) 사이에 전기적으로 커플링된다. 저항(R2)은 FET(M4)의 드레인과 출력 신호 단자(FET들(M2 및 M3)의 드레인들) 사이에 전기적으로 커플링된다. FET들(M1 및 M3)의 소스들은 접지 전위일 수 있거나 Vdd_Lna보다 더 음의 전위일 수 있는 Vss에 전기적으로 커플링된다. 인버터(I1)의 출력은 FET(M1)의 게이트 및 인버터(I2)의 입력에 전기적으로 커플링된다. 인버터(I2)의 출력은 FET(M4)의 게이트에 전기적으로 커플링된다.Gates of FETs M2 and M3 are adapted to receive an input signal. The output signal is generated at the drains of the FETs M2 and M3. The drain of the FET M1 is electrically coupled to the input signal terminals (gates of the FETs M2 and M3). Resistor R1 is electrically coupled between the source of FET M4 and the input signal terminals (gates of FETs M2 and M3). Resistor R2 is electrically coupled between the drain of FET M4 and the output signal terminals (drains of FETs M2 and M3). The sources of FETs M1 and M3 are electrically coupled to Vss, which may be the ground potential or may be a negative potential more than Vdd_Lna. The output of inverter I1 is electrically coupled to the gate of FET M1 and the input of inverter I2. The output of inverter I2 is electrically coupled to the gate of FET M4.

동작시, LNA(400)는 LNA 인에이블 신호가 로우 논리 레벨에 있을 때 저전력 소비 모드에 있다. 인버터(I1)는 하이 논리 레벨을 생성하기 위해 로우 논리 레벨을 반전시킨다. 하이 논리 레벨은 FET(M3)이 턴온되게 하여, 이에 의해 입력 신호 단자(FET들(M2 및 M3)의 게이트들)를 접지시키거나 Vss 전위를 인가한다. FET들(M2 및 M3)의 게이트들에서의 접지 또는 Vss 전위는 FET(M2)가 턴온되게 하고 FET(M3)가 턴오프되게 한다. 인버터(12)는 FET(M4)의 게이트에서 로우 논리 레벨을 생성하기 위해 인버터(I1)의 출력에서 하이 논리 레벨을 반전시킨다. 이는 FET(M4)가 턴오프되게 하여, 이에 의해 입력 신호 단자로부터 출력 신호 단자를 분리시킨다. 저전력 모드에서, 출력 신호 단자에서의 전압은 대략 Vdd_Lna이며, LNA(300)는 FET들(M1 및 M3)이 모두 턴오프되었으므로 LNA(300)는 전류를 거의 끌어내지 않는다.In operation, LNA 400 is in a low power consumption mode when the LNA enable signal is at a low logic level. Inverter I1 inverts the low logic level to produce a high logic level. The high logic level causes the FET M3 to turn on, thereby grounding the input signal terminals (gates of the FETs M2 and M3) or applying a Vss potential. The ground or Vss potential at the gates of the FETs M2 and M3 causes the FET M2 to turn on and the FET M3 to turn off. Inverter 12 inverts the high logic level at the output of inverter I1 to produce a low logic level at the gate of FET M4. This causes the FET M4 to turn off, thereby separating the output signal terminal from the input signal terminal. In the low power mode, the voltage at the output signal terminal is approximately Vdd_Lna, and LNA 300 draws little current since the FETs M1 and M3 are both turned off.

LNA 인에이블이 로우 논리 레벨로부터 하이 논리 레벨로 트랜지션하는 경우, 인버터(I1)는 로우 논리 레벨을 생성하고, 이에 의해 FET(M1)을 턴오프한다. 다음으로, 인버터(I2)는 하이 논리 레벨을 생성하여 이에 의해 FET(M4)를 턴온하기 위해 인버터(I1)의 출력에서 로우 논리 레벨을 반전시킨다. LNA 인에이블 신호를 하이 논리 레벨로 트랜지션하기 이전에, 출력 신호 단자의 전압이 대략 Vdd_Lna이었으므로, FET(M4)의 턴온은 출력 신호 단자로부터 입력 신호 단자로 전하들이 흐르게 하여, 이에 의해 입력 신호 단자에서의 전압이 상승하게 한다.When the LNA enable transitions from a low logic level to a high logic level, inverter I1 generates a low logic level, thereby turning off FET M1. Inverter I2 then inverts the low logic level at the output of inverter I1 to produce a high logic level thereby turning on FET M4. Prior to transitioning the LNA enable signal to a high logic level, the voltage at the output signal terminal was approximately Vdd_Lna, so the turn-on of the FET M4 causes charges to flow from the output signal terminal to the input signal terminal, whereby To increase the voltage.

입력 신호 단자의 전압은 그것이 FET들(M2 및 M3)에 의해 도통된 전류들에 있어서의 실질적인 평형상태를 생성할 때까지 상승한다. 이 평형상태에서, 입력 신호 단자(FET들(M2 및 M3)의 게이트들)에서의 전압은 거의 Vdd_Lna/2이다. 이것이 발생하면, FET들(M2 및 M3) 모두는 실질적으로 같은 선형 영역들에서 바이어싱되고, FET들(M2 및 M3)은 출력 신호를 생성하기 위해 입력 신호를 증폭시키는 상보적인 푸시-풀 디바이스들로서 동작한다. 하이 논리 레벨로의 LNA 인에이블 신호 트랜지션들이 상대적으로 작게 정의된 시간 구간 내에서 발생하는 경우 FET들(M2 및 M3)의 자체-바이어싱은 LNA(400)로 하여금 필요시 상기 입력 신호를 증폭시키도록 신속하게 인에이블되게 한다. 위에서 논의된 바와 같이, 입력 신호가 프로세싱되었으면, LNA 인에이블 신호는 다시 LNA(400)를 저전력 소비 모드로 두도록 세팅된다.The voltage at the input signal terminal rises until it creates a substantial equilibrium in the currents conducted by the FETs M2 and M3. In this equilibrium state, the voltage at the input signal terminals (gates of the FETs M2 and M3) is almost Vdd_Lna / 2. If this occurs, both the FETs M2 and M3 are biased in substantially the same linear regions, and the FETs M2 and M3 are complementary push-pull devices that amplify the input signal to produce an output signal. It works. Self-biasing of the FETs M2 and M3 causes the LNA 400 to amplify the input signal when necessary when LNA enable signal transitions to a high logic level occur within a relatively small defined time interval. Enable it as quickly as possible. As discussed above, once the input signal has been processed, the LNA enable signal is set back to put the LNA 400 in a low power consumption mode.

도 5는 본 발명의 또다른 양상에 따른 예시적인 바이어스 세팅 회로(500)의 개략적인 다이어그램을 도시한다. 바이어스 전압 세팅 회로(500)는 이전에 논의된 전압 세팅 회로(104)의 일 예일 수 있다. 바이어스 전압 세팅 회로(500)는 LNA에 대한 바이어스 전압 Vdd_Lna를 셋업한다. 이전에 논의된 바와 같이, LNA의 동작 이후 외부 커패시터 양단에 일부 잔여 전압이 존재하는 경우, 바이어스 전압 세팅 회로(500)는 LNA의 다음 동작 사이클 동안 Vdd_Lna를 설정하기 위해 상기 잔여 전압을 사용한다. 이러한 방식으로, 바이어스 전압 세팅 회로(500)는 LNA 또는 LNA를 포함하는 수신기의 전력 효율성을 개선한다.5 shows a schematic diagram of an exemplary bias setting circuit 500 in accordance with another aspect of the present invention. The bias voltage setting circuit 500 may be an example of the voltage setting circuit 104 discussed previously. The bias voltage setting circuit 500 sets up the bias voltage Vdd_Lna for the LNA. As discussed previously, if there is some residual voltage across the external capacitor after operation of the LNA, the bias voltage setting circuit 500 uses the residual voltage to set Vdd_Lna during the next operating cycle of the LNA. In this way, the bias voltage setting circuit 500 improves the power efficiency of the LNA or receiver including the LNA.

특히, 바이어스 전압 세팅 회로(500)는 제어기(502), 가변 커패시터(506), 오프-칩 커패시터(C) 및 한 쌍의 FET들(T1 및 T2)을 포함한다. 제어기(502)는 타이밍 생성기(102)로부터 바이어스 전압 인에이블 신호를 수신하기 위한 입력을 포함한다. 제어기(502)는 전압들 Vdd_Chip, Vdd_Lna 및 Vss를 수신하기 위한 입력들을 더 포함하며, Vss는 접지 전위일 수 있다. 제어기(502)는 가변 커패시터(506) 양단의 전압 Vdd_Boost 및 FET들(T1 및 T2)의 게이트들에 대한 개별 제어 신호들을 생성하기 위한 출력들을 더 포함한다. 전압 Vdd_Boost는 전압 Vdd_Chip보다 더 높거나 더 낮을 수 있다. 제어기(502)는 또한 가변 커패시터(506)에 대한 튜닝 워드(Tuning Word)를 생성하기 위한 출력을 포함한다.In particular, the bias voltage setting circuit 500 includes a controller 502, a variable capacitor 506, an off-chip capacitor C and a pair of FETs T1 and T2. The controller 502 includes an input for receiving a bias voltage enable signal from the timing generator 102. The controller 502 further includes inputs for receiving voltages Vdd_Chip, Vdd_Lna and Vss, where Vss may be a ground potential. The controller 502 further includes outputs for generating voltage Vdd_Boost across the variable capacitor 506 and separate control signals for the gates of the FETs T1 and T2. The voltage Vdd_Boost may be higher or lower than the voltage Vdd_Chip. The controller 502 also includes an output for generating a tuning word for the variable capacitor 506.

FET(T1)의 소스는 전압 Vdd_Chip을 수신하도록 적응된다. FET(T1)의 드레인은 외부 커패시터(C)의 종단 및 FET(T2)의 드레인에 전기적으로 커플링된다. LNA를 위한 바이어스 전압 Vdd_Lna는 FET(T1)의 드레인에서 생성된다. 커패시터(C)의 다른 쪽 종단은 Vss 전위에 전기적으로 커플링되는데, 상기 Vss 전위는 이전에 논의된 바와 같이 접지 전위일 수 있다. FET(T2)의 소스는 Vdd_Boost 레일 및 가변 커패시터(506)의 종단에 전기적으로 커플링된다. 가변 커패시터(506)의 다른 종단은 Vss에 전기적으로 커플링된다. 바이어스 전압 세팅 회로(500)의 동작은 다음과 같이 설명된다.The source of FET T1 is adapted to receive the voltage Vdd_Chip. The drain of the FET T1 is electrically coupled to the termination of the external capacitor C and the drain of the FET T2. The bias voltage Vdd_Lna for the LNA is generated at the drain of the FET T1. The other end of capacitor C is electrically coupled to the Vss potential, which may be the ground potential as previously discussed. The source of FET T2 is electrically coupled to the Vdd_Boost rail and the termination of variable capacitor 506. The other end of the variable capacitor 506 is electrically coupled to Vss. The operation of the bias voltage setting circuit 500 is described as follows.

도 6은 본 발명의 또다른 양상에 따른 예시적인 바이어스 전압 세팅 회로(500)에 의해 생성 및/또는 프로세싱되는 예시적인 신호들의 타이밍 다이어그램을 도시한다. LNA의 제 1 동작에 앞서, Vdd_Lna에서의 전압은 V0로 표현될 수 있는데, 이는 영(0)볼트일 수 있다. 제어기(502)는 이 예에서는 V0인 현재 전압 Vdd_Lna에 기초한 가변 커패시터(506)에 대한 전압 Vdd_Boost 및 튜닝 워드를 생성한다. 본질적으로, 제어기(502)는 가변 커패시터(506)에 대한 적절한 커패시턴스 및 전압 Vdd_Boost를 선택하기 위해 전압 V0를 레퍼런스 전압과 비교한다. 이 예에서, 전압 V0가 상대적으로 작을 수 있으므로(예를 들어, ~ 0볼트), 제어기(502)는 가변 커패시터(506)를 상대적으로 높은 커패시턴스로 튜닝하고 상대적으로 높은 전압 Vdd_Boost을 생성하고, 따라서 그것은 특정된 Vdd_Lna 전압이 설정되도록 요구되는 전하들을 외부 커패시터(C)로 전송할 수 있다.6 shows a timing diagram of example signals generated and / or processed by an example bias voltage setting circuit 500 in accordance with another aspect of the present invention. Prior to the first operation of the LNA, the voltage at Vdd_Lna may be represented by V 0 , which may be zero volts. The controller 502 generates a tuning word and a voltage Vdd_Boost for the variable capacitor 506 based on the current voltage Vdd_Lna, which in this example is V 0 . In essence, the controller 502 compares the voltage V 0 with the reference voltage to select an appropriate capacitance and voltage Vdd_Boost for the variable capacitor 506. In this example, since voltage V 0 can be relatively small (eg, ~ 0 volts), controller 502 tunes variable capacitor 506 to a relatively high capacitance and generates a relatively high voltage Vdd_Boost, It can thus transfer the charges to the external capacitor C where the specified Vdd_Lna voltage is required to be set.

타이밍 생성기(102)로부터 수신된 바이어스 전압 인에이블 신호에 응답하여, 제어기(502)는 FET(T1)의 게이트로 펄스를 전송한다. 이는 FET(T1)을 일시적으로 턴온시켜 커패시터(C)에 Vdd_Chip을 인가한다. 그 응답으로, 전압 Vdd_Lna은 V0로부터 V11로 상승한다. 이후, 제어기(502)는 FET(T2)의 게이트로 펄스를 전송한다. 이는 FET(T2)를 일시적으로 턴온시켜 가변 커패시터(506)로부터 외부 커패시터(C)로 전하들을 이동시킨다. 그 응답으로, 전압 Vdd_Lna는 V11으로부터 LNA에 대한 특정된 바이어스 전압인 V12로 상승한다. 이후, LNA 인에이블 신호는 입력 신호 펄스에 대한 수신 윈도우를 형성하기 위해 소정 시간 기간동안 LNA를 인에이블시키도록 어써트된다. 이 예에서, FET(T2)가 가변 커패시터(506)로부터 외부 커패시터(C)로 요구되는 전하들을 이동시키는데 충분한 시간동안만 턴온되지만, FET(T2)는 LNA가 인에이블되는 시간동안 턴온될 수 있다는 점이 이해되어야 한다. 타이밍 다이어그램에 기재된 바와 같이, LNA의 동작동안, 전압 Vdd_Lna는 V12로부터 V13으로 강하한다.In response to the bias voltage enable signal received from timing generator 102, controller 502 sends a pulse to the gate of FET T1. This temporarily turns on FET T1 and applies Vdd_Chip to capacitor C. In response, the voltage Vdd_Lna rises from V 0 to V 11 . The controller 502 then sends a pulse to the gate of the FET T2. This temporarily turns on FET T2 to transfer charges from variable capacitor 506 to external capacitor C. In response, the voltage Vdd_Lna rises from V 11 to V 12 , the specified bias voltage for the LNA. The LNA enable signal is then asserted to enable the LNA for a period of time to form a receive window for the input signal pulses. In this example, FET T2 is only turned on for a time sufficient to transfer the required charges from variable capacitor 506 to external capacitor C, but FET T2 may be turned on for a time that LNA is enabled. This should be understood. As described in the timing diagram, during the operation of the LNA, the voltage Vdd_Lna drops from V 12 to V 13 .

제 2 동작 사이클에 있어서, 제어기(502)는 이 예에서는 이제 V13인 현재 전압 Vdd_Lna에 기초하여 가변 커패시터(506)에 대한 또다른 튜닝 워드를 생성한다. 위에서 논의된 바와 같이, 제어기(502)는 가변 커패시터(506)에 대한 적절한 커패시턴스를 선택하기 위해 전압 V13을 레퍼런스 전압과 비교한다. 이 예에서, 전압 V13은 LNA의 이전 동작으로부터 남아 있는 외부 커패시터(C) 양단의 잔여 전압이므로 V0보다 높을 수 있기 때문에, 제어기(502)는 가변 커패시터(506)를 상대적으로 낮은 커패시턴스로 튜닝하고 상대적으로 낮은 전압 Vdd_Boost를 생성하는데, 왜냐하면 그것이 LNA에 대한 특정된 Vdd_Lna 전압을 획득하기 위해 외부 커패시터(C)에 그렇게 많은 전압을 이동시키는 것을 필요로 하지 않기 때문이다. 이러한 방식으로, 바이어스 전압 세팅 회로(500)는 현재 바이어스 전압 Vdd_Lna을 설정하기 위해 LNA의 이전 동작으로부터의 잔여 전압을 사용한다. 이는 C 상의 잔여 전하가 하나의 수신 기간으로부터 다음 수신 기간으로 보존되기 때문에 수신기의 전력 효율성을 개선시킨다.In a second operating cycle, the controller 502 generates another tuning word for the variable capacitor 506 based on the current voltage Vdd_Lna, which in this example is now V 13 . As discussed above, the controller 502 compares the voltage V 13 with the reference voltage to select an appropriate capacitance for the variable capacitor 506. In this example, the controller 502 tunes the variable capacitor 506 to a relatively low capacitance because the voltage V 13 may be higher than V 0 since it is the residual voltage across the external capacitor C remaining from the previous operation of the LNA. And generate a relatively low voltage Vdd_Boost because it does not need to shift so much voltage to the external capacitor C to obtain the specified Vdd_Lna voltage for the LNA. In this way, the bias voltage setting circuit 500 uses the residual voltage from the previous operation of the LNA to set the current bias voltage Vdd_Lna. This improves the power efficiency of the receiver because the residual charge on C is conserved from one receiving period to the next.

제 2 사이클은 제 1 사이클의 동작과 유사하게 동작한다. 구체적으로, 타이밍 생성기(102)로부터 수신된 타이밍 신호에 응답하여, 제어기(502)는 FET(T1)의 게이트로 펄스를 전송한다. 이는 FET(T1)을 일시적으로 턴온시켜 커패시터(C)에 Vdd_Chip를 인가한다. 그 응답으로, 전압 Vdd_Lna은 V13으로부터 V21로 상승한다. 다시, 타이밍 생성기(102)로부터 수신된 또다른 타이밍 신호에 응답하여, 제어기(502)는 FET(T2)의 게이트로 펄스를 전송한다. 이는 FET(T2)를 일시적으로 턴온시켜서 가변 커패시터(506)로부터 커패시터(C)로 전하들을 이동시킨다. 그 응답으로, 전압 Vdd_Lna은 V21로부터 V22로 상승한다. 이후 LNA 인에이블 신호는 입력 신호 펄스에 대한 수신 윈도우를 형성하기 위해 소정 시간 기간동안 LNA를 인에이블 시키도록 어써트된다. 타이밍 다이어그램에 기재된 바와 같이, LNA의 동작동안, 전압 Vdd_Lna는 V22로부터 V23로 강하된다. 이 프로세스는 타이밍 다이어그램에 도시된 바와 같이, LNA의 N번째 동작 사이클동안 반복된다.The second cycle operates similar to the operation of the first cycle. Specifically, in response to the timing signal received from timing generator 102, controller 502 sends a pulse to the gate of FET T1. This temporarily turns on FET T1 and applies Vdd_Chip to capacitor C. In response, the voltage Vdd_Lna rises from V 13 to V 21 . Again, in response to another timing signal received from timing generator 102, controller 502 sends a pulse to the gate of FET T2. This temporarily turns on FET T2 to move charges from variable capacitor 506 to capacitor C. In response, the voltage Vdd_Lna rises from V 21 to V 22 . The LNA enable signal is then asserted to enable the LNA for a period of time to form a receive window for the input signal pulses. As described in the timing diagram, during the operation of the LNA, the voltage Vdd_Lna drops from V 22 to V 23 . This process is repeated during the Nth operating cycle of the LNA, as shown in the timing diagram.

제공된 예에서, 바이어스 전압 세팅 회로(500)가 LNA에 대한 바이어스 전압을 세팅하는 것에 관련하여 설명되었지만, 상기 회로가 다른 디바이스들에 대한 바이어스 전압을 세팅하는데 사용될 수 있다는 점이 이해되어야 한다. 다시, 바이어스 전압 세팅 회로는 디바이스에 대한 새로운 바이어스 전압을 설정하기 위해 디바이스의 이전 동작으로부터의 잔여 전압을 사용한다. 이는 C상의 잔여 전하가 하나의 수신 주기로부터 다음 수신 주기로 보존되기 때문에 단지 전술된 LNA가 아닌 임의의 디바이스에 대한 바이어스 전압을 세팅하는 전력 효율적인 방식이다.In the example provided, although the bias voltage setting circuit 500 has been described in connection with setting the bias voltage for the LNA, it should be understood that the circuit can be used to set the bias voltage for other devices. Again, the bias voltage setting circuit uses the residual voltage from the previous operation of the device to set a new bias voltage for the device. This is a power efficient way of setting bias voltages for any device other than just the LNA described above since the residual charge on C is conserved from one receiving period to the next.

도 7은 본 발명의 또다른 양상에 따른 예시적인 수신기를 포함하는 예시적인 통신 디바이스(700)의 블록 다이어그램을 도시한다. 통신 디바이스(700)는 다른 통신 디바이스들로 데이터를 송신하고 그리고 다른 통신 디바이스들로부터 데이터를 수신하는데 특히 적절할 수 있다. 통신 디바이스(700)는 안테나(702), Tx/Rx 분리 디바이스(704), 프론트-엔드 수신기부(706), RF-대-베이스밴드 수신기부(708), 베이스밴드 유닛(710), 베이스밴드-대-RF 송신기부(712), 송신기(714), 데이터 수신기(716) 및 데이터 생성기(718)를 포함한다. 수신기(706)는 LNA들(300 및 400)들 중 하나 이상 및 바이어스 전압 세팅 회로(500)를 포함하여, 이전에 논의된 수신기(100)의 컴포넌트들 중 적어도 일부로서 구성될 수 있거나 이를 포함할 수 있다.7 shows a block diagram of an example communications device 700 including an example receiver in accordance with another aspect of the present invention. Communication device 700 may be particularly suitable for transmitting data to and receiving data from other communication devices. The communication device 700 includes an antenna 702, a Tx / Rx separation device 704, a front-end receiver 706, an RF-to-baseband receiver 708, a baseband unit 710, a baseband A large-to-RF transmitter 712, a transmitter 714, a data receiver 716 and a data generator 718. Receiver 706 may comprise or include at least some of the components of receiver 100 discussed previously, including one or more of LNAs 300 and 400 and a bias voltage setting circuit 500. Can be.

동작시, 데이터 프로세서(716)는 원격 통신 디바이스로부터 RF 신호를 픽업하는 안테나(702), 프론트-엔드 수신기부(706)로 신호를 전송하는 Tx/Rx 분리 디바이스(704), 수신된 신호를 증폭하는 수신기 프론트-엔드(706), RF 신호를 베이스밴드 신호로 변환하는 RF-대-베이스밴드 수신기부(708), 및 수신된 데이터를 결정하기 위해 베이스밴드 신호를 프로세싱하는 베이스밴드 유닛(710)을 통해 원격 통신 디바이스로부터 데이터를 수신할 수 있다. 이후, 데이터 수신기(716)는 상기 수신된 데이터에 기초하여 하나 이상의 정의된 동작들을 수행할 수 있다. 예를 들어, 데이터 프로세서(716)는 마이크로프로세서, 마이크로제어기, RISC(reduced instruction set computer) 프로세서, 디스플레이, 오디오 디바이스, 예를 들어, 스피커들과 같은 트랜스듀서를 포함하는 헤드셋, 의료 장비, 신발, 시계, 데이터에 응답하는 로보트 또는 기계 디바이스, 사용자 인터페이스, 예를 들어, 디스플레이, 하나 이상의 발광 다이오드(LED)들 등을 포함할 수 있다.In operation, the data processor 716 may include an antenna 702 that picks up an RF signal from the telecommunications device, a Tx / Rx separation device 704 that transmits the signal to the front-end receiver 706, and amplifies the received signal. A receiver front-end 706, an RF-to-baseband receiver portion 708 that converts an RF signal into a baseband signal, and a baseband unit 710 that processes the baseband signal to determine received data. It is possible to receive data from a telecommunications device via. Thereafter, data receiver 716 may perform one or more defined operations based on the received data. For example, data processor 716 may include a microprocessor, a microcontroller, a reduced instruction set computer (RISC) processor, a display, an audio device such as a headset including a transducer such as speakers, medical equipment, shoes, A watch, a robot or mechanical device responsive to the data, a user interface such as a display, one or more light emitting diodes (LEDs), and the like.

또한, 동작시에, 데이터 생성기(718)는 출력(outgoing) 데이터를 송신용 베이스밴드 신호로 프로세싱하는 베이스밴드 유닛(710), 베이스밴드 신호를 RF 신호로 변환하는 베이스밴드-대-RF 송신기부(712), 무선 매체를 통해 송신하기 위한 RF 신호를 조정하는 송신기(714), 수신기 프론트-엔드(706)로의 입력을 분리하면서 안테나(702)로 RF 신호를 라우팅하는 Tx/Rx 분리 디바이스(704), 및 무선 매체로 RF 신호를 송출(radiate)하는 안테나(702)를 통해 또다른 통신 디바이스로 송신하기 위한 출력 데이터를 생성할 수 있다. 데이터 생성기(718)는 센서 또는 다른 타입의 데이터 생성기일 수 있다. 예를 들어, 데이터 생성기(718)는 마이크로프로세서, 마이크로제어기, RISC 프로세서, 키보드, 마우스 또는 트랙 볼과 같은 포인팅 디바이스, 마이크로폰과 같은 트랜스듀서르 포함하는 헤드셋과 같은 오디오 디바이스, 의료 장비, 신발, 데이터를 생성하는 로보트 또는 기계 디바이스, 사용자 인터페이스, 예를 들어, 디스플레이, 하나 이상의 발광 다이오드(LED)들 등을 포함할 수 있다.Further, in operation, the data generator 718 includes a baseband unit 710 for processing outgoing data into a transmission baseband signal, and a baseband-to-RF transmitter section for converting the baseband signal into an RF signal. 712, a transmitter 714 that adjusts the RF signal for transmission over the wireless medium, and a Tx / Rx separation device 704 that routes the RF signal to the antenna 702 while separating input to the receiver front-end 706. And output data for transmission to another communication device via an antenna 702 that radiates an RF signal to the wireless medium. The data generator 718 may be a sensor or other type of data generator. For example, data generator 718 may include a microprocessor, microcontroller, RISC processor, pointing device such as a keyboard, mouse or trackball, audio device such as a headset including a transducer such as a microphone, medical equipment, shoes, data A robot or mechanical device, a user interface, for example, a display, one or more light emitting diodes (LEDs), and the like, may be used to generate the device.

도 8은 본 발명의 또다른 양상에 따른 예시적인 수신기를 포함하는 예시적인 통신 디바이스(800)의 블록 다이어그램을 도시한다. 통신 디바이스(800)는 다른 통신 디바이스들로부터 데이터를 수신하기에 특히 적절할 수 있다. 통신 디바이스(800)는 안테나(802), 프론트-엔드 수신기(804), RF-대-베이스밴드 송신기부(806), 베이스밴드 유닛(808) 및 데이터 수신기(810)를 포함한다. 수신기(804)는 LNA들(300 및 400) 중 하나 이상 및 바이어스 전압 세팅 회로(500)를 포함하여, 이전에 논의된 수신기(100)의 컴포넌트들 중 적어도 일부로서 구성되거나 이를 포함할 수 있다.8 shows a block diagram of an example communications device 800 that includes an example receiver in accordance with another aspect of the present invention. Communication device 800 may be particularly suitable for receiving data from other communication devices. The communication device 800 includes an antenna 802, a front-end receiver 804, an RF-to-baseband transmitter 806, a baseband unit 808, and a data receiver 810. Receiver 804 may be configured or include at least some of the components of receiver 100 discussed previously, including one or more of LNAs 300 and 400 and bias voltage setting circuit 500.

동작시에, 데이터 프로세서(810)는 원격 통신 디바이스로부터 RF 신호를 픽업하는 안테나(802), 수신된 신호를 증폭하는 수신기 프론트-엔드(804), RF 신호를 베이스밴드 신호로 변환하는 RF-대-베이스밴드 수신기부(806) 및 수신된 데이터를 결정하기 위해 상기 베이스밴드 신호를 프로세싱하는 베이스밴드 유닛(808)을 통해 원격 통신 디바이스로부터 데이터를 수신할 수 있다. 이후, 데이터 수신기(810)는 수신된 데이터에 기초하여 하나 이상의 정의된 동작들을 수행할 수 있다. 예를 들어, 데이터 프로세서(810)는 마이크로프로세서, 마이크로제어기, RISC(reduced instruction set computer) 프로세서, 디스플레이, 스피커들과 같은 트랜스듀서를 포함하는 헤드셋과 같은 오디오 디바이스, 의료 장비, 신발, 시계, 데이터에 응답하는 로보트 또는 기계 디바이스, 사용자 인터페이스, 예를 들어, 디스플레이, 하나 이상의 발광 다이오드(LED)들 등을 포함할 수 있다.In operation, data processor 810 includes an antenna 802 that picks up an RF signal from a telecommunications device, a receiver front-end 804 that amplifies the received signal, and an RF-to-band that converts the RF signal to a baseband signal. Receive data from a telecommunications device via a baseband receiver portion 806 and a baseband unit 808 processing the baseband signal to determine received data. The data receiver 810 may then perform one or more defined operations based on the received data. For example, the data processor 810 may include a microprocessor, a microcontroller, a reduced instruction set computer (RISC) processor, an audio device such as a headset including a transducer, such as a display, speakers, medical equipment, shoes, watches, data, and the like. A robot or mechanical device, a user interface, such as a display, one or more light emitting diodes (LEDs), or the like, that responds to the response.

도 9A는 여기서 설명되는 통신 시스템들 중 임의의 통신 시스템에서 사용될 수 있는 펄스 변조의 일 예로서 상이한 펄스 반복 주파수(PRF)들로 정의된 상이한 채널들(채널들 1 및 2)을 도시한다. 구체적으로, 채널 1에 대한 펄스들은 펄스-대-펄스 지연 기간(902)에 대응하는 펄스 반복 주파수(PRF)를 가진다. 반면, 채널 2에 대한 펄스들은 펄스-대-펄스 지연 기간(904)에 대응하는 펄스 반복 주파수(PRF)를 가진다. 따라서, 이러한 기법은 2개의 채널들 사이의 펄스 충돌들의 상대적으로 낮은 확률을 가지는 의사-직교 채널들을 정의하는데 사용될 수 있다. 특히, 낮은 펄스 충돌들의 확률은 펄스들에 대한 낮은 듀티 사이클의 사용을 통해 달성될 수 있다. 예를 들어, 펄스 반복 주파수(PRF)들의 적절한 선택을 통해, 주어진 채널에 대한 실질적으로 모든 펄스들은 임의의 다른 채널에 대한 펄스들과는 상이한 횟수로 송신될 수 있다.9A shows different channels (channels 1 and 2) defined with different pulse repetition frequencies (PRFs) as one example of pulse modulation that may be used in any of the communication systems described herein. Specifically, the pulses for channel 1 have a pulse repetition frequency (PRF) corresponding to the pulse-to-pulse delay period 902. On the other hand, the pulses for channel 2 have a pulse repetition frequency (PRF) corresponding to the pulse-to-pulse delay period 904. Thus, this technique can be used to define pseudo-orthogonal channels with a relatively low probability of pulse collisions between two channels. In particular, the probability of low pulse collisions can be achieved through the use of a low duty cycle for the pulses. For example, through proper selection of pulse repetition frequencies (PRFs), substantially all pulses for a given channel may be transmitted a different number of times than pulses for any other channel.

주어진 채널에 대해 정의된 펄스 반복 주파수(PRF)는 해당 채널에 의해 지원되는 데이터 레이트 또는 레이트들에 의존할 수 있다. 예를 들어, (예를 들어, 초당 수 킬로바이트 또는 Kbps 정도의) 매우 낮은 데이터 레이트들을 지원하는 채널은 대응하는 낮은 펄스 반복 주파수(PRF)를 사용할 수 있다. 반면, (예를 들어, 초당 수 메가비트 또는 Mbps 정도의) 상대적으로 높은 데이터 레이트들을 지원하는 채널은 대응적으로 더 높은 펄스 반복 주파수(PRF)를 사용할 수 있다.The pulse repetition frequency (PRF) defined for a given channel may depend on the data rate or rates supported by that channel. For example, a channel that supports very low data rates (eg, on the order of kilobytes or Kbps per second) may use a corresponding low pulse repetition frequency (PRF). On the other hand, a channel supporting relatively high data rates (eg, several megabits per second or Mbps) may use a correspondingly higher pulse repetition frequency (PRF).

도 9B는 여기서 설명되는 통신 시스템들 중 임의의 통신 시스템에서 사용될 수 있는 변조의 예로서 상이한 펄스 위치들 또는 오프셋들을 가지고 정의되는 상이한 채널들(채널들 1 및 2)을 도시한다. 채널 1에 대한 펄스들은 (예를 들어, 미도시되었으며, 주어진 시점에 대한) 제 1 펄스 오프셋에 따라 라인(906)으로 표현되는 바와 같은 시점에서 생성된다. 반면, 채널 2에 대한 펄스들은 제 2 펄스 오프셋에 따라 라인(908)로 표현되는 바와 같은 시점에서 생성된다. (화살표(910)로 표시된 바와 같이) 펄스들 간의 펄스 오프셋 차가 주어지는 경우, 이 기법은 두 채널들 간의 펄스 충돌들의 확률을 감소시키기 위해 사용될 수 있다. (예를 들어, 여기서 논의된 바와 같은) 채널들에 대해 정의된 임의의 다른 시그널링 파라미터들 및 상기 디바이스들 간의 타이밍의 정확도(예를 들어, 상대적인 클록 드리프트)에 따라, 상이한 펄스 오프셋들의 사용은 직교 또는 의사-직교 채널들을 제공하기 위해 사용될 수 있다.9B shows different channels (channels 1 and 2) defined with different pulse positions or offsets as an example of modulation that may be used in any of the communication systems described herein. Pulses for channel 1 are generated at a point in time as represented by line 906 according to the first pulse offset (eg, not shown and for a given point in time). On the other hand, pulses for channel 2 are generated at a point in time as represented by line 908 according to the second pulse offset. Given a pulse offset difference between the pulses (as indicated by arrow 910), this technique can be used to reduce the probability of pulse collisions between two channels. Depending on any other signaling parameters defined for the channels (eg, as discussed herein) and the accuracy of timing between the devices (eg, relative clock drift), the use of different pulse offsets is orthogonal Or to provide pseudo-orthogonal channels.

도 9C는 여기서 설명된 통신 시스템들 중 임의의 통신 시스템에서 사용될 수 있는 상이한 타이밍 호핑 시퀀스들을 가지고 정의된 상이한 채널들(채널들 1 및 2)을 도시한다. 예를 들어, 채널 1에 대한 펄스들(912)은 하나의 시간 호핑 시퀀스들에 따른 시간들에서 생성될 수 있는 반면, 채널 2에 대한 펄스들(914)은 또다른 호핑 시퀀스들에 따른 시간들에서 생성될 수 있다. 사용되는 특정 시퀀스들 및 디바이스들 간의 타이밍의 정확도에 따라, 이러한 기법은 직교 또는 의사-직교 채널들을 제공하기 위해 사용될 수 있다. 예를 들어, 시간 호핑된 펄스 위치들은 이웃 채널들로부터의 반복 펄스 충돌들의 가능성을 감소시키기 위해 주기적이지 않을 수 있다.9C shows different channels (channels 1 and 2) defined with different timing hopping sequences that can be used in any of the communication systems described herein. For example, pulses 912 for channel 1 may be generated at times according to one time hopping sequences, while pulses 914 for channel 2 may be generated at times according to another hopping sequences. Can be generated from Depending on the specific sequences used and the accuracy of the timing between the devices, this technique can be used to provide orthogonal or pseudo-orthogonal channels. For example, time hopping pulse positions may not be periodic to reduce the likelihood of repetitive pulse collisions from neighboring channels.

도 9D는 여기서 설명되는 통신 시스템들 중 임의의 통신 시스템에서 사용될 수 있는 펄스 변조의 예로서 상이한 시간 슬롯들을 가지고 정의되는 상이한 채널들을 도시한다. 채널에 대한 펄스들(L1)은 특정 시점들에서 생성된다. 유사하게, 채널에 대한 펄스들(L2)은 다른 시점들에서 생성된다. 동일한 방식으로, 채널에 대한 펄스(L3)는 또다른 시점들에서 생성된다. 일반적으로, 상이한 채널들에 관련된 시점들은 일치하지 않거나 또는 다양한 채널들 사이의 간섭을 감소 또는 제거하기 위해 직교적일 수 있다.9D shows different channels defined with different time slots as an example of pulse modulation that may be used in any of the communication systems described herein. Pulses L1 for the channel are generated at certain points in time. Similarly, pulses L2 for the channel are generated at different points in time. In the same way, pulse L3 for the channel is generated at further points in time. In general, time points associated with different channels may be inconsistent or orthogonal to reduce or eliminate interference between the various channels.

다른 기법들이 펄스 변조 방식들에 따라 채널들을 정의하기 위해 사용될 수 있다는 점이 이해되어야 한다. 예를 들어, 채널은 상이한 확산 의사-난수 시퀀스들, 또는 일부 다른 적절한 파라미터 또는 파라미터들에 기초하여 정의될 수 있다. 또한, 채널은 둘 이상의 파라미터들의 결합에 기초하여 정의될 수 있다.It should be understood that other techniques may be used to define the channels in accordance with pulse modulation schemes. For example, a channel may be defined based on different spreading pseudo-random sequences, or some other suitable parameter or parameters. In addition, a channel can be defined based on a combination of two or more parameters.

도 10은 본 발명의 다른 양상에 따라 다양한 채널들을 통해 서로 통신하는 다양한 초광대역(UMB) 통신 디바이스들의 블록 다이어그램을 예시한다. 예를 들어, UWB 디바이스 1(1002)은 2개의 동시적인 UWB 채널들(1 및 2)를 통해 UWB 2(1004)와 통신 중이다. UWB 디바이스(1002)는 단일 채널(3)을 통해 UWB 디바이스 3(1006)와 통신 중이다. 또한, UWB 디바이스 3(1006)는, 차례로, 단일 채널(4)을 통해 UWB 디바이스(4)(1008)와 통신 중이다. 다른 구성들 역시 가능하다. 통신 디바이스들이 많은 다른 애플리케이션들에 대해 사용될 수 있으며, 예를 들어, 헤드셋, 마이크로폰, 바이오메트릭 센서, 심박수 모니터, 만보계, EKG 디바이스, 시계, 신발, 원격 제어, 스위치, 타이어 압력 모니터, 또는 다른 통신 디바이스들로 구현될 수 있다.10 illustrates a block diagram of various ultra wideband (UMB) communication devices in communication with each other over various channels in accordance with another aspect of the present invention. For example, UWB device 1 1002 is in communication with UWB 2 1004 via two simultaneous UWB channels 1 and 2. UWB device 1002 is in communication with UWB device 3 1006 over a single channel 3. In addition, UWB device 3 1006 is in communication with UWB device 4 (1008), in turn, over a single channel (4). Other configurations are also possible. Communication devices can be used for many other applications, for example, headsets, microphones, biometric sensors, heart rate monitors, pedometers, EKG devices, watches, shoes, remote controls, switches, tire pressure monitors, or other communication devices. Can be implemented as

도 11은 본 발명의 다른 양상에 따른 예시적인 장치(1100)의 블록도를 도시한다. 장치(1100)는 입력 신호를 수신하기 위해 함께 커플링된 입력들, 및 출력 신호가 생성되며 함께 커플링되는 출력들을 가지는 제 1 및 제 2 상보적 디바이스들을 포함하는 입력 신호에 대한 모듈(1102)을 포함한다. 장치(1100)는 제 1 및 제 2 상보적 디바이스들의 입력들 및 출력들을 커플링하고, 프로세싱 모듈(1102)이 인에이블된 경우 상기 제 1 및 제 2 상보적 디바이스들로 하여금 실질적으로 동일한 전류들을 도통시키게 하도록 적응되는 모듈(1104)을 더 포함한다.11 shows a block diagram of an example apparatus 1100 in accordance with another aspect of the present invention. The apparatus 1100 includes a module 1102 for an input signal comprising inputs coupled together to receive an input signal, and first and second complementary devices having output signals generated and coupled together. It includes. Apparatus 1100 couples the inputs and outputs of the first and second complementary devices and causes the first and second complementary devices to have substantially the same currents when processing module 1102 is enabled. And further includes a module 1104 adapted to conduct.

본 발명의 상기 양상들 중 임의의 것은 많은 상이한 디바이스들로 구현될 수 있다. 예를 들어, 전술된 바와 같은 의료 애플리케이션들에 추가하여, 본 발명의 양상들은 건강 및 운동 애플리케이션들에 적용될 수 있다. 추가적으로, 본 발명의 양상들은 상이한 타입들의 애플리케이션들에 대해 신발에서 구현될 수 있다. 여기서 설명된 바와 같은 본 발명의 임의의 양상을 포함할 수 있는 다른 다수의 애플리케이션들이 존재한다.Any of the above aspects of the invention may be implemented in many different devices. For example, in addition to medical applications as described above, aspects of the present invention can be applied to health and athletic applications. In addition, aspects of the present invention can be implemented in a shoe for different types of applications. There are many other applications that may include any aspect of the present invention as described herein.

본 발명의 다양한 양상들이 위에서 설명되었다. 여기서의 교지들이 매우 다양한 형태들로 구현될 수 있으며, 여기서 개시되는 임의의 구조, 기능, 또는 이들 모두가 단지 대표적이라는 점이 명백해야 한다. 여기서의 교지들에 기초하여, 당업자는 여기서 개시된 양상이 임의의 다른 양상들과는 독립적으로 구현될 수 있으며, 이들 양상들 중 둘 이상이 다양한 방식들로 결합될 수 있다는 점이 이해되어야 한다. 예를 들어, 여기서 설명되는 양상들 중 임의의 개수의 양상들을 사용하여 장치가 구현될 수 있거나 방법이 실행될 수 있다. 추가적으로, 여기서 설명된 양상들 중 하나 이상에 추가하여, 또는 이들을 제외한 다른 구조, 기능, 또는 구조 및 기능을 사용하여 이러한 장치가 구현될 수 있거나 이러한 방법이 실행될 수 있다. 상기 개념들 중 일부의 예로서, 일부 양상들에 있어서, 동시적인 채널들이 펄스 반복 주파수들에 기초하여 설정될 수 있다. 일부 양상들에 있어서, 동시적인 채널들은 펄스 위치 또는 오프셋들에 기초하여 설정될 수 있다. 일부 양상들에서, 동시적인 채널들은 시간 호핑 시퀀스들에 기초하여 설정될 수 있다. 일부 양상들에서, 동시적인 채널들은 펄스 반복 주파수들, 펄스 위치들 또는 오프셋들, 및 시간 호핑 시퀀스들에 기초하여 설정될 수 있다.Various aspects of the invention have been described above. It should be apparent that the teachings herein may be embodied in a wide variety of forms and that any structure, function, or both disclosed herein, are merely representative. Based on the teachings herein, one of ordinary skill in the art should understand that an aspect disclosed herein may be implemented independently of any other aspects, and that two or more of these aspects may be combined in various ways. For example, an apparatus may be implemented or a method may be practiced using any number of aspects described herein. In addition, such an apparatus may be implemented or such a method may be practiced using other structure, functionality, or structure and functionality in addition to or other than one or more of the aspects set forth herein. As an example of some of the above concepts, in some aspects concurrent channels may be established based on pulse repetition frequencies. In some aspects concurrent channels may be established based on pulse position or offsets. In some aspects concurrent channels may be established based on time hopping sequences. In some aspects concurrent channels may be established based on pulse repetition frequencies, pulse positions or offsets, and time hopping sequences.

당업자는 정보 및 신호들이 다양한 상이한 기법들 및 기술들 중 임의의 것을 사용하여 표현될 수 있다는 점을 이해할 것이다. 예를 들어, 위의 설명들 전반에 걸쳐 참조될 수 있는 데이터, 명령들, 커맨드들, 정보, 신호들, 비트들, 심볼들 및 칩들은 전압, 전류, 전자기파, 자기장 또는 자기 입자, 광학장 또는 광학 입자, 또는 이들의 임의의 결합에 의해 표현될 수 있다.Those skilled in the art will appreciate that information and signals may be represented using any of a variety of different techniques and techniques. For example, data, instructions, commands, information, signals, bits, symbols, and chips that may be referenced throughout the above descriptions may include voltage, current, electromagnetic waves, magnetic fields or magnetic particles, optical fields or It can be represented by optical particles, or any combination thereof.

당업자는 여기서 개시된 양상들과 관련하여 설명된 다양한 예시적인 논리 블록들, 모듈들, 프로세서들, 수단, 회로들 및 알고리즘 단계들은 전자 하드웨어(예를 들어, 소스 코딩 또는 일부 다른 기법을 사용하여 설계될 수 있는 디지털 구현, 아날로그 구현, 또는 이들의 결합), 명령들을 포함하는 다양한 형태의 프로그램 또는 설계 코드(편의상, 여기서 "소프트웨어" 또는 "소프트웨어 모듈"로 지칭될 수 있음), 또는 이들 모두의 결합으로서 구현될 수 있음을 더 이해할 것이다. 하드웨어 및 소프트웨어의 이러한 상호교환가능성을 명확하게 예시하기 위해, 다양한 예시적인 컴포넌트들, 블록들, 모듈들, 회로들 및 단계들이 그들의 기능성의 견지에서 일반적으로 전술되었다. 이러한 기능성이 하드웨어로 구현될지 또는 소프트웨어로 구현될지의 여부는 전체 시스템에 부과된 특정 애플리케이션들 및 설계 제약들에 따른다. 당업자는 각각의 특정 애플리케이션에 대해 가변적인 방식들로 상기 설명된 기능성들을 구현할 수 있지만, 이러한 구현 결정들은 본 발명의 범위로부터 벗어나게 하는 것으로서 해석되지 않아야 한다.Those skilled in the art will appreciate that various exemplary logical blocks, modules, processors, means, circuits, and algorithm steps described in connection with the aspects disclosed herein may be designed using electronic hardware (eg, source coding or some other technique). Digital implementation, analog implementation, or combination thereof), various forms of program or design code including instructions (for convenience, referred to herein as "software" or "software module"), or a combination of both It will be further understood that it can be implemented. To clearly illustrate this interchangeability of hardware and software, various illustrative components, blocks, modules, circuits, and steps have been described above generally in terms of their functionality. Whether such functionality is implemented in hardware or software depends upon the particular applications and design constraints imposed on the overall system. Skilled artisans may implement the described functionality in varying ways for each particular application, but such implementation decisions should not be interpreted as causing a departure from the scope of the present invention.

여기서 개시된 양상들과 관련하여 설명된 다양한 예시적인 논리 블록들, 모듈들 및 회로들은 집적 회로("IC"), 액세스 단말, 또는 액세스 포인트 내에서 구현되거나 이들에 의해 수행될 수 있다. IC는 범용 프로세서, 디지털 신호 프로세서(DSP), 주문형 집적 회로(ASIC), 필드 프로그램가능 게이트 어레이(FPGA) 또는 다른 프로그램가능 논리 디바이스, 이산 게이트 또는 트랜지스터 로직, 이산 하드웨어 컴포넌트들, 전기 컴포넌트들, 광학 컴포넌트들, 기계 컴포넌트들, 또는 여기서 설명된 기능들을 수행하도록 설계된 이들의 임의의 결합을 포함할 수 있으며, IC 내에, IC 외부에, 또는 둘 모두에 상주하는 코드들 또는 명령들을 실행할 수 있다. 범용 프로세서는 마이크로프로세서일 수 있지만, 대안적으로, 상기 프로세서는 임의의 종래 프로세서, 제어기, 마이크로제어기 또는 상태 머신일 수 있다. 또한 프로세서는 컴퓨팅 디바이스들의 결합, 예를 들어, DSP 및 마이크로프로세서의 결합, 복수의 마이크로프로세서들, DSP 코어와 연관된 하나 이상의 마이크로프로세서들, 또는 임의의 다른 이러한 구성으로서 구현될 수도 있다.The various illustrative logical blocks, modules, and circuits described in connection with the aspects disclosed herein may be implemented within or performed by an integrated circuit (“IC”), an access terminal, or an access point. The IC may be a general purpose processor, digital signal processor (DSP), application specific integrated circuit (ASIC), field programmable gate array (FPGA) or other programmable logic device, discrete gate or transistor logic, discrete hardware components, electrical components, optical Components, mechanical components, or any combination thereof designed to perform the functions described herein, and may execute code or instructions residing within the IC, external to the IC, or both. A general purpose processor may be a microprocessor, but in the alternative, the processor may be any conventional processor, controller, microcontroller or state machine. A processor may also be implemented as a combination of computing devices, eg, a combination of a DSP and a microprocessor, a plurality of microprocessors, one or more microprocessors associated with a DSP core, or any other such configuration.

임의의 개시된 프로세스에서의 단계들의 임의의 특정 순서 또는 계층이 샘플 방식의 예임이 이해된다. 설계 선호도들에 기초하여, 프로세스들에서의 단계들의 특정 순서 또는 계층은 본 발명의 범위 내에서 유지되면서 재배열될 수 있다는 점이 이해된다. 첨부된 방법 청구항들은 샘플 순서로 다양한 단계들의 엘리먼트들을 제시하며, 제시된 특정 순서 또는 계층으로 제한되도록 의도되지 않는다.It is understood that any specific order or hierarchy of steps in any disclosed process is an example of a sample approach. Based upon design preferences, it is understood that the specific order or hierarchy of steps in the processes may be rearranged while remaining within the scope of the present invention. The accompanying method claims present elements of the various steps in a sample order, and are not meant to be limited to the specific order or hierarchy presented.

여기서 개시된 양상들과 관련하여 설명된 방법 또는 알고리즘의 단계들은 직접 하드웨어에서, 프로세서에 의해 실행되는 소프트웨어 모듈에서, 또는 이 둘의 결합에서 구현될 수 있다. (예를 들어, 실행가능한 명령들 및 관련 데이터를 포함하는) 소프트웨어 모듈 및 다른 데이터는 데이터 메모리, 예를 들어, RAM 메모리, 플래시 메모리, ROM 메모리, EPROM 메모리, EEPROM 메모리, 레지스터들, 하드 디스크, 이동식 디스크, CD-ROM, 또는 당해 기술분야에 알려져 있는 임의의 다른 형태의 컴퓨터-판독가능 저장 매체에 상주할 수 있다. 샘플 저장 매체는 예를 들어, 컴퓨터/프로세서(편의상 여기서 "프로세서"로 지칭될 수 있음)에 커플링될 수 있어서, 상기 프로세서는 상기 저장 매체로부터 정보(예를 들어, 코드)를 판독하고 상기 저장 매체로 정보를 기록할 수 있다. 샘플 저장 매체는 프로세서에 통합될 수 있다. 상기 프로세서 및 상기 저장 매체는 ASIC에 상주할 수 있다. ASIC은 사용자 장비에 상주할 수 있다. 대안적으로, 프로세서 및 저장 매체는 사용자 장비에 이산 컴포넌트들로서 상주할 수 있다. 또한, 일부 양상들에 있어서, 임의의 적절한 컴퓨터-프로그램 물건은 본 발명의 양상들 중 하나 이상과 관련된 코드들을 포함하는 컴퓨터-판독가능한 매체를 포함할 수 있다. 일부 양상들에 있어서, 컴퓨터 프로그램 물건은 패키지물을 포함할 수 있다.The steps of a method or algorithm described in connection with the aspects disclosed herein may be implemented directly in hardware, in a software module executed by a processor, or in a combination of the two. Software modules (eg, including executable instructions and associated data) and other data may be stored in data memory, such as RAM memory, flash memory, ROM memory, EPROM memory, EEPROM memory, registers, hard disk, It may reside in a removable disk, CD-ROM, or any other form of computer-readable storage medium known in the art. The sample storage medium may be coupled to, for example, a computer / processor (which may be referred to herein as a “processor” for convenience) such that the processor reads information (eg, code) from the storage medium and stores the storage. Information can be recorded on the medium. The sample storage medium may be integrated into the processor. The processor and the storage medium may reside in an ASIC. The ASIC can reside in user equipment. In the alternative, the processor and the storage medium may reside as discrete components in a user equipment. In addition, in some aspects any suitable computer-program product may comprise a computer-readable medium comprising code associated with one or more of the aspects of the present invention. In some aspects, the computer program product may include a package.

본 발명이 다양한 양상들과 관련하여 설명되었지만, 본 발명은 추가적인 수정들이 가능하다는 점이 이해될 것이다. 이러한 애플리케이션은 일반적으로, 본 발명의 원리들을 따르며, 본 발명이 관련된 기술 분야 내에서 알려지고 통상적인(customary) 구현 내에 있는 것으로서 본 발명으로부터의 벗어남을 포함하는 본 발명의 임의의 변경들, 사용들 또는 적응을 커버하도록 의도된다.Although the present invention has been described in connection with various aspects, it will be understood that the present invention is capable of further modifications. Such an application generally follows the principles of the present invention and any modifications, uses, etc. of the present invention, including deviations from the present invention as known within the related art and in custom implementation. Or intended to cover adaptation.

Claims (31)

입력 신호를 프로세싱하는 장치로서,
함께 커플링된 입력들 및 함께 커플링된 출력들을 가지는 제 1 및 제 2 상보적(complimentary) 디바이스들을 포함하는 제 1 회로; 및
상기 상보적 디바이스들의 상기 입력들 및 출력들 사이에 커플링된 적어도 일부분을 포함하는 제 2 회로를 포함하고,
상기 제 2 회로는 상기 제 1 회로가 인에이블되는 경우 상기 상보적 디바이스들로 하여금 동일한 전류를 도통시키게 하도록 적응되는,
입력 신호를 프로세싱하는 장치.An apparatus for processing an input signal,
A first circuit comprising first and second complementary devices having inputs coupled together and outputs coupled together; And
A second circuit comprising at least a portion coupled between the inputs and outputs of the complementary devices,
The second circuit is adapted to cause the complementary devices to conduct the same current when the first circuit is enabled,
A device for processing an input signal. 제1항에 있어서,
상기 제 1 회로가 디스에이블되는 경우 상기 상보적 디바이스들의 입력들 또는 출력들에 특정된 전압을 설정하도록 적응되는 제 3 회로를 더 포함하는,
입력 신호를 프로세싱하는 장치.The method of claim 1,
A third circuit adapted to set a voltage specified for inputs or outputs of the complementary devices when the first circuit is disabled,
A device for processing an input signal. 제2항에 있어서,
상기 제 2 또는 제 3 회로는 상기 제 1 회로를 인에이블 또는 디스에이블시키기 위한 제어 신호에 응답하도록 적응되는,
입력 신호를 프로세싱하는 장치.The method of claim 2,
The second or third circuit is adapted to respond to a control signal for enabling or disabling the first circuit,
A device for processing an input signal. 제3항에 있어서,
상기 제 2 및 제 3 회로들은 특정된 일정한 시간 내에서 상기 제 1 회로를 인에이블시키도록 구성되는,
입력 신호를 프로세싱하는 장치.The method of claim 3,
The second and third circuits are configured to enable the first circuit within a specified constant time,
A device for processing an input signal. 제1항에 있어서,
상기 제 2 회로는 상기 상보적 디바이스들로 하여금 동일한 전류를 도통시키게 하기 위해 상기 상보적 디바이스들의 상기 입력들로부터 전하들을 제거하도록 적응되는,
입력 신호를 프로세싱하는 장치.The method of claim 1,
The second circuit is adapted to remove electrical charges from the inputs of the complementary devices to cause the complementary devices to conduct the same current,
A device for processing an input signal. 제1항에 있어서,
상기 제 2 회로는 상기 상보적 디바이스들로 하여금 동일한 전류를 도통시키게 하기 위해 상기 상보적 디바이스들의 입력들에 전하들을 라우팅하도록 적응되는,
입력 신호를 프로세싱하는 장치.The method of claim 1,
The second circuit is adapted to route charges to the inputs of the complementary devices to cause the complementary devices to conduct the same current,
A device for processing an input signal. 제1항에 있어서,
상기 상보적 디바이스들은 p-채널 전계 효과 트랜지스터(FET) 및 n-채널 전계 효과 트랜지스터(FET)를 포함하는,
입력 신호를 프로세싱하는 장치.The method of claim 1,
The complementary devices include a p-channel field effect transistor (FET) and an n-channel field effect transistor (FET),
A device for processing an input signal. 제1항에 있어서,
상기 제 1 회로는 저잡음 증폭기(LNA)를 포함하는,
입력 신호를 프로세싱하는 장치.The method of claim 1,
Wherein the first circuit comprises a low noise amplifier (LNA),
A device for processing an input signal. 제1항에 있어서,
상기 제 2 회로는 제어가능 스위치와 직렬로 커플링된 저항 소자를 포함하는,
입력 신호를 프로세싱하는 장치.The method of claim 1,
The second circuit includes a resistor element coupled in series with the controllable switch;
A device for processing an input signal. 제2항에 있어서,
상기 제 3 회로는 상기 상보적 디바이스들의 상기 입력들 또는 출력들 및 상기 특정된 전압의 소스 사이에 위치된 제어가능 스위치를 포함하는,
입력 신호를 프로세싱하는 장치.The method of claim 2,
The third circuit comprises a controllable switch located between the inputs or outputs of the complementary devices and the source of the specified voltage,
A device for processing an input signal. 입력 신호를 프로세싱하는 방법으로서,
함께 커플링된 입력들 및 함께 커플링된 출력들을 갖는 한 쌍의 상보적 디바이스들을 사용하여 상기 입력 신호를 프로세싱하는 단계; 및
상기 입력 신호의 프로세싱을 인에이블시키기 위해 상기 디바이스들로 하여금 동일한 전류를 도통시키게 하도록 상기 디바이스들의 상기 출력들에 상기 입력들을 커플링하는 단계를 포함하는,
입력 신호를 프로세싱하는 방법.A method of processing an input signal,
Processing the input signal using a pair of complementary devices having inputs coupled together and outputs coupled together; And
Coupling the inputs to the outputs of the devices to enable the devices to conduct the same current to enable processing of the input signal,
How to process an input signal. 제11항에 있어서,
상기 입력 신호의 프로세싱을 디스에이블시키기 위해 상기 상보적 디바이스들의 입력들 또는 출력들에 특정된 전압을 설정하는 단계를 더 포함하는,
입력 신호를 프로세싱하는 방법.The method of claim 11,
Setting a voltage specified for inputs or outputs of the complementary devices to disable processing of the input signal,
How to process an input signal. 제12항에 있어서,
상기 상보적 디바이스들의 입력들 또는 출력들에 특정된 전압을 설정하는 단계는 상기 입력 신호의 프로세싱을 인에이블시키는지 또는 디스에이블시키는지를 표시하는 제어 신호에 응답하는,
입력 신호를 프로세싱하는 방법.The method of claim 12,
Setting a voltage specific to the inputs or outputs of the complementary devices is responsive to a control signal indicating whether to enable or disable processing of the input signal;
How to process an input signal. 제11항에 있어서,
특정된 일정한 시간 내에서 상기 입력 신호의 프로세싱을 인에이블시키는 단계를 더 포함하는,
입력 신호를 프로세싱하는 방법.The method of claim 11,
Enabling processing of the input signal within a specified constant time,
How to process an input signal. 제11항에 있어서,
상기 상보적 디바이스들로 하여금 동일한 전류를 도통시키게 하기 위해 상기 상보적 디바이스들의 입력들로부터 전하들을 제거하는 단계를 더 포함하는,
입력 신호를 프로세싱하는 방법.The method of claim 11,
Further comprising removing charges from inputs of the complementary devices to cause the complementary devices to conduct the same current;
How to process an input signal. 제11항에 있어서,
상기 상보적 디바이스들로 하여금 동일한 전류를 도통시키게 하기 위해 상기 상보적 디바이스들의 입력들에 전하들을 라우팅하는 단계를 더 포함하는,
입력 신호를 프로세싱하는 방법.The method of claim 11,
Further comprising routing charges to the inputs of the complementary devices to cause the complementary devices to conduct the same current;
How to process an input signal. 제11항에 있어서,
상기 상보적 디바이스들은 p-채널 전계 효과 트랜지스터(FET) 및 n-채널 전계 효과 트랜지스터(FET)를 포함하는,
입력 신호를 프로세싱하는 방법.The method of claim 11,
The complementary devices include a p-channel field effect transistor (FET) and an n-channel field effect transistor (FET),
How to process an input signal. 장치로서,
함께 커플링된 입력들 및 함께 커플링된 출력들을 갖는 한 쌍의 상보적 디바이스들을 사용하여 입력 신호를 프로세싱하기 위한 수단; 및
상기 상보적 디바이스들의 상기 입력들 및 출력들을 함께 커플링하기 위한 수단을 포함하고,
상기 커플링 수단은, 상기 프로세싱 수단이 인에이블된 경우, 상기 상보적 디바이스들로 하여금 동일한 전류를 도통시키게 하도록 적응되는,
장치.As a device,
Means for processing the input signal using a pair of complementary devices having inputs coupled together and outputs coupled together; And
Means for coupling the inputs and outputs of the complementary devices together,
The coupling means is adapted to cause the complementary devices to conduct the same current when the processing means is enabled,
Device. 제18항에 있어서,
상기 프로세싱 수단이 디스에이블된 경우, 상기 상보적 디바이스들의 입력들 또는 출력들에 특정된 전압을 설정하기 위한 수단을 더 포함하는,
장치.The method of claim 18,
Means for setting a voltage specified for the inputs or outputs of the complementary devices when the processing means is disabled,
Device. 제19항에 있어서,
상기 특정된 전압 설정 수단은 상기 프로세싱 수단을 인에이블 또는 디스에이블시키기 위한 제어 신호에 응답하도록 적응되는,
장치.20. The method of claim 19,
The specified voltage setting means is adapted to respond to a control signal for enabling or disabling the processing means,
Device. 제18항에 있어서,
상기 커플링 수단은 특정된 일정한 시간 내에서 상기 프로세싱 수단을 인에이블시키도록 구성되는,
장치.The method of claim 18,
The coupling means is configured to enable the processing means within a specified constant time,
Device. 제18항에 있어서,
상기 커플링 수단은 상기 상보적 디바이스들로 하여금 동일한 전류를 도통시키게 하기 위해 상기 상보적 디바이스들의 입력들로부터 전하들을 제거하도록 적응되는,
장치.The method of claim 18,
The coupling means is adapted to remove charges from the inputs of the complementary devices to cause the complementary devices to conduct the same current,
Device. 제18항에 있어서,
상기 커플링 수단은 상기 상보적 디바이스들로 하여금 동일한 전류를 도통시키게 하기 위해 상기 상보적 디바이스들의 입력들에 전하들을 라우팅하도록 적응되는,
장치.The method of claim 18,
The coupling means is adapted to route charges to inputs of the complementary devices to cause the complementary devices to conduct the same current,
Device. 제18항에 있어서,
상기 상보적 디바이스들은 p-채널 전계 효과 트랜지스터(FET) 및 n-채널 전계 효과 트랜지스터(FET)를 포함하는,
장치.The method of claim 18,
The complementary devices include a p-channel field effect transistor (FET) and an n-channel field effect transistor (FET),
Device. 제18항에 있어서,
상기 프로세싱 수단은 20% 이상의 부분 스펙트럼, 500 MHz 이상의 스펙트럼, 또는 20% 이상의 부분 스펙트럼 및 500 MHz 이상의 스펙트럼을 갖는 상기 입력 신호를 프로세싱하도록 적응되는,
장치.The method of claim 18,
The processing means is adapted to process the input signal having at least 20% of the partial spectrum, at least 500 MHz of the spectrum, or at least 20% of the partial spectrum and at least 500 MHz of the spectrum;
Device. 제18항에 있어서,
상기 프로세싱 수단은 저잡음 증폭기(LNA)를 포함하는,
장치.The method of claim 18,
The processing means comprises a low noise amplifier (LNA),
Device. 제18항에 있어서,
상기 커플링 수단은 제어가능 스위치에 직렬로 커플링된 저항성 소자를 포함하는,
장치.The method of claim 18,
Said coupling means comprising a resistive element coupled in series with a controllable switch;
Device. 제19항에 있어서,
상기 특정된 전압 설정 수단은 상기 상보적 디바이스들의 입력들 또는 출력들 및 상기 특정된 전압의 소스 사이에 위치된 제어가능 스위치를 포함하는,
장치.20. The method of claim 19,
The specified voltage setting means comprises a controllable switch located between the inputs or outputs of the complementary devices and the source of the specified voltage,
Device. 헤드셋으로서,
신호를 프로세싱하도록 적응되는 제 1 회로 ? 상기 제 1 회로는 함께 커플링된 입력들 및 함께 커플링된 출력들을 가지는 제 1 및 제 2 상보적 디바이스들을 포함함 ? ;
상기 상보적 디바이스들의 상기 입력들 및 출력들 사이에 커플링된 제 2 회로 ? 상기 제 2 회로는 상기 제 1 회로가 인에이블되는 경우 상기 상보적 디바이스들로 하여금 동일한 전류를 도통시키게 하도록 적응됨 ? ; 및
상기 신호에 기초하여 사운드를 생성하도록 적응되는 트랜스듀서를 포함하는,
헤드셋.As a headset,
A first circuit adapted to process the signal; Said first circuit comprising first and second complementary devices having inputs coupled together and outputs coupled together; ;
A second circuit coupled between the inputs and outputs of the complementary devices; The second circuit is adapted to cause the complementary devices to conduct the same current when the first circuit is enabled? ; And
A transducer adapted to generate sound based on the signal,
headset. 시계(watch)로서,
신호를 프로세싱하도록 적응되는 제 1 회로 ? 상기 제 1 회로는 함께 커플링된 입력들 및 함께 커플링된 출력들을 가지는 제 1 및 제 2 상보적 디바이스들을 포함함 ? ;
상기 상보적 디바이스들의 상기 입력들 및 출력들 사이에 커플링된 제 2 회로 ? 상기 제 2 회로는 상기 제 1 회로가 인에이블되는 경우 상기 상보적 디바이스들로 하여금 동일한 전류를 도통시키게 하도록 적응됨 ? ; 및
상기 신호에 기초한 표시를 제공하도록 적응되는 사용자 인터페이스를 포함하는,
시계.As a watch,
A first circuit adapted to process the signal; Said first circuit comprising first and second complementary devices having inputs coupled together and outputs coupled together; ;
A second circuit coupled between the inputs and outputs of the complementary devices; The second circuit is adapted to cause the complementary devices to conduct the same current when the first circuit is enabled? ; And
A user interface adapted to provide an indication based on the signal,
clock. 센싱 디바이스로서,
신호를 프로세싱하도록 적응되는 제 1 회로 ? 상기 제 1 회로는 함께 커플링된 입력들 및 함께 커플링된 출력들을 가지는 제 1 및 제 2 상보적 디바이스들을 포함함 ? ;
상기 상보적 디바이스들의 상기 입력들 및 출력들 사이에 커플링된 제 2 회로 ? 상기 제 2 회로는 상기 제 1 회로가 인에이블되는 경우 상기 상보적 디바이스들로 하여금 동일한 전류를 도통시키게 하도록 적응됨 ? ; 및
상기 신호에 응답하여 또는 기초하여 제 2 데이터를 생성하도록 적응되는 센서를 포함하는,
센싱 디바이스.As a sensing device,
A first circuit adapted to process the signal; Said first circuit comprising first and second complementary devices having inputs coupled together and outputs coupled together; ;
A second circuit coupled between the inputs and outputs of the complementary devices; The second circuit is adapted to cause the complementary devices to conduct the same current when the first circuit is enabled? ; And
A sensor adapted to generate second data in response to or based on the signal;
Sensing device.
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