KR100625062B1

KR100625062B1 - 높은 배선 능력을 갖춘 고밀도 마이크로비아 기판

Info

Publication number: KR100625062B1
Application number: KR1020040088728A
Authority: KR
Inventors: 가와사키가즈시게; 메미스어빙
Original assignee: 인터내셔널 비지네스 머신즈 코포레이션
Priority date: 2003-11-04
Filing date: 2004-11-03
Publication date: 2006-09-20
Also published as: CN1614757A; KR20050042732A; US6919635B2; JP4143592B2; CN100536095C; JP2005142564A; US20050093133A1; TWI329898B; TW200517027A

Abstract

유리 섬유 기반 칩 캐리어(chip carrier) 내의 도금 스루홀(PTH; plated thru hole)의 밀도는 인접한 홀들로부터 섬유들이 접속할 수 없는 위치에 홀들을 오프 세팅(off-setting)함으로써 증가되고 있다. 길게 늘려진 스트립 존(elongated strip zone)이나 영역들은 홀들의 직경과 대략 동일한 폭을 가지며, 직교하는 홀들의 열 및 행을 따라 이동하고, 섬유들의 방향과 평행하며, 홀들 사이에 단락이 발생할 수 있는 섬유들의 영역을 정의한다. 예를 들어 대향 방향으로 이동하는 길게 늘려진 스트립 존들 간의 한 방향으로 다른 홀들을 위치 설정하기 위해 등거리의 홀들의 종래의 X-Y 그리드 패턴(X-Y grid pattern)을 회전시킴으로써 각 방향으로 이동하는 상기 길게 늘려진 스트립 존들을 따라 홀들 사이의 거리를 충분히 증가시킨다. 상기 홀들은 섬유들의 선형 경로의 변화에 대해 보상하기 위해 충분한 간극(clearance)을 갖는 길게 늘려진 스트립 존들 사이에 위치 설정된다.

Description

높은 배선 능력을 갖춘 고밀도 마이크로비아 기판 {HIGH DENSITY MICROVIA SUBSTRATE WITH HIGH WIREABILITY}

도 1은 칩 캐리어 내에 도금 스루홀(PTH; plated thru hole)을 형성하기 위해 사용된 홀들의 통상의 마이크로비아(microvia) X-Y 매트릭스 또는 그리드 구조를 나타내는 평면도.

도 2는 홀들을 오프셋하기 위해 X-Y 평면에 대하여 도 1의 매트릭스 또는 그리드 구조를 회전시킴으로써 형성되는 본 발명에 따른 홀들의 구조를 나타내는 평면도.

도 3은 통상 8개의 층으로 이루어진 칩 캐리어(chip carrier)의 단면층들을 도시하는 도면.

도 4는 회전된 신호층의 홀들이 회전되지 않는 배열의 홀들에 연결될 수 있는 하나의 구조를 도시하는 도면.

도 5는 회전된 신호층의 홀들이 회전되지 않는 배열의 홀들에 연결될 수 있는 다른 구조를 도시하는 도면.

<도면의 주요 부분에 대한 부호의 설명>

1 : 원 또는 홀(PTH; plated thru hole)

3, 5, 7, 9 : 길게 늘려진 스트립 존 또는 영역

10 : 칩 캐리어

12 : 칩

14 : 땜납 볼 접속부

13, 15, 21, 23 : 신호층

17, 19 : 전압/접지층

25 : BGA 층

27 : 땜납 범프

29 : 인쇄 배선 기판(PWB)

본 발명은 칩 캐리어(chip carrier)에 관한 것으로, 보다 구체적으로는 플립 칩(flip chip) 기술을 사용해서 높은 배선 능력(high wireability)을 구비한 고밀도 칩 캐리어 등에 관한 것이다.

반도체 칩들의 단자 밀도와, 특히 반도체 칩들의 입/출력(I/O) 접속의 밀도가 개선된 기술에 의해 증가됨에 따라서, 칩 캐리어들의 배선 능력은 더욱 문제가 되고 있다. 매우 촘촘하게 밀집된 단자들의 밀도에 의해 캐리어 라인들을 각각의 단자에 연결하기 위해 상호 분리된 컨덕터들을 구성하는 데에는 어려움이 있다. 특히, 신호 탑재 단자들 및 라인들은 서로 분리되어야 할 뿐만 아니라 전원선 및 접지선들과도 분리되어야만 하기 때문에 부담으로 작용하게 되는 문제가 있었다. 상 기 칩 캐리어 상의 신호 라인들은 원하지 않는 커플링 및 누설 통로를 피할 수 있도록 기타의 다른 도체들과의 충분한 전기적인 절연을 갖추고 있을 필요가 있다.

고밀도 칩 캐리어에 있어서 경로 지정을 가능하게 하기 위해서, 마이크로 비아(microvia) 뿐만 아니라 기타의 다른 기술들이 개발되고 있다. 마이크로비아 칩 캐리어들은 필요한 상호 접속, 특히 플립 칩 볼 그리드 어레이(BGA; ball grid array) 기술을 이용하여 칩 패키지들를 구성하기 위해서 통상적으로 다수의 층들을 사용하고 있다. 이들 높은 핀 카운트(pin count) 기술들에 있어서, 층들의 배선 밀도 및 배선 능력은 비용, 수율, 성능 및 신뢰도와 관련하여 특히 중요하다. 이와 관련해서, "배선 능력(Wireability)"은 모든 신호들이 소정의 패턴이나 층으로부터 내부 또는 외부로 빠져 나올 수 있도록 경로 지정 라인들을 위치 설정하는 기술적 가능성으로서 나타낼 수 있다. 경로 지정하는 제한적인 고려 사항들은 비아 밀도(via density), 경로 지정 라인 폭 및 간극(clearance)들을 포함하고, 단자 크기 및 필요한 간극들과, 차폐 요구 조건들 및 기타의 다른 설계 제한들은 이 기술 분야에서 공지되어 있다.

마이크로비아 칩 캐리어 기판들은 도금 스루홀(PTH; plated thru hole)을 갖는 코어(core) 둘레에 일반적으로 내장되어 있다. 이와 같은 고밀도 상호 접속(HDI; high density interconnect) 칩 캐리어들은 에폭시 유리층들로 이루어진 코어의 각 측면 상의 층들의 구성을 사용한다. 상기 에폭시 유리층들은 에폭시가 주입된 유리 섬유(glass cloth)로 제조되고, 상승 온도(elevated temperature)에서 적층되어 고체 치수 안정 코어(dimentially stable core)를 제조한다. 상기 코어의 각각의 측면 상의 구성층들은 일반적으로 비강화형 에폭시(non-reinforced epoxy)이다. 미국 특허 제6,518,516 B2호에는 종래의 마이크로비아 칩 캐리어가 개시되어 있다. 상기 코어 내에서 도금 스루홀(PTH)의 밀도 제한 조건은 캐리어의 전면과 후면 사이의 수직 상호 접속 능력을 제한한다. 예컨대, 고밀도 PTH 구조들은 상기 홀들이 너무 근접하게 함께 배치되는 경우, 한 홀에서 또 다른 홀에 이르기까지 유리 섬유들을 따라 신뢰도에 결함이 초래될 수 있다. PTH가 너무 근접하게 함께 배치되는 경우, PTH 밀도 제한 조건이 신뢰도의 문제점들에 의해 발생되기 때문에 칩 캐리어의 전면과 후면으로부터 다수의 신호들을 상호 접속하는 것이 불가능하게 됨으로써, 보다 높은 I/O 카운트 칩들을 칩 캐리어에 접속하거나 또는 상기 칩들을 인쇄 회로 기판(PCB; printed circuit board)에 상호 접속하기 위한 능력을 제한한다.

유리 강화형 에폭시 캐리어들에 있어서 PTH들 사이의 단락에 의하여 유리 섬유로의 에폭시 접착제가 완전히 불량이 되는 사실로 귀속되게 된다. PTH들이 코어 내에 드릴링되고 PTH를 도금하기 위해서 화학 도금법이 사용되는 경우, 상기 유리 섬유로의 에폭시의 불량 접착은 상기 섬유들을 따라 약간의 거리를 상기 화학 도금법에 의해 침투하는 것이 가능하게 된다. 이와 같은 침투에 의해 홀들 사이의 전기적인 단락이 발생될 수 있다.

본 발명에 따르면, 증가된 PTH 밀도는 PTH를 홀 조그 패턴(hole jog pattern)으로 오프 세팅(off-setting)함으로써 섬유 유도 단락의 위험성이 없이 섬 유 기반 칩 캐리어 내에서 달성된다. 섬유 기반 칩 캐리어 기판들은 통상적으로 상기 섬유들을 이 섬유들이 X-Y 방향으로 서로 직교해서 짜 맞추어지는 매트릭스 패턴으로 배열한다. PTH들의 행들을 교대로 오프 세팅함으로써 섬유들의 동일한 가닥들을 따라 홀들 사이의 거리가 실질적으로 증가된다. 이와 같은 구조는 상기 PTH를 섬유들의 동일한 가닥을 따라서 PTH 간격으로 감소시키지 않고서도 PTH 밀도를 증가시키는 것이 가능하게 된다. 조그 패턴(jog pattern)은 PTH들 사이의 간격, PTH들의 직경 및 PTH들의 행과 열들 사이의 소망의 분리 등과 같은 요인들에 따라서 대략 15°와 16°사이의 PTH들의 종래의 X-Y 그리드 패턴을 회전시킴으로써 얻을 수 있다.

하나의 구조에 있어서, PTH들의 X-행들은 Y-행들 사이의 다른 Y-행 비아를 이동하도록 약 30°만큼 회전되고, 그에 따라 PTH에 대해 사용되는 드릴 비트 크기에 의존하여 X 방향 및 Y 방향의 양쪽 모두에 있어서 2 배의 직선 피치(인라인 피치) 이상이 된다. 상기한 회전에 의해 드릴 비트 크기 직경 및 홀들 사이의 간격, 직선 및 측면 분리의 양쪽 모두와 같은 상대 파라미터들 사이에 포함되는 제품을 제공한다.

따라서, 본 발명의 목적은 개량된 칩 캐리어를 제공하는 데 있다.

본 발명의 추가의 목적은 개량된 배선 능력을 갖춘 칩 캐리어를 제공하는 데 있다.

본 발명의 추가의 목적은 증가된 PTH 밀도를 구비한 칩 캐리어를 제공하는 데 있다.

본 발명의 추가의 목적은 섬유 기반 기술을 이용한 다중층 칩 캐리어에서 PTH를 위치 설정하는 개량된 방법 및 레이아웃 구조를 제공하는 데 있다.

본 발명의 다른 목적은 에폭시 주입형 유리 섬유가 다중층으로 구성된 칩 캐리어를 이용하는 고밀도 PTH 레이아웃 방법 및 구조를 제공하는 데 있다.

본 발명의 또 다른 목적은 PTH를 X-Y 방향에서 PTH 간격으로 감소시키지 않고서 고밀도 PTH 섬유 기반 칩 캐리어를 제공하는 데 있다.

도 1을 참조하면, 드릴 비트 직경 D ㎛를 갖는 통상의 PTH를 각각 나타내는 원 또는 홀들(1)의 패턴을 도시하고 있다. 통상적으로, 이 PTH들은 PTH 그리드 구조를 형성하기 위해 도금되어 있다. 도시된 바와 같이, 홀들(1)은 X-Y 그리드 구조로 배열되어 있다. 이와 같은 구조에서, PTH(1)의 X 및 Y 라인들은 다중층 칩 캐리어의 층들에서 유리 섬유들의 방향으로 정렬되고 있다. 상기한 구조의 층들의 섬유들은 서로 평행하고, 또한 대체로 직교하거나 또는 대략 90°로 교차하는 X 방향 및 Y 방향의 양쪽 모두에서 연속적으로 이루어지는 섬유들을 갖는 메시형 패턴(mesh-like pattern)으로 통상 짜 맞추어져 있다. 홀들의 실제 피치 X ㎛는 X 방향 및 Y 방향의 양쪽 모두에 대해 도시되어 있다. 본 명세서에서 사용되고 있는 "직교(orthogonal)"라고 하는 용어는 90°이거나 또는 어떻게 해서든 일부 작은 변동을 갖는 것을 의미한다.

도 1에서 PTH들(1)은 통상 150 ㎛의 직경을 가지며, 300 ㎛의 직경이 되거나 또는 X 방향 및 Y 방향의 양쪽 모두에서 더 높이 떨어질 수 있다. 제곱 ㎜당 약 5 개의 홀의 밀도를 제공하는 450 ㎛이거나 또는 더 높은 피치가 될 수 있다. 이것에 의해 대부분의 배선이 칩에 대해 근접한 기판의 상부면 위에 놓이기 때문에 고밀도 상호 접속(HDI) 칩 캐리어 기판들의 밀도를 제한하고, 제한된 수의 신호들만이 상기 칩의 하부 영역에서 캐리어의 하부측에 경로 지정될 수 있다. 칩 신호 밀도가 증가함에 따라 더 많은 문제점이 되는 것은 명백하다. 칩 하부의 통상의 높은 신호 카운트 밀도는 10 ㎜ 칩에서 2000 개의 신호이거나 제곱 ㎜당 20 개의 신호가 될 수 있다. 통상적으로 제곱 ㎜당 최대 5 개의 홀들은 코어를 통한 칩 캐리어의 1/2, 대략 배선의 75%를 하부에 경로 지정할 수 있고, 이어서 상부측 상에 포함되어야만 한다. 이것은 비용을 증가시키면서, 또한 칩 캐리어의 하부와 상기 칩 사이의 경로를 길게 하는 HDI 칩 캐리어에 대해 필요한 다수의 층들을 증가시킴으로써, 성능에 영향을 준다. 본 발명에 따르면, 전술한 문제점에 대한 해결책은 홀들 사이의 단락을 피할 수 있는 동시에 상기 홀들이 서로 근접하게 배치되는 것이 가능한 홀 레이아웃 패턴의 형태로 제공하는 데 있다.

도 2는 본 발명에 따라서 칩 캐리어에 대해서 PTH 오프셋 레이아웃 패턴의 일 실시예의 구조를 평면도로서 나타내고 있다. 이 레이아웃은 오프셋 패턴을 설명하기 위해 9 개의 PTH를 사용하고 있지만, X 방향 및 Y 방향의 양쪽 모두에 있어서 동일한 라인을 따라서 반복되고 있는 등간격을 통해 다수회 반복될 수 있는 것이 명백하다. 도 1에 도시된 바와 같이 동일한 실제 피치 X ㎛가 사용된다. 도 2의 유리 섬유들은 도 1에서와 같이 X 및 Y 방향으로 진행하고, 그에 따라 X 및 Y 방향을 따라 길게 늘려진 스트립 존들(elongated strip zones)이거나 또는 영역들(3, 5, 7, 9)로 진행한다. 이들 스트립 존이나 영역들은 유리 섬유들이 홀들을 상호 접속시킬 수 있는 칩 캐리어 내에서 상기 영역들을 정의한다. 이런 관점에서, 섬유들의 직경은 그 존의 폭 보다 더 작은 몇 배가 될 수 있다.

도 2의 구조가 오프셋 패턴을 형성하도록 하부 행의 홀들 중 중간 홀(1f)에 대하여 26.6°의 회전을 도시하고 있을지라도, 이와 같은 회전 정도의 변동이 특정 설계 선택 및/또는 접지 규칙에 따라서 이루어질 수 있는 것이 사용되고 있는 점은 명백하다. 26.6°의 회전에 의해 홀들 사이의 동일한 인라인 간격(In-line spacing)을 X 및 Y 방향으로 제공한다. "인라인 간격(In-line spacing)"은 도 2의 비트 대 비트 간격으로 도시된 바와 같이 동일한 X 및 Y 라인을 따라 홀들 사이의 간격을 의미한다. 따라서, 길게 늘려진 스트립 존이나 영역(3)을 따라 홀(1a)과 홀(1b) 사이의 간격은 길게 늘려진 스트립 존이나 영역(5)을 따라 홀(1c)과 홀(1d) 사이의 간격과 동일하다. 이와 유사하게, 길게 늘려진 스트립 존이나 영역들(7, 9)을 따라 홀들 사이에는 동일한 간격이 존재한다. 상기 스트립 존이나 영역들(3, 5, 7, 9)이 X 및 Y 방향의 유리 섬유들이 홀들 사이에 단락 경로를 제공할 수 있는 존이나 영역들을 나타낼지라도, 섬유 경로들은 이들 스트립들과 인접한 홀들 사이에 일부 분리를 필요로 하는 약간의 선형 변동을 가질 수 있다.

약 30°인 임의의 회전이 홀들 사이에 실질적으로 동일한 간격을 X 및 Y 방향으로 제공할 수 있는 것은 명백하다. 홀들의 패턴을 회전시키는 목적이 정렬된 인접한 홀들을 오프 라인 또는 오프셋 위치에 X 및 Y 방향으로 회전시킴으로써, 인라인 홀들 사이의 거리를 증가시키도록 하는 데에 있음을 알 수 있다. 따라서, 다 른 방법으로 스트립 영역(9)을 따라 정렬될 수 있는 홀들(1c, 1e, 1f)은 서로 오프셋됨으로써, 새로운 인라인 홀들(1c, 1d) 사이의 거리를 실질적으로 증가시킨다. 그래서, 도 2에 도시된 바와 같이 홀들의 라인을 따라서 비트 대 비트 간격은 X - D에서

로 증가되는데, 여기서 X는 도 1에 도시된 실제 피치이고, D는 PTH 드릴 비트 직경이다. 이와 유사하게, 직선 피치(즉, straight line pitch)는 X에서

로 증가된다.

또한 도 2에 도시된 바와 같이, 이와 같은 구조에 대한 유리 교차 간극 거리는

이다. 길게 늘려진 스트립 존들 사이의 거리를 나타내는 상기 유리 교차 간극과 전술한 바와 같은 스피립 존들은 섬유들이 홀들을 잠재적으로 상호 접속시킬 수 있는 선형 영역들을 정의한다. 상기 유리 교차 간극 거리는 홀들 사이에 단락의 기회를 제공할 수 있는 섬유 경로에서 약간의 선형 불규칙성에 대하여 안전성의 마진을 제공한다.

도 2의 구조에 있어서, 이용되는 회전 각도는 가능한 회전 각도를 따라서 효율적인 절충안을 제공한다. 서로 다른 애플리케이션들이 15°내지 60°사이의 회전을 가능하게 할 수 있을지라도, 그 회전 각도는 홀들 사이에 동일한 거리를 X 및 Y 방향으로 제공할 뿐만 아니라 동일한 유리 교차 간극 거리를 X 및 Y 방향으로 제공 하는 것도 도시되고 있다. 또한,

에 의해 정의되는 "동일한 피치(same pitch)"는 X 및 Y 방향의 양 방향 모두에서 회전되는 바와 같이 인접 라인의 홀들 사이에서 균일하게 존재한다. 따라서, 상기 동일한 피치는 X 방향에서 홀(1c)과 홀(1e) 사이에 존재하는 것과 같이 홀(1c)과 홀(1g) 사이에 존재한다. 또한, 상기 동일한 피치는 Y 방향에서 인접한 홀들을 따라 존재한다. 이하의 표 1은 도 2에 도시된 변수들이 어떻게 밀접한 관계가 있는지에 대한 일부의 통상적인 예들을 도시하고 있다. 모든 값들은 ㎛이고 원형이다.

실제 피치	드릴 비트	직선 피치	비트 대 비트 피치	유리 교차 간극
X	D	P	SP	GG
212	50	470	424	45
212	90	470	384	5
225	50	503	453	50.6
225	100	503	404	0.6
250	50	559	509	61.8
250	100	559	459	11.8
300	50	670	620	84.2
300	100	670	570	34.2

전술한 표 1은 유리 교차 간극 거리, 특히 일반적으로 50 ㎛와 100 ㎛ 사이의 드릴 비트 크기에 대해서 실제 피치 값(X)의 몇 개의 예들에 의해 어떻게 변화되는 지를 나타내고 있다. 도시된 바와 같이 100 ㎛의 드릴 비트 직경과 212 ㎛의 실제 피치 값에 대해서 유리 교차 간극 거리는 음의 값으로 진행될 수 있고, 섬유들의 인접한 스트립 또는 존들 사이에 중복될 수 있는 것을 의미한다. 이와 유사하 게, 다른 피치 값들은 드릴 비트 크기가 유리 교차 간극 거리에 의하여 음의 값으로 진행될 수 있는 지점들을 갖는다. 따라서, 상기 교차 간극 거리는 사용되는 특정 애플리케이션의 조건들을 만족하도록 조정될 수 있다.

도 2 및 상기 표 2가 섬유들의 라인 또는 영역을 따라 홀들 간의 간격이 어떻게 증가될 수 있는지에 대한 특정 예를 설명하는 것을 이해할 수 있을 것이다. 섬유 가닥의 방향으로부터 축외 그리드 구조를 회전함으로써, 간격은 섬유 가닥의 동일한 존을 따라 홀들을 스키핑하는 직교 치수 및 전위의 양쪽 모두에 의해 증가된다. 섬유 가닥의 존들이 홀들의 직경에 의해 정의되기 때문에, 보다 작은 직경의 홀들은 이들 섬유 가닥의 존들을 따라 홀들을 스키핑하는 전위를 증가시킨다. 그러나, 유리 또는 섬유 교차 간극 분리는 섬유의 방향에서 서로 충분하게 떨어진 홀들에 대한 최저 또는 음의 교차 간극이 허용 가능한 구성이 가능할 수 있을지라도 어느 정도 유지될 수도 있다. 섬유의 방향으로 홀들의 변위는, 적절한 교차 간극 분리가 유지되는 한 홀들이 정확하게 정렬되는 것을 반드시 필요로 하지는 않는다는 점을 이해할 수 있을 것이다.

도 3은 예를 들어 BGA 칩 캐리어 구조 내에 C4 칩들과 같은 플립 칩(flip chip)을 탑재하기 위해 사용된 통상 8 개의 층으로 이루어진 칩 캐리어(10)의 단면도를 나타낸다. 층(11)은 이 기술 분야에 숙련된 당업자에게 잘 알려진 방식으로 땜납 볼 접속부(14)를 통해 칩(12)에 부착한다. 예시의 목적으로 하나의 칩이 도시되어 있지만, 칩 캐리어(10)에는 하나 이상의 칩이 부착될 수도 있음은 명백한 사실이다. 또한, 층(11)은 다른 전기 부품들에 부착될 수도 있다. 또한, 이 기술 분 야에 숙련된 당업자에게 잘 알려진 바와 같이, 상기 칩(들)은 신호 처리 구조를 제공하도록 동작한다. 층(13)은 코어의 칩 측면 위의 구성층으로서 동작한다. 전압/접지층들(17,19)과 함께 신호층들(15, 21)은 코어를 포함한다. 층(25)은 신호층(23)에서 신호들을 그 위로 전송하기 위해 땜납 범프(solder bump)(27)를 통해 인쇄 배선 기판(PWB; printed wiring board)(29)에 부착하는 BGA 층이다. 인쇄 배선 기판(PWB)(29)은 임의의 회로 기판이 될 수 있다. 신호층들(13, 15)은 칩으로부터 신호의 팬 아웃(fan out)을 제공한다. 도 3과 같은 칩 캐리어 구조에 있어서, 필요한 다수의 신호층들은 BGA 접속부로의 칩과 BGA 범프 피치로의 칩 땜납 볼들 사이의 네트 카운트(net count)에 의해 결정될 수 있다. 각종 층들이 유전체 분리 도전층들을 포함하는 것을 이해할 수 있을 것이다.

따라서, 10 ㎜ 칩들이 2000 개 이상의 신호들을 제공하는 쪽으로 이동함에 따라, 섬유 단락으로 인한 코어 내에서의 증가된 마이크로비아 밀도에 대한 제한들은 보다 많은 신호층들이 반드시 필요하게 될 수 있다. 그러나, 본 발명의 PTH 레이아웃 패턴에 따르면, 코어층들(15, 17, 19, 21) 내의 PTH의 증가된 밀도는 칩 하부로 수직으로 전송될 보다 많은 신호들이 고려됨으로써, 필요한 전체 층들의 수를 제한하게 된다. 그래서, 홀 레이아웃 패턴은 신호층(13, 15) 중 어느 하나에 대해 개시될 수 있고, 상기 홀들은 코어 및 층(21 또는 23) 중 어느 하나의 단부를 통해 연장되도록 제조된다.

도 4는 회전되는 홀들을 회전되지 않는 배열의 홀들에 연결하기 위한 하나의 구조를 도시하고 있다. 이것은 예컨대 홀의 회전된 전기 접촉부의 패턴이 회전되지 않는 접촉부를 갖는 경계면에 요구되는 곳에 사용될 수 있다. 따라서, 예컨대 층(13) 및 코어를 통해 회전되는 홀 접촉부는 층(23)에 대해 회전되지 않는 접촉부에 연결될 수 있다. 금속 라인들(33, 35, 37, 39)을 통한 접속부는 X 방향으로 구성된다. 도 5는 다소 상이한 금속 라인 접속부(41, 43)를 구비한 유사한 구조를 도시하고 있다.

경계면이 유리 섬유와 같은 섬유 기반 재료로 PTH에 구성되고 에폭시가 주입된 유리 섬유를 짜 맞추어져 있을지라도, 본 발명에 따른 칩 캐리어를 통해 PTH 전기 커넥터의 패턴 레이아웃이 기판에 대해 칩들이나 또는 기타의 다른 전기 부품들을 연결하기 위한 다른 기술적인 방법들을 사용할 수도 있음은 명백한 사실이다. 따라서, 예컨대 도전성 핀이거나 또는 기타의 다른 전기 접촉부가 단락을 위해 전위를 갖는 일부 형태의 스트랜드 또는 섬유에 의해 강화된 칩 캐리어와 같은 기판에 사용될 수 있고, 본 발명의 오프셋 패턴은 증가된 밀도가 허용 가능하도록 상기 도전성 핀이거나 전기 접촉부들 사이의 섬유를 따라 인라인 간격을 증가시키기 위해 사용될 수 있다. 이와 관련하여, 본원 명세서에서 사용되고 있는 "접속점(connection point)"이라고 하는 용어는 마이크로비아(microvia), 블라인드 비아(blind via), 매몰형 비아(burried via), 스태거드 비아(staggered via), 본드 패드(bond pad), 및 기타 유사한 기술들과 같은 고밀도 집적 회로 패키지 내에서 경로 지정하기 위해 사용되는 임의의 각종 접속점 기술들을 포함할 수 있다.

이와 유사하게, 기판은 본질적으로 칩 캐리어가 될 필요는 없지만, 단락을 위한 전위를 갖는 그 상부에 형성되거나 내부에서 연장하는 도체를 구비한 전자 부 품들을 탑재하기 위한 임의의 섬유 기반 기판 재료가 될 수 있다. 또한, 상기한 기판은 하나의 층이거나 다중층 기판이 될 수 있다. 도전성 비어들이 다중층 기판 내에 사용되는 경우, 비어들은 임의의 하나 또는 모든 층들을 통해 연장될 수 있다.

비록 본 발명이 첨부한 도면을 참조하여 특정 실시예에 따라 설명하고 있지만, 본 발명은 이 실시예로 한정되는 것이 아니라, 당업자라면 첨부된 특허 청구의 범위에서 명시된 바와 같은 본 발명의 기술적 사상 또는 범위에서 벗어나지 않는 범위 내에서 여러 가지의 변형 및 수정이 가능함을 이해할 수 있을 것이다. 그러한 모든 변경 및 변형은 첨부된 특허 청구 범위에 의해 규정되는 본 발명의 기술적 사상의 범주 내에서만 제한될 수 있다.

이상 설명한 바와 같이 본 발명에 의하면, 개량된 배선 능력을 갖추고 있는 동시에 증가된 PTH 밀도를 구비한 칩 캐리어를 실현할 수 있다. 또한, 본 발명에 의하면 섬유 기반 기술을 이용한 다중층 칩 캐리어에서 PTH를 위치 설정하는 개량된 방법 및 레이아웃 구조를 실현할 수 있다. 또한, 본 발명에 의하면 에폭시 주입형 유리 섬유가 다중층으로 구성된 칩 캐리어를 이용하는 고밀도 PTH 레이아웃 방법 및 구조를 실현할 수 있다. 또한, 본 발명에 의하면 PTH를 X-Y 방향에서 PTH 간격으로 감소시키지 않고서 고밀도 PTH 섬유 기반 칩 캐리어를 실현할 수 있다.

Claims

대체로 서로 평행한 방향으로 연장하는 섬유들의 배열(array of fibers)을 갖는 섬유 기반 재료(fiber based material)의 적어도 한 층과;

상기 섬유 기반 재료의 적어도 한 층을 따라 연장하는 전기 접속점들의 배열로서, 상기 접속점들의 배열은 상기 섬유들의 방향과 대체로 평행하게 연장하는 접속점들의 평행선들로 배열되어 있고, 상기 각각의 평행선 내에서의 연속된 접속점들간의 거리는 상기 접속점들의 상기 평행선들 중 인접한 평행선들의 접속점들의 라인들간 거리보다 큰 것인, 상기 접속점들의 배열

을 포함하는 기판.
제1항에 있어서, 상기 섬유들의 배열은 대체로 서로 직교하는 2 개의 방향으로 연장하는 것인 기판.
제2항에 있어서, 상기 섬유들의 배열과 대체로 평행하게 연장하는 상기 접속점들의 평행선들은, 대체로 서로 직교하면서 상기 섬유들의 배열과는 대체로 평행한 2 개의 방향으로 연장하고, 상기 섬유들의 배열은 대체로 서로 직교하는 2 개의 방향으로 연장하며, 각 방향의 접속점들은 상기 대체로 직교하는 방향의 접속점들의 라인들 사이에 위치 설정되는 것인 기판.
제3항에 있어서, 상기 섬유들의 배열은 함께 적층된 에폭시가 주입되는 다중층의 유리 섬유(glass cloth)를 포함하는 기판.
제3항에 있어서, 상기 기판은 적어도 하나의 칩이 부착되는 칩 캐리어(chip carrier)인 것인 기판.
제3항에 있어서, 상기 접속점들은 도전성 재료용 홀(holes for conducting material)인 것인 기판.
제6항에 있어서, 상기 홀들의 라인 내의 상기 라인들은 상기 섬유 기반 재료의 층 상의 길게 늘려진 스트립 영역들(elongated strip regions)이고, 상기 영역들은 섬유가 상기 홀들을 상호 연결하는 존(zone)을 정의하는 상기 홀들의 직경과 동일한 폭을 갖는 것인 기판.
제7항에 있어서, 적어도 하나의 칩에 부착된 하나의 표면과 회로 기판에 부착된 다른 표면을 갖는 칩 캐리어 기판을 포함하고, 상기 홀들은 상기 적어도 하나의 칩을 상기 회로 기판에 접속하기 위해 사용되는 도금 스루홀(PTH; plated thru hole)인 것인 기판.
제7항에 있어서, 상기 길게 늘려진 스트립 영역을 따른 연속적인 홀들간 거 리는 상기 홀들의 직경 보다 작은 홀들의 대각선들 간의 거리의
배인 것인 기판.
집적 회로 캐리어 구조체에 있어서,

대체로 서로 평행한 적어도 한 방향으로 연장하는 섬유들의 배열을 갖는 섬유 기반 재료의 적어도 한 층과;

상기 섬유 기반 재료의 적어도 하나의 층을 따라 연장하는 전기 접속점들의 배열로서, 상기 접속점들의 배열은 등간격의 접속점들의 평행선들을 포함하고, 상기 평행선들은 대체로 서로 직교하는 2 개의 방향으로 연장하며, 상기 등간격의 접속점들의 라인들이 상기 섬유의 방향에 대해 소정의 각도를 이루도록 위치 설정되는 것인, 상기 접속점들의 배열

을 포함하는 집적 회로 캐리어 구조체.
제10항에 있어서, 상기 접속점들은 소정의 직경을 가지며, 상기 섬유와 동일한 방향의 상기 접속점들의 라인들은 길게 늘려진 스트립 존을 가지며, 상기 스트립 존의 폭은 상기 접속점들을 상호 접속하는 상기 스트립 존을 따라 섬유들의 영역을 정의하는 상기 접속점들의 직경과 같고, 상기 각도는 상기 배열의 한 방향으로 연장하는 접속점들을 반대 방향으로 연장하는 상기 길게 늘려진 스트립 존들 사이에 교대로 배치하도록 하는 것인 집적 회로 캐리어 구조체.
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제10항 또는 제11항에 있어서, 상기 각도는 대략 30°인 것인 집적 회로 캐리어 구조체.
제10항 또는 제11항에 있어서, 상기 각도는 상기 배열의 한 방향으로 연장하는 접속점들을 반대 방향으로 연장하는 상기 길게 늘려진 스트립 존들 사이에 등거리로 교대로 배치하도록 하는 것인 집적 회로 캐리어 구조체.
제10항 또는 제11항에 있어서, 상기 접속점들의 배열 중 개별 접속점에 각각 전기적으로 접속된 전기 접촉부를 갖는 적어도 하나의 칩과, 상기 접속점들의 배열 중 개별 접속점에 각각 전기적으로 접속된 전기 접촉부를 갖는 회로 기판을 포함하고, 그에 따라 신호 처리 구조를 형성하는 것인 집적 회로 캐리어 구조체.
제10항 또는 제11항에 있어서, 상기 섬유 기반 재료의 적어도 하나의 층은 주입된 짜 맞추어진 유리 섬유 재료(woven glass fiber material)의 다중층을 포함하는 집적 회로 캐리어 구조체.
집적 회로 캐리어 구조체에 있어서,

결합 매질(binding medium)로 형성되고 대체로 직교하는 방향으로 연장하는 평행한 섬유들을 갖는 섬유 재료의 적어도 한 층과;

대체로 서로 직교하면서 상기 섬유들의 방향과는 평행하게 연장하는 평행한 열과 행으로 상기 적어도 하나의 층 상에 형성된 소정의 직경의 접속점들의 배열로서, 상기 접속점들의 열과 행은 길게 늘려진 스트립 존들의 열과 행을 따라 형성되고, 상기 존들은 대체로 상기 소정의 직경과 동일한 폭을 가지며 상기 접속점들을 상호 접속하는 섬유들의 영역을 정의하며, 상기 접속점들의 배열은 교번하는 열들 내의 접속점들이 상기 길게 늘려진 스트립 존들의 상기 행들 사이에 위치하고 교번하는 행들 내의 접속점들이 상기 길게 늘려진 스트립 존의 상기 열들 사이에 위치하도록 배열된 것인, 상기 접속점들의 배열

을 포함하는 집적 회로 캐리어 구조체.
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제17항에 있어서, 상기 교번하는 열과 행들 내의 홀들은 상기 길게 늘려진 스트립 존들의 대략 중간 지점에 위치하는 것인 집적 회로 캐리어 구조체.
제19항에 있어서, 상기 적어도 하나의 층 상의 상기 접속점들의 배열에 각각 부착된 전기 접촉부를 갖는 적어도 하나의 칩을 포함하는 집적 회로 캐리어 구조 체.
제20항에 있어서, 상기 적어도 하나의 층 상의 상기 접속점들의 대향 표면에 부착된 회로 기판을 포함하는 집적 회로 캐리어 구조체.
기판을 따라 소정의 직경을 갖는 전기 접속점들을 위치 설정하는 방법으로서,

대체로 서로 직교하는 방향으로 연장하는 평행한 섬유들을 갖는 기판 층을 제공하는 단계와;

상기 섬유들의 방향에 대해 평행한 열과 행으로 이루어진 소정의 직경을 갖는 전기 접속점들을 위치 설정하는 단계로서, 상기 행과 열들 내의 연속된 접속점들간의 거리는 상기 접속점들의 인접한 열과 행들 사이의 거리 보다 실질적으로 더 크도록 하는 것인 상기 위치 설정 단계

를 포함하는 전기 접속점의 위치 설정 방법.
제22항에 있어서, 다른 열들의 접속점들은 접속점들의 행들 사이에 위치 설정되는 것인 전기 접속점의 위치 설정 방법.
제23항에 있어서, 상기 접속점들은 상기 기판층 내에 형성된 도전성 재료를 포함하는 홀들인 것인 전기 접속점의 위치 설정 방법.
섬유 기반 집적 회로 캐리어에 형성된 홀의 밀도를 증가시키는 방법으로서,

대체로 서로 직교하는 X 및 Y 방향의 양 방향으로 연장하는 섬유들을 갖는 섬유 기반 집적 회로 캐리어 기판을 제공하는 단계와;

상기 섬유들의 전체 방향에 대해 평행한 대체로 직교하는 행과 열의 패턴으로 이루어진 소정의 직경의 홀들을 형성하는 단계로서, 상기 행과 열은 상기 직경과 대략 동일한 폭의 섬유들의 길게 늘려진 스트립 영역들의 행과 열을 정의하고, 상기 홀들은 교번하는 행들 내의 홀들이 길게 늘려진 스트립 영역의 상기 열들 사이에 위치 설정되고 교번하는 열들 내의 상기 홀들이 길게 늘려진 스트립 영역의 상기 열들 사이에 위치 설정되도록 형성되는 것인 상기 홀들을 형성하는 단계

를 포함하는 홀 밀도의 증가 방법.
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제25항에 있어서, 상기 섬유 기반 집적 회로 캐리어 기판은 섬유 기반 재료의 다중층을 포함하고, 상기 다중층 내의 홀들은 상기 패턴과 상이한 패턴을 갖는 접속점들과 상호 접속하는 것인 홀 밀도의 증가 방법.
제27항에 있어서, 상기 홀들은 도전성 재료를 포함하고, 적어도 하나의 칩을 인쇄 배선 기판에 접속하도록 동작하는 것인 홀 밀도의 증가 방법.
집적 회로 캐리어 상에 접속점들을 위치 설정하는 방법으로서,

대체로 직교하는 방향으로 연장하는 대체로 평행한 섬유들의 배열을 갖는 섬유 기반 재료의 적어도 한 층을 제공하는 단계와;

상기 섬유 기반 재료의 적어도 한 층을 따라 접속점들의 배열을 위치 설정하는 단계로서, 상기 접속점들의 배열은 서로 직교하는 X 및 Y 방향의 양 방향 모두로 연장하는 등간격의 접속점들의 평행한 행 및 열을 포함하고, 상기 접속점들의 행과 열이 상기 섬유의 방향에 대하여 소정의 각도를 이루도록 배열되는 것인 상기 접속점들의 배열의 위치 설정 단계

를 포함하는 접속점의 위치 설정 방법.
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