JP4143592B2 - 高配線能力を有する高密度マイクロビア基板 - Google Patents
高配線能力を有する高密度マイクロビア基板 Download PDFInfo
- Publication number
- JP4143592B2 JP4143592B2 JP2004319589A JP2004319589A JP4143592B2 JP 4143592 B2 JP4143592 B2 JP 4143592B2 JP 2004319589 A JP2004319589 A JP 2004319589A JP 2004319589 A JP2004319589 A JP 2004319589A JP 4143592 B2 JP4143592 B2 JP 4143592B2
- Authority
- JP
- Japan
- Prior art keywords
- fiber
- connection points
- array
- holes
- parallel
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
Images
Classifications
-
- H—ELECTRICITY
- H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
- H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
- H05K1/00—Printed circuits
- H05K1/02—Details
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
- H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
- H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
- H01L23/49838—Geometry or layout
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
- H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
- H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
- H01L23/49822—Multilayer substrates
-
- H—ELECTRICITY
- H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
- H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
- H05K1/00—Printed circuits
- H05K1/02—Details
- H05K1/11—Printed elements for providing electric connections to or between printed circuits
- H05K1/115—Via connections; Lands around holes or via connections
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/10—Bump connectors; Manufacturing methods related thereto
- H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
- H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/01—Chemical elements
- H01L2924/0102—Calcium [Ca]
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/01—Chemical elements
- H01L2924/01078—Platinum [Pt]
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
- H01L2924/151—Die mounting substrate
- H01L2924/153—Connection portion
- H01L2924/1531—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface
- H01L2924/15311—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface being a ball array, e.g. BGA
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/30—Technical effects
- H01L2924/301—Electrical effects
- H01L2924/3025—Electromagnetic shielding
-
- H—ELECTRICITY
- H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
- H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
- H05K1/00—Printed circuits
- H05K1/02—Details
- H05K1/03—Use of materials for the substrate
- H05K1/0313—Organic insulating material
- H05K1/0353—Organic insulating material consisting of two or more materials, e.g. two or more polymers, polymer + filler, + reinforcement
- H05K1/0366—Organic insulating material consisting of two or more materials, e.g. two or more polymers, polymer + filler, + reinforcement reinforced, e.g. by fibres, fabrics
-
- H—ELECTRICITY
- H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
- H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
- H05K1/00—Printed circuits
- H05K1/02—Details
- H05K1/11—Printed elements for providing electric connections to or between printed circuits
- H05K1/111—Pads for surface mounting, e.g. lay-out
- H05K1/112—Pads for surface mounting, e.g. lay-out directly combined with via connections
-
- H—ELECTRICITY
- H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
- H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
- H05K2201/00—Indexing scheme relating to printed circuits covered by H05K1/00
- H05K2201/02—Fillers; Particles; Fibers; Reinforcement materials
- H05K2201/0275—Fibers and reinforcement materials
- H05K2201/029—Woven fibrous reinforcement or textile
-
- H—ELECTRICITY
- H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
- H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
- H05K2201/00—Indexing scheme relating to printed circuits covered by H05K1/00
- H05K2201/09—Shape and layout
- H05K2201/09209—Shape and layout details of conductors
- H05K2201/095—Conductive through-holes or vias
- H05K2201/09609—Via grid, i.e. two-dimensional array of vias or holes in a single plane
-
- H—ELECTRICITY
- H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
- H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
- H05K2201/00—Indexing scheme relating to printed circuits covered by H05K1/00
- H05K2201/09—Shape and layout
- H05K2201/09209—Shape and layout details of conductors
- H05K2201/095—Conductive through-holes or vias
- H05K2201/09627—Special connections between adjacent vias, not for grounding vias
-
- H—ELECTRICITY
- H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
- H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
- H05K3/00—Apparatus or processes for manufacturing printed circuits
- H05K3/46—Manufacturing multilayer circuits
- H05K3/4602—Manufacturing multilayer circuits characterized by a special circuit board as base or central core whereon additional circuit layers are built or additional circuit boards are laminated
-
- H—ELECTRICITY
- H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
- H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
- H05K3/00—Apparatus or processes for manufacturing printed circuits
- H05K3/46—Manufacturing multilayer circuits
- H05K3/4611—Manufacturing multilayer circuits by laminating two or more circuit boards
- H05K3/4626—Manufacturing multilayer circuits by laminating two or more circuit boards characterised by the insulating layers or materials
Landscapes
- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Power Engineering (AREA)
- Geometry (AREA)
- Production Of Multi-Layered Print Wiring Board (AREA)
- Structures For Mounting Electric Components On Printed Circuit Boards (AREA)
- Magnetic Heads (AREA)
- Printing Elements For Providing Electric Connections Between Printed Circuits (AREA)
Description
1a ホール
1b ホール
1c ホール
1d ホール
1e ホール
1f ホール
1g ホール
3 ストリップ・ゾーン、ストリップ領域
5 ストリップ・ゾーン、ストリップ領域
7 ストリップ・ゾーン、ストリップ領域
9 ストリップ・ゾーン、ストリップ領域
10 8層チップ・キャリア
11 層
12 チップ
13 信号層
14 はんだボール接続
15 信号層
17 電圧/接地層
19 電圧/接地層
21 信号層
23 信号層
25 層
27 はんだバンプ
29 PWB(プリント配線板)
33 金属ライン
35 金属ライン
37 金属ライン
39 金属ライン
41 金属ライン接続
43 金属ライン接続
Claims (23)
- 互いに直交する2つの方向に延在する互いにほぼ平行な繊維の配列を有する繊維ベースの材料の少なくとも1つの層と、
前記繊維ベースの材料の少なくとも1つの層に沿って延在し、前記繊維の方向にほぼ平行に延在する平行な接続点ラインとして配置された、電気接続点の配列とを含み、
前記繊維の配列に平行に延在する前記平行な接続点ラインが、互いに直交する2つの方向に延在する前記繊維の配列と平行で、互いに直交する2つの方向に延在し、前記平行な接続点ラインそれぞれのライン上の連続する接続点間の間隔が、前記平行な接続点ラインの隣接するラインにおける接続点ライン間の間隔よりも大きく、各方向の接続点が、前記直交する方向の接続点ライン間に配置され、前記接続点ラインは、前記繊維ベースの材料の層上にあり繊維が前記ホールを相互接続するゾーンを画定する、前記ホールの直径と同じ幅を有する細長いストリップ領域である、基板。 - 前記繊維の配列が、互いに積層されたエポキシ含浸ガラス布の複数の層を含む、請求項1に記載の基板。
- 前記基板が、少なくとも1つのチップを取り付けたチップ・キャリアである、請求項1に記載の基板。
- 前記接続点が、導電用材料用のホールである、請求項1に記載の基板。
- 少なくとも1つのチップを取り付けた1つの表面と、回路付き基板に取り付けられた別の表面とを有するチップ・キャリア基板を含み、前記ホールが、前記少なくとも1つのチップを前記回路付き基板に接続するのに使用されるめっきスルーホールである、請求項4に記載の基板。
- 集積回路キャリア構造であって、
互いに平行で少なくとも1つの方向に延在する繊維の配列を有する繊維ベースの材料の少なくとも1つの層と、
前記繊維ベースの材料の少なくとも1つの層に沿って延在する電気接続点の配列とを含み、前記接続点が所与の直径を有し、前記接続点の配列が、互いに直交する2つの方向に延在し前記繊維の前記方向に対して所定の角度をなすように配置された、等間隔に配置された平行な接続点ラインを含み、前記繊維と同じ方向に沿った接続点ラインが、前記接続点の直径の幅を有する細長いストリップ・ゾーンを有し、前記細長いストリップ・ゾーンが、前記接続点を相互接続するストリップ・ゾーンに沿った繊維の領域を画定し、前記角度が、対向して延在する細長いストリップ・ゾーンの間に、前記接続点の配列の互いに直交する前記2つの方向のうちの1つの方向に延在する接続点を1つ置きに配置するような角度である、構造。 - 前記接続点が導電性材料用のホールである、請求項7に記載の集積回路キャリア構造。
- 前記角度が30°である、請求項7に記載の集積回路キャリア構造。
- 前記角度が、前記配列の1つの方向に延在する前記1つ置きの接続点を対向して延在する前記ストリップ・ゾーン間に等間隔で配置するような角度である、請求項7に記載の集積回路キャリア構造。
- 前記配列の接続点の個々の接続点にそれぞれ電気的に接続された電気コンタクトを有する少なくとも1つのチップと、前記配列の接続点の個々の接続点にそれぞれ電気的に接続された電気コンタクトを有する回路付き基板とを含み、
それによって信号処理構成体を形成する、請求項7に記載の集積回路キャリア構造。 - 前記繊維ベースの材料の少なくとも1つの層が、含浸ガラス繊維織物の材料の複数の層を含む、請求項7に記載の集積回路キャリア構造。
- 集積回路キャリア構造であって、
結合媒体として形成され、直交する方向に平行に繊維が延びる繊維材料の少なくとも1つの層と、
互いに直交する平行な列および行として前記少なくとも1つの層上に形成され前記繊維の方向に平行に延在する、所与の直径の接続点の配列とを含み、
前記接続点の行および列が、細長いストリップ・ゾーンの行および列に沿って形成され、前記ゾーンが、前記所与の直径と同じ幅を有し、前記接続点を相互接続するための繊維の領域を画定し、前記接続点の配列が、1つ置きの列内の接続点が前記細長いストリップ・ゾーンの行間に位置し、1つ置きの行内の接続点が前記細長いストリップ・ゾーンの列間に位置するように、配置される、構造。 - 前記接続点が導電性材料用のホールである、請求項13に記載の集積回路キャリア構造。
- 前記1つ置きの行および列内の前記ホールが、前記細長いストリップ・ゾーンの中央に配置される、請求項14に記載の集積回路キャリア構造。
- 前記少なくとも1つの層上の前記配列の接続点にそれぞれ取り付けられた電気コンタクトを有する少なくとも1つのチップを含む、請求項15に記載の集積回路キャリア構造。
- 前記少なくとも1つの層上の前記接続点とは反対側の表面に取り付けられた回路付き基板を含む、請求項16に記載の集積回路キャリア構造。
- 繊維ベースの集積回路キャリア内に形成されるホールの密度を高める方法であって、
互いに直交するXおよびY両方向に繊維が延びる繊維ベースの集積回路キャリア基板を設けるステップと、
前記繊維の全体的な方向に平行に走り直交する行および列のパターンで、所与の直径のホールを形成するステップとを含み、
前記行および列が、前記直径に等しい幅の、繊維の細長いストリップ領域の行および列を画定し、前記ホールが、1つ置きの行内のホールが前記細長いストリップ領域の列間に位置し、1つ置きの列内のホールが前記細長いストリップ領域の行間に位置するように、形成される、方法。 - 前記行および列内の前記1つ置きのホールが、前記細長いストリップ領域が実質的に等間隔になるように配置される、請求項18に記載の方法。
- 前記繊維ベースの集積回路キャリア基板が、繊維ベースの材料の複数の層を含み、前記層内の前記ホールが、前記パターンとは異なるパターンを有する接続点と相互接続する、請求項18に記載の方法。
- 前記ホールが導電性材料を含み、少なくとも1つのチップをプリント配線板に接続する働きをする、請求項20に記載の方法。
- 集積回路キャリア上に接続点を配置する方法であって、
互いに平行で少なくとも1つの方向に延在する平行な繊維の配列を有する繊維ベースの材料の少なくとも1つの層を設けるステップと、
前記繊維ベースの材料の少なくとも1つの層に沿って所与の直径を有する電気接続点の配列を配置するステップとを含み、
前記接続点の配列が、互いに直交する2つの方向に延在し前記繊維の前記方向に対して所定の角度をなすように配置された、等間隔に配置された接続点の平行な接続点ラインを含み、前記繊維と同じ方向に沿った接続点ラインが、前記接続点の直径の幅を有する細長いストリップ・ゾーンを有し、前記細長いストリップ・ゾーンが、前記接続点を相互接続するストリップ・ゾーンに沿った繊維の領域を画定し、前記角度が、対向して延在する細長いストリップ・ゾーンの間に、前記接続点の配列の互いに直交する前記2つの方向のうちの1つの方向に延在する接続点を1つ置きに配置するような角度である、方法。 - 前記接続点が導電性材料用のホールである、請求項22に記載の方法。
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
US10/701,311 US6919635B2 (en) | 2003-11-04 | 2003-11-04 | High density microvia substrate with high wireability |
Publications (2)
Publication Number | Publication Date |
---|---|
JP2005142564A JP2005142564A (ja) | 2005-06-02 |
JP4143592B2 true JP4143592B2 (ja) | 2008-09-03 |
Family
ID=34551401
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2004319589A Expired - Fee Related JP4143592B2 (ja) | 2003-11-04 | 2004-11-02 | 高配線能力を有する高密度マイクロビア基板 |
Country Status (5)
Country | Link |
---|---|
US (1) | US6919635B2 (ja) |
JP (1) | JP4143592B2 (ja) |
KR (1) | KR100625062B1 (ja) |
CN (1) | CN100536095C (ja) |
TW (1) | TWI329898B (ja) |
Families Citing this family (13)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US7980954B2 (en) * | 2005-05-19 | 2011-07-19 | Wms Gaming Inc. | Wagering game system with shared outcome determined by a gaming machine |
TWI270656B (en) * | 2005-11-29 | 2007-01-11 | Machvision Inc | Analysis method for sag or protrusion of copper-filled micro via |
US7757196B2 (en) * | 2007-04-04 | 2010-07-13 | Cisco Technology, Inc. | Optimizing application specific integrated circuit pinouts for high density interconnect printed circuit boards |
US7979983B2 (en) * | 2007-04-04 | 2011-07-19 | Cisco Technology, Inc. | Connection an integrated circuit on a surface layer of a printed circuit board |
EP2503594A1 (en) * | 2011-03-21 | 2012-09-26 | Dialog Semiconductor GmbH | Signal routing optimized IC package ball/pad layout |
CN102542096A (zh) * | 2011-11-23 | 2012-07-04 | 北京工业大学 | 3d集成电路中tsv的中点定位方法 |
US9627306B2 (en) | 2012-02-15 | 2017-04-18 | Cypress Semiconductor Corporation | Ball grid structure |
TWI546000B (zh) | 2012-10-02 | 2016-08-11 | 健鼎科技股份有限公司 | 電路板封裝結構及其製造方法 |
US9526185B2 (en) * | 2014-04-08 | 2016-12-20 | Finisar Corporation | Hybrid PCB with multi-unreinforced laminate |
US9818682B2 (en) * | 2014-12-03 | 2017-11-14 | International Business Machines Corporation | Laminate substrates having radial cut metallic planes |
US9916410B2 (en) | 2015-06-22 | 2018-03-13 | International Business Machines Corporation | Signal via positioning in a multi-layer circuit board |
US9881115B2 (en) | 2016-04-27 | 2018-01-30 | International Business Machines Corporation | Signal via positioning in a multi-layer circuit board using a genetic via placement solver |
DE102018207127A1 (de) * | 2017-05-11 | 2018-11-15 | Schweizer Electronic Ag | Verfahren zum Ankontaktieren einer metallischen Kontaktfläche in einer Leiterplatte und Leiterplatte |
Family Cites Families (14)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US3963920A (en) * | 1975-03-10 | 1976-06-15 | General Dynamics Corporation | Integrated optical-to-electrical signal transducing system and apparatus |
JPS582501B2 (ja) * | 1978-03-03 | 1983-01-17 | 株式会社日立製作所 | 受光素子 |
JPS57133674A (en) * | 1981-02-13 | 1982-08-18 | Hitachi Ltd | Structure of multilayer wiring |
US5397917A (en) * | 1993-04-26 | 1995-03-14 | Motorola, Inc. | Semiconductor package capable of spreading heat |
JP3280755B2 (ja) * | 1993-06-21 | 2002-05-13 | 出光石油化学株式会社 | 不織布の製造方法およびその装置 |
US5541449A (en) * | 1994-03-11 | 1996-07-30 | The Panda Project | Semiconductor chip carrier affording a high-density external interface |
JPH07307410A (ja) * | 1994-05-16 | 1995-11-21 | Hitachi Ltd | 半導体装置 |
JP3400877B2 (ja) * | 1994-12-14 | 2003-04-28 | 三菱電機株式会社 | 半導体装置及びその製造方法 |
JP2636777B2 (ja) * | 1995-02-14 | 1997-07-30 | 日本電気株式会社 | マイクロプロセッサ用半導体モジュール |
DE69942499D1 (de) * | 1998-10-05 | 2010-07-29 | Semiconductor Energy Lab | Reflektierende Halbleitervorrichtung |
US6310398B1 (en) * | 1998-12-03 | 2001-10-30 | Walter M. Katz | Routable high-density interfaces for integrated circuit devices |
US6456766B1 (en) * | 2000-02-01 | 2002-09-24 | Cornell Research Foundation Inc. | Optoelectronic packaging |
US6538213B1 (en) * | 2000-02-18 | 2003-03-25 | International Business Machines Corporation | High density design for organic chip carriers |
US6384341B1 (en) * | 2001-04-30 | 2002-05-07 | Tyco Electronics Corporation | Differential connector footprint for a multi-layer circuit board |
-
2003
- 2003-11-04 US US10/701,311 patent/US6919635B2/en not_active Expired - Fee Related
-
2004
- 2004-09-13 CN CNB2004100746988A patent/CN100536095C/zh not_active Expired - Fee Related
- 2004-10-28 TW TW093132790A patent/TWI329898B/zh not_active IP Right Cessation
- 2004-11-02 JP JP2004319589A patent/JP4143592B2/ja not_active Expired - Fee Related
- 2004-11-03 KR KR1020040088728A patent/KR100625062B1/ko not_active IP Right Cessation
Also Published As
Publication number | Publication date |
---|---|
TW200517027A (en) | 2005-05-16 |
TWI329898B (en) | 2010-09-01 |
KR100625062B1 (ko) | 2006-09-20 |
JP2005142564A (ja) | 2005-06-02 |
US6919635B2 (en) | 2005-07-19 |
CN100536095C (zh) | 2009-09-02 |
CN1614757A (zh) | 2005-05-11 |
KR20050042732A (ko) | 2005-05-10 |
US20050093133A1 (en) | 2005-05-05 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
US7323787B2 (en) | Off-grid decoupling of ball grid array (BGA) devices and method | |
JP4143592B2 (ja) | 高配線能力を有する高密度マイクロビア基板 | |
US7081672B1 (en) | Substrate via layout to improve bias humidity testing reliability | |
US6538213B1 (en) | High density design for organic chip carriers | |
US6630631B1 (en) | Apparatus and method for interconnection between a component and a printed circuit board | |
EP1361612B1 (en) | Organic substrate for flip chip bonding | |
JP2004207727A (ja) | 信号伝達用多層pc基板の層数減少方法 | |
CN100525578C (zh) | 用于提高电路板的定线密度的方法和这种电路板 | |
US20010008313A1 (en) | Chip package with degassing holes | |
JP2019114677A (ja) | プリント配線板 | |
US10154594B2 (en) | Printed circuit board | |
JPH11289025A (ja) | ビルドアップ多層配線基板 | |
JP2010192767A (ja) | 配線基板及び半導体装置 | |
JP2009071157A (ja) | 配線基板及びその製造方法ならびに半導体装置 | |
US20100320602A1 (en) | High-Speed Memory Package | |
JP4299087B2 (ja) | プリント配線板 | |
JP2020013917A (ja) | 配線基板 | |
JP4156927B2 (ja) | 多層板装置 | |
CN212628597U (zh) | 一种优化bga下过孔的pcb结构 | |
KR102666151B1 (ko) | 반도체 패키지 | |
DE102006056777B4 (de) | Zusammenstellung umfassend ein Trägerelement mit einer Abschirmschicht und einen Chip | |
JPH11260955A (ja) | 多層回路基板 | |
KR20190125084A (ko) | 다층 연성 회로 기판을 갖는 마이크로 엘이디 모듈 | |
TW201448155A (zh) | 具金屬柱組及導電孔組之基板及具金屬柱組及導電孔組之封裝結構 |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20071002 |
|
RD12 | Notification of acceptance of power of sub attorney |
Free format text: JAPANESE INTERMEDIATE CODE: A7432 Effective date: 20071024 |
|
A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A821 Effective date: 20071024 |
|
A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20071228 |
|
A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20080212 |
|
A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20080512 |
|
TRDD | Decision of grant or rejection written | ||
A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20080610 |
|
RD14 | Notification of resignation of power of sub attorney |
Free format text: JAPANESE INTERMEDIATE CODE: A7434 Effective date: 20080610 |
|
A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 |
|
A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20080616 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110620 Year of fee payment: 3 |
|
R150 | Certificate of patent or registration of utility model |
Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110620 Year of fee payment: 3 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120620 Year of fee payment: 4 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120620 Year of fee payment: 4 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20130620 Year of fee payment: 5 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
LAPS | Cancellation because of no payment of annual fees |