TWI329898B - High density microvia substrate and carrier with high wireability , and miethod of increasing the density of holes and positioning holes or connection points on carrier - Google Patents

High density microvia substrate and carrier with high wireability , and miethod of increasing the density of holes and positioning holes or connection points on carrier Download PDF

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TWI329898B
TWI329898B TW093132790A TW93132790A TWI329898B TW I329898 B TWI329898 B TW I329898B TW 093132790 A TW093132790 A TW 093132790A TW 93132790 A TW93132790 A TW 93132790A TW I329898 B TWI329898 B TW I329898B
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Description

1329898 玖、發明說明： 【發明所屬之技術領域】 本發明是有關於用於晶片承載件，且特別是有關於具 有高繞線性之高密度晶片承栽件，以與覆晶技術（flip chip technology ) 一同應用。 【先前技術】 隨著技術演進’半導體晶片之終端密度與尤其是晶片 的輸入/輸出（I/O)連接之密度跟著提高，然而晶片承載 件之繞線性卻漸漸產生問題》緊密聚集的終端之密度使得 建構相互分離的導體變為困難’其中相互分離的導體係用 以將承載件線連接至每-終端。帶有訊號的終端與線是尤 其負擔繁重的，這是因為其必須相互分離，也必須與電源 線與接地線分離。晶片承載件上之訊號線必須與其他導體 有足夠的電性絕緣，藉以避免不希望的耦合與漏電路徑。 為了能在高密度晶片承栽件内部署線路，已經發展出 微孔與其他技術。微孔晶片承載件典型地利用多層次以建 立起所希望的相互連接，尤其在晶片封裝中是使用覆晶球 狀柵格陣列（ball grid array，BGA)技術。在這些高針腳 數的技術中，層次的配線與繞線性之密度是重要的，尤其 是由成本、良率、效能與可靠度方面來考量。就此方面，“繞 線性（wireabUUy) ”可被視為將佈線予以定位而所有訊號 能夠自一給定的圖案或層次“逃離，，（向内或向外）之技術 可能性。用於佈線的限制考量包括有介層洞㈣、佈線寬 3 1329898 度與間隔、終 領域中所熟知 微孔晶片 (plated thru 互連接（high 核心之每一側 月旨-玫璃層次汽 玻璃織布所製 上穩定之核心 的環氧樹脂。 孔晶承載件 核心中之 側之間的垂直 太近時，高密 維造成可靠度 成了鍍通孔密 後側相互連接 一晶片承載件 (PCB )之能 玻璃強化 被歸咎於環氧 在核心内鑽以 樹脂在玻璃纖 穿透一些鉅離 端尺寸與所希望的間隔、遮蔽要求與其他該 的設計限制。 承載件基材一般是圍繞著一具有鍍通孔 holes，PTHs )之核心建立。這樣的高密度相 density interconnect，HDI )晶片承載件在一 利用了層次之重疊，其中該核心是由環氧樹 t製成。玻璃層次是由一被浸滲以環氧樹脂之 成’且在高溫下被疊合以製造出一固態尺寸 。在核心之每_側之重疊層次一般為非強化 美國專利US6,518,516B2描述了一典型的微 〇 #通·孔的密度限制拘束了承載件之前側與後 相互連接能力。例如，當高密度鍍通孔距離 度锻通孔配置會自一礼至其他孔沿著玻璃纖 失敗。當鍍通孔距離太近時，可靠度問題造 度限制’因而無法自一晶片承載件之前側與 許多訊號會拘束將更高I/O數目晶片連接至 或將這樣的晶片相互連接至一印刷電路扳 f] ° 環氧樹脂承載件中的鍵通孔之間之短路已經 樹腊貼附至玻螭纖維是相當差的之事實。當 鐘通孔且將鍍通孔鍍以電鍍化學品時，環氧 維上之差的貼附性使得電鍍化學品沿著織維 。這樣的穿透會造成礼洞之間的電性短路。 4 1329898 【發明内容】
根據本發明，不需要冒著短路的風險即能藉由偏移一 孔洞凸出圖案（hole jog pattern)中的孔洞來增加纖維基 底晶片承載件中之鍍通孔密度。纖維基底晶片承載件基材 典型地以一矩陣圖案排列纖維，其t纖維係被編織成在一 X-Y方向上相互正交。藉由偏移鍍通孔之間隔列，沿著相 同纖維束之孔洞之間的距離係實質上被增加了。這樣的排 列可以不需要減少沿著相同纖維束鍍通孔至鍍通孔間距而 能增加鍍通孔密度。依據像是鍍通孔之間的間距、鍍通孔 之直徑與鍍通孔行列之間所想要的分離性之因素而定，藉 由在約15°與60°之間旋轉一傳統的鍍通孔之X-Y柵格圖 案可獲得凸出圖案。
在一排列中，鍍通孔之X-列係旋轉 3 0 °以移動在 Y-列之間的間隔Y-列介層洞藉以超過X方向與Y方向上雙 倍直間距（同線間距），其係依據用於鍍通孔之鑽孔尺寸而 定。這樣的旋轉在競爭的參數（例如鑽孔尺寸直徑與孔洞 之間距離）之間提供了 一個好的折衷方式，在一直線與一 側向分離性上皆是如此。 因此，本發明之一目的即是在於提供一改良的晶片承 載件。 本發明之另一目的在於提供一不具有改良的繞線性之 晶片承載件。 本發明之又一目的在於提供一具有增加鍍通孔密度之 5 1329898 晶片承載件。 本發明之再一目的在於提供一改良的方法與配置 列，用以藉由纖維基底技術將鍍通孔定位在一多層次晶 承載件中。 本發明之又另一目的在於提供一高密度鍍通孔配置 法與排列，以用於浸滲有環氧樹脂之玻璃纖維多層次晶 承載件中。 本發明之又再一目的在於提供高密度鍍通孔纖維基 晶片承載件，而不需要減少χ-γ方向上鍍通孔至鍍通孔 距。 【實施方式】 請參閱第1圖，圖上顯示數個圓形或孔洞1之圖案 每一圓形代表一具有鑽孔直徑為D微米之典型鍍通孔。 型地，鍍通孔是被鍍以形成一鍍通孔柵格配置。如圖所开 孔洞1被排列於一 X - Y柵格配置中。在這樣的配置中’ 通孔之X線及Y線與在多層次晶片層載件中的層次之玻 纖維之方向對齊。在這樣結構的層次中之纖維，係典型 以一似篩孔圖案且該些纖維相互平行，並且以X方向與 方向大體上正交或相交約90°的型式被編織。X方向與 方向上皆顯示有該些孔洞之真實間距X微米。如同本文 此所使用的，“正交”意謂 90°或是在一方面或另一方面 具有一些微小差異。 第1圖中之鍍通孔1典型地具有一 150微米之直徑 排 片 方 片 底 間 典 > 鍍 璃 地 Y Y 在 上 6 1329898
且在X方向與Y方向上皆分開300微米或更遠。這將造成 450微米或更大的間距，其會產生一每平方毫米約5個孔 洞之密度。如此會限制住高密度相互連接晶片承載件之密 度，這是因為大部分之配線是位於基材上側（接近晶片）， 且一數目受限之訊號可以被佈線至承載件位於晶片下方區 域的底側。可瞭解的是，當晶片訊號密度增加時，這將產 生問題。在一晶片下方之一典型的高訊號數目密度是在10 毫米中有2000個訊號或每平方毫米有20個訊號。因為每 平方毫米有5個孔洞之極大值可以經由核心被佈線至晶片 承載件之下半部，大約7 5 %配線則必須被保留於上側。這 增加了用於高密度相互連接晶片承載件之所需要層次的數 目，因而增加了成本且使晶片與晶片承載件之間的路徑變 長了，故影響了效能。根據本發明，解決上述問題的方法 即是提供可允許孔洞相互之間距離可以更接近且同時避免 孔洞之間會短路之一孔洞佈局圖案。
第2圖顯示根據本發明用於一晶片承載件之鍍通孔偏 移佈局圖案的排列之上視圖。該佈局使用九個鍍通孔以助 於描繪偏移圖案，但是可瞭解的是這樣的圖案能夠以相同 間隔被重複數次，其中該間隔是沿著X方向與Υ方向上相 同的線被重複數次。係使用了如第1圖所顯示之相同的真 實間距X微米。第2圖中的玻璃纖維是沿著如同第1圖一 般之X方向與Υ方向，因此是沿著痩長條狀地區或區域3' 5、7、9。這些條狀地區或區域定義了晶片承載件中玻璃纖 維與孔洞相互連接的區域。關於此方面，該些纖維之直徑 7 Γ329898 比該地區寬度小數倍。 雖然第2圖之排列顯示一繞著底排孔洞之中間孔洞1 f 的旋轉角度26.6°以形成偏移圖案，可瞭解的是旋轉程度可 以根據特定設計選擇及/或所應用之接地規則而有所差 異。26.6°之旋轉提供了 X方向與Y方向上孔洞之間相同 的同線間距（i η -1 i n e s p a c i n g )。“同線間距”是沿著X方向 與 Y方向上孔洞之間的間距，如第 2 圖之鑽孔至鑽孔 (bit-to-bit)間距。因此，孔洞la與lb之間沿著瘦長條 狀地區或區域3的間距與孔洞1 c與1 d之間沿著痩長條狀 地區或區域5的間距是相同的。類似地，沿著痩長條狀地 區或區域7、9孔洞之間存在有相同間距。雖然條狀地區或 區域3、5、7、9代表了在其内X方向與Y方向上玻璃纖 維提供一孔洞之間短路路徑之地區或區域，只要這些條狀 地區與相鄰孔洞之間稍微分離，纖維路徑可以具有些微線 性差異。 明顯的是，任何大於30°之旋轉將實質上使得X方向 與Y方向上孔洞之間具有相同間距。可瞭解的是，旋轉孔 洞圖案之目的是為了旋轉X方向與Y方向上對齊的相鄰孔 洞至一離線或偏移位置，藉以增加同線孔洞之間的距離。 因此，孔洞1 c、1 e與1 f係相互偏移（原本係沿著區域9 對齊），藉以實質上增加新的同線孔洞1 c、1 d之間的距離。 故，沿著一條孔洞之線的鑽孔至鑽扎間距（如第2圖所示） 係自尤增加至，其中X是第1圖中真實間距而D 是鍍通孔鑽孔直徑。類似地，直間距（straight pitch )(或 1329898 直線間距）係自X增加至。 如第2圖所又顯示者，這樣排列的玻璃橫越間隙（glass cross gap)距離為。玻璃橫越間隙代表了痩長條狀 - 5 地區之間的距離，且如前所顯示者，條狀地區定義了織維 ' 可能與孔洞相互連接之線性區域。玻璃橫越間隙距離提供 了 一安全的幅度以抵抗纖維路徑中有機會在孔洞之間造成 短路的線性不規則性。 Φ 在第2圖之排列中，所使用的旋轉角度再有可能的旋 轉角度中提供了一有效的折衷方案。雖然不同應用可允許 於15°與60°之間的旋轉，所顯示的角度不僅提供了 X方 —
向與Y方向上孔洞之間相同距離，亦提供了 X方向與Y 方向上相同玻璃橫越間隙。此外，如同所旋轉者，·由所
定義之“相同間距（samepitch)” 一致地存在於X方向與Y 方向上相鄰的孔洞之線之間。因此，在X方向上，孔洞1 c 與1 g之間的間距相同於孔洞1 c與1 e之間的間距。沿著Y 方向上相鄰孔洞存在有相同間距。下表顯示一些第2圖中 變數如何相互關連之典型實施例。所有數值之單位係為微 米，且經過四捨五入。 9 1329898 真實間距 鑽孔直徑 直間距 鑽孔至鑽孔間距 玻璃橫越間隙 X D P SP GG 2 12 50 470 424 45 212 90 470 3 84 5 225 50 503 453 5 1 225 100 503 404 0 250 50 559 509 62 250 100 559 459 12 300 50 670 620 84 300 100 670 570 34
上表顯示玻璃橫越間隙如何隨著一些真實間距值χ之 實施例而改變（單位為微米），其中鑽孔直徑尺寸大致上介 於50至100微米之間。如同所顯示者，對於一 100微米鑽 孔直徑與 2 1 2微米真實間距之玻璃橫越間隙距離將為負 值，其意謂著相鄰條狀或纖維地區之間將有重疊發生。同 樣地，其他間距值具有鑽孔直徑尺寸將使得玻璃橫越間隙 距離變為負值之數值。因此，玻璃橫越距離可以被調整為 以滿足特定應用之條件。 必須瞭解的是，第2圖與上表顯示了沿著一線或纖維 區域孔洞之間的距離如何增加之一特定例子。明顯的，由 纖維束方向來看，藉由旋轉柵格排列以偏移轴，間距可因 為對角線尺寸與忽略沿著纖維束相同地區孔洞之可能性而 10 曰σ °由於纖維束地區是由孔洞直徑所定義，較 孔洞@ ·Α 直也的 a加了忽略沿著纖維束該些地區孔洞之可能子生 而’破填或纖維橫越間隙分離性，也必須維持於 — 縱使對认7, 、承程度， K ^於孔洞允許非常小或負值橫越間隙之配置 的，发士 疋有可能 '、T該些孔洞由纖維方向來看相互之間距 遠e g L· * 李'足夠 乃外也必須瞭解的是，只要可以維持適當横越間、 離性’由纖維方向上取代孔洞並非一定要使孔洞精：：刀 笛*2 對'齊。 乐3圖顯示一典型八層晶片承載件1 〇以例如承栽— 狀拇格陣列（BGA )晶片承載件排列中的覆晶（例如5 曰曰片）之截面圖》層次11以如該領域技藝人士所熟知之方 义’里由焊球連接14(solder ball connections)貼附至曰片 12。明顯的，雖然只有顯示一個晶片用以舉例’可以有超 過一個晶片貼附至晶片承載件1〇。另外，層次u亦可^ 貼附至其他電性元件。如同該技藝人士所熟知者，晶片用 於提供一訊號處理排列。層次13做為核心之晶片側的疊加 層。訊號層15與21，及電壓/接地層口與19，至少包含 核心。層次2 5係為球狀柵格陣列（B G A )層其經由焊凸 塊（solder bumps )27貼附至印刷線路板29( printed以⑴叩 board，PWB )，用以自訊號層23傳送訊號至其上。pwB29 可以是任何佈有電路之基材。訊號層13與15提供了來自 晶片的訊號。在像是第3圖之晶片承載件排列中所需要 的訊號層之數目可以由晶片至BGA連接與晶片焊球至 BGA凸塊間距之間的網路數曰也〜 ^ . Α β 吩筑目決定。可瞭解的是，不同層 次包括有用以分離導體層之介電材料。 11 1329898 因此，當10微米晶片發展至提供2000個訊號時，因 為纖维短路而核心中所增加微孔密度之限制會需要更多訊 號層。然而，根據本發明之鍍通孔佈局圖案，核心層次15、 17、19、21中鍍通孔所增加密度允許更多訊號在晶片下方 垂直地傳送，因此限制了所需要總共層次之數目。故，孔 洞佈局圖案可以於訊號層1 3或1 5之任一者開始，且孔洞 可以延伸穿過核心並终止於層次2 1或2 3之任一者。 第4圖顯示一用於連接孔洞之排列，其中該些孔洞已 被旋轉至未被旋轉之孔洞。這可應用於例如當一孔洞的旋 轉電性接觸之圖案必須與非旋轉接觸形成界面。因此，例 如’所旋轉的孔洞經由層次1 3接觸，且核心可以連接至層 次23上之非旋轉接觸。在χ方向上經由金屬線33、35、 37與39形成連接。第5圖顯示一類似排列，其中具有稍 微不同的金屬線連接41與43。 雖然已經參閱纖維基底材料（例如玻璃纖維與浸渗有 環氧樹脂之織布玻璃纖維）中之鍍通孔，根據本發明，穿 越晶片承載件的鍍通孔電性連接器之圖案佈局，可以與其 他技術一起使用，以將晶片或其他電性元件連接至基材。 因此’例如，導電針或其他電性接觸可以使用 φ W (例 如一強化有東型式或纖維之晶片承載件，其中該束型式或纖維 具有短路之可能）中’可以應用本發明之偏移圖案以增加>一 纖維這樣針腳或接觸之間的同線間距，藉以允許増加的密声 關於此方面’名詞“連接點（c〇nnecti〇n p〇int) ”，如同本文 使 用者’可以至少包含不同連接點技術與其他類似技術之任一 12 1329898 者，其中該些連接點技術是為了能在高密度整合電路封裝（例 如微孔、盲孔、埋孔、交錯孔、焊墊')中佈線。 同樣的，基材本質上不需要是一晶片承載件，而能是任何 有可能短路的用以承載電性元件之纖維基底基材材料，其中該 電性元件具有導體形成於其上或延伸於其内。這樣的基材可以 是單一層次或多層次基材。對於導電介層洞被使用於一多層次 基材中，介層洞可以延伸穿越這些層次之任一者或全部。 由前述說明將可瞭解的是，本發明實施例可以在不脫離其 原理之下進行不同修正與變更。本文僅做為說明目的用，且其 不應限制本發明。本發明之範圍應該只由隨附申請專利範圍之 語法加以限制。 【圖式簡單說明】 本發明之前述目的、特徵與優點將可由前述說明與所 伴隨之圖式而更佳瞭解，其中： 第1圖顯示一典型孔洞之微孔X - Y陣列或柵格排列的 上視圖，其中該些孔洞用以形成晶片承載件中的鍍通孔； 第2圖顯示根據本發明一孔洞排列之上視圖，其中該 孔洞排列係藉由相對於X - Y平面旋轉第1圖之陣列或柵格 排列以偏移該些孔洞而加以形成； 第3圖係繪示一典型八層次晶片承載件之截面層次； 第4圖顯示一排列，其中一旋轉訊號層之孔洞係連接 至一非旋轉陣列孔洞；以及 第5圖顯示另一排列，其中一旋轉訊號層之孔洞可連 13 1329898 接至一非旋轉陣列孔洞。 【主要元件符號說明】 1、 la~lg、31 孔洞 3、5、7、9 條狀地區或區域 10 晶片承載件（chip carrier) 11' 25 層次
13、15、21、23 訊號層 14 焊球連接(solder ball connections) 17、19 電壓/接地層 2 7 焊凸塊（solder bumps) 29 印刷線路板（printed wiring board, PWB) 33、35、37、39、41、43 金屬線
14

Claims (1)

1329898 第气m叫。號專利案Ή年千月修正 拾、申讀專利範圍： 1. 一種具高繞線性之高密度微孔基材，至少包含： 至少一層次具有一陣列纖維之纖維基底材料，其中該 陣列纖維係延伸於一大體上相互平行之方向上；以及
一陣列電性連接點，係沿著該至少一層次纖維基底材 料延伸，該纖維基底材料係被配置於平行連接點的線之 中，其中該些平行連接點的線大體上以平行於該些纖維方 向延伸，而在每一平行連接點的線中之接續連接點之間的 距離係大於在相鄰之平行連接點的線中之連接點的線之間 的距離。 2.如申請專利範圍第1項所述之基材，其中該陣列纖維係 延伸於兩大體上相互正交之方向上。 3 .如申請專利範圍第2項所述之基材，其中該些平行連接 點的線大體上以平行於該些纖維方向延伸，且係延伸於兩 大體上相互正交且大體上平行於該陣列纖維之方向上，其 中該陣列纖維係延伸於兩大體上相互正交之方向上，而該 些連接點在每一方向上是位於在該大體上正交方向中連接 點的線之間。 4.如申請專利範圍第3項所述之基材，其中該陣列纖維至 少包含多層次疊合在一起之玻璃織布，其中該多層次玻璃 15 m 1329898 織布係浸滲有環氧樹脂的。 5.如申請專利範圍第3項所述之基材，其中該基材是一具 有至少一晶片貼附於其上之晶片承載件。 6. 如申請專利範圍第3項所述之基材，其中該些連接點係 為用於導電材料之孔洞。
7. 如申請專利範圍第6項所述之基材，其中在該孔洞之線 的該些線係為在該纖維基底材料層次上之痩長條狀區域， 該些區域具有一相同於該些孔洞直徑之寬度，其中該些孔 洞直徑定義了纖維與該些孔洞相互連接之地區。 8.如申請專利範圍第7項所述之基材，至少包含一晶片承 載件基材，其具有一貼附至少一晶片之表面與另一貼附一 電路化基材之表面，並且其中該些孔洞係為用以將該至少 一晶片連接至該電路化基材之鍍通孔。 9.如申請專利範圍第7項所述之基材，其中沿著該瘦長條 狀區域之接續孔洞之間的距離係為五倍於孔洞對角線之間 距離的平方根，其中孔洞對角線之間距離係小於孔洞直徑。 10. —種具高繞線性之高密度積體電路承載件結構，至少 16 m 1329898 ：)^·ίΆΐϊ\ 包含： 至少一層次纖維基底材料，係具有一陣列纖維，其中 該陣列纖維係延伸於至少一大體上相互平行之方向上；以 及 一陣列電性連接點，係沿著該至少一層次纖維基底材 料延伸，該陣列電性連接點至少包含等距離連接點之平行 線，其中該些等距離連接點係延伸於兩大體上相互正交之 方向上，且該些等距離連接點被配置使得該些等距離連接 點之線相對於該些纖維方向呈一角度。 1 1.如申請專利範園第1 0項所述之積體電路承載件結構， 其中該些連接點具有一給定之直徑，且沿著相同於該些纖 維方向之連接點的線具有痩長條狀地區，該些連接點具有 一連接點直徑之寬度，其中該連接點直徑之寬度定義了一 沿著該些將該些連接點相互連接之條狀地區的纖維區域， 且其中該角度係可將間隔的連接點予以定位在痩長條狀地 區之間而延伸於該陣列之一方向上，而該些瘦長條狀地區 係延伸於相反方向。 12. 如申請專利範圍第11項所述之積體電路承載件結構， 其中該些連接點係為用於導電材料之孔洞。 13. 如申請專利範圍第12項所述之積體電路承載件結構， 17 m 1329898 9% 4 2 I. ..... .足巧曰修(更)正替1:. • ............ 其中該角度係為約30°。 14. 如申請專利範圍第12項所述之積體電路承載件結構， 其中該角度係可將該些間隔的連接點予以定位在痩長條狀 地區之間等距離而延伸於該陣列之一方向上，而該些痩長 條狀地區係延伸於相反方向。 15. 如申請專利範圍第12項所述之積體電路承載件結構， 包括至少一具有電性接觸之晶片，其中該些電性接觸係分 別電性連接至個別該陣列連接點，且包括一電路化基材， 其中該電路化基材係具有分別電性連接至個別該陣列連接 點之電性接觸藉以形成一訊號處理排列。 16. 如申請專利範圍第12項所述之積體電路承載件結構， 其中該至少一層次纖維基底材料至少包含多層次浸滲有編 織玻璃纖維的材料。 17. —種具高繞線性之高密度積體電路承載件結構，至少 包含： 至少一層次纖維基底材料，係形成於一接合媒介中且 具有延伸於大體上正交方向上之平行織維：以及 一陣列具有一給定直徑之連接點，該些連接點係以平 行之行與列形成於該至少一層次上，其中該些行與列大體 18 m 1329898 厂‘--A 9， j年片~曰絛ub正替換頁 t----- 上相互正交，並且該些連接點以平行於該些纖維方向延 伸，該些連接點之行與列係沿著痩長條狀地區之行與列而 形成，該些地區具有一大約該給定直徑之寬度且定義了一 將該些連接點相互連接之纖維區域，該陣列連接點係被配 置使得在間隔行中的連接點係位於該些瘦長條狀地區的列 之間且於間隔列中的連接點係位於該些痩長條狀地區的行 之間。
18,如申請專利範圍第17項所述之積體電路承載件結構， 其中該些連接點係為用於導電材料之孔洞。 19.如申請專利範圍第18項所述之積體電路承載件結構， 其中該些於間隔行與列中的孔洞係大約位於該些痩長條狀 地區之中點。
20.如申請專利範圍第19項所述之積體電路承載件結構， 包括至少一具有電性接觸之晶片，其中該些電性接觸係分 別電性連接至位於該至少一層次上之該些陣列連接點。 21·如申請專利範圍第20項所述之積體電路承載件結構， 包括一電路化基材，其係貼附至位於該至少一層次上之該 些連接點的相對表面》 19 m 1329898 厂一一 -? ]·;- >)曰修(更)正替換 22. —種沿著一基材定位具有一給定直徑之電性連接點的 方法，至少包含： 提供一基材層次，該基材層次具有延伸於大體上相互 正交方向上的平行纖維；以及 將該些具有一給定直徑之電性連接點定位於平行於該 些纖維方向之行與列中，藉以使行與列中之接續連接點之 間的距離係大於在相鄰行與列連接點之間的距離。 23. 如申請專利範圍第22項所述之方法，其中該些於間隔 行中之連接點係位於連接點之列之間。 24. 如申請專利範圍第23項所述之方法，其中該些連接點 係為包含導電材料之孔洞，該導電材料形成於該基材層次 中 。 25. —種增加孔洞密度之方法，其中該些孔洞係形成於一 纖維基底積體電路承載件之中，該方法至少包含： 提供一纖維基底積體電路承載件，其中該纖維基底積 體電路承載件具有延伸於X方向與Y方向上的纖維，X方 向與γ方向大體上相互正交；以及 以一大體上正交之行與列的圖案形成給定直徑之孔 洞，該些行與列係平行於該些纖維之整體方向，該些行與 列定義了纖維之痩長條狀區域的行與列，該些纖維具有一 20 1329898 • 4曰修(更)正脊換q 大約等於該給定直徑之寬度，形成該些孔洞以使位於間隔 列中之孔洞係位於痩長條狀區域之行之間且位於間隔行中 之孔洞係位於痩長條狀區域之列之間。 26.如申請專利範圍第25項所述之方法，其中該些於間隔 行與列中之孔洞係被定位成在該痩長條狀區域中大體上等 距離。
27.如申請專利範圍第25項所述之方法，其中該纖維基底 積體電路承載件至少包含多層次纖維基底材料，且該些位 於該些層次中之孔洞與具有一不同於該圖案的圖案之連接 點相互連接。 28. 如申請專利範圍第27項所述之方法，其中該些孔洞包 括導電材料，且用以將至少一晶片連接至一印刷線路板。 29. —種定位位於一積體電路承載件上之連接點的方法， 至少包含： 提供至少一層次纖維基底材料，該纖維基底材料具有 一陣列大體上平行而延伸於大體上正交方向之纖維；以及 沿著該至少一層次纖維基底材料將一陣列連接點予以 定位，該陣列連接點至少包含平行等距離連接點的行與 列，該些等距離連接點延伸於相互正交之X方向與Y方向 21 1329898 上，且該些等距離連接點被配置使得該列與行連接點相對 於該些纖維方向呈一角度。 30.如申請專利範圍第29項所述之方法，其中該些連接點 係為用於導電材料之孔洞。
1329898 覉Vimif。號專f[J案11年今月修正
第3圖
10 27
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Families Citing this family (13)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
AU2006247831B2 (en) * 2005-05-19 2011-05-19 Bally Gaming, Inc. Wagering game system with shared outcome determined by a gaming machine
TWI270656B (en) * 2005-11-29 2007-01-11 Machvision Inc Analysis method for sag or protrusion of copper-filled micro via
US7979983B2 (en) * 2007-04-04 2011-07-19 Cisco Technology, Inc. Connection an integrated circuit on a surface layer of a printed circuit board
US7757196B2 (en) * 2007-04-04 2010-07-13 Cisco Technology, Inc. Optimizing application specific integrated circuit pinouts for high density interconnect printed circuit boards
EP2503594A1 (en) * 2011-03-21 2012-09-26 Dialog Semiconductor GmbH Signal routing optimized IC package ball/pad layout
CN102542096A (zh) * 2011-11-23 2012-07-04 北京工业大学 3d集成电路中tsv的中点定位方法
US9627306B2 (en) 2012-02-15 2017-04-18 Cypress Semiconductor Corporation Ball grid structure
TWI546000B (zh) * 2012-10-02 2016-08-11 健鼎科技股份有限公司 電路板封裝結構及其製造方法
US9526185B2 (en) * 2014-04-08 2016-12-20 Finisar Corporation Hybrid PCB with multi-unreinforced laminate
US9818682B2 (en) * 2014-12-03 2017-11-14 International Business Machines Corporation Laminate substrates having radial cut metallic planes
US9916410B2 (en) 2015-06-22 2018-03-13 International Business Machines Corporation Signal via positioning in a multi-layer circuit board
US9881115B2 (en) 2016-04-27 2018-01-30 International Business Machines Corporation Signal via positioning in a multi-layer circuit board using a genetic via placement solver
US10777503B2 (en) * 2017-05-11 2020-09-15 Schweizer Electronic Ag Method for contacting a metallic contact pad in a printed circuit board and printed circuit board

Family Cites Families (14)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US3963920A (en) * 1975-03-10 1976-06-15 General Dynamics Corporation Integrated optical-to-electrical signal transducing system and apparatus
JPS582501B2 (ja) * 1978-03-03 1983-01-17 株式会社日立製作所 受光素子
JPS57133674A (en) * 1981-02-13 1982-08-18 Hitachi Ltd Structure of multilayer wiring
US5397917A (en) * 1993-04-26 1995-03-14 Motorola, Inc. Semiconductor package capable of spreading heat
JP3280755B2 (ja) * 1993-06-21 2002-05-13 出光石油化学株式会社 不織布の製造方法およびその装置
US5541449A (en) 1994-03-11 1996-07-30 The Panda Project Semiconductor chip carrier affording a high-density external interface
JPH07307410A (ja) * 1994-05-16 1995-11-21 Hitachi Ltd 半導体装置
JP3400877B2 (ja) * 1994-12-14 2003-04-28 三菱電機株式会社 半導体装置及びその製造方法
JP2636777B2 (ja) * 1995-02-14 1997-07-30 日本電気株式会社 マイクロプロセッサ用半導体モジュール
EP0992837B1 (en) * 1998-10-05 2010-06-16 Semiconductor Energy Laboratory Co, Ltd. Reflection type semiconductor display device
US6310398B1 (en) 1998-12-03 2001-10-30 Walter M. Katz Routable high-density interfaces for integrated circuit devices
US6456766B1 (en) * 2000-02-01 2002-09-24 Cornell Research Foundation Inc. Optoelectronic packaging
US6538213B1 (en) 2000-02-18 2003-03-25 International Business Machines Corporation High density design for organic chip carriers
US6384341B1 (en) 2001-04-30 2002-05-07 Tyco Electronics Corporation Differential connector footprint for a multi-layer circuit board

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