JP2004207727A

JP2004207727A - 信号伝達用多層ｐｃ基板の層数減少方法

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Publication number: JP2004207727A
Application number: JP2003421670A
Authority: JP
Inventors: Aneta Wyrzykowska; ビシコフスカ、アネータ; Herman Kwong; クウォン、ハーマン; Guy A Duxbury; エーダクスベリー、ガイ; Luigi G Difilippo; ジーディフィリポ、ルイージ
Original assignee: Nortel Networks Ltd
Current assignee: Nortel Networks Ltd
Priority date: 2002-12-23
Filing date: 2003-12-18
Publication date: 2004-07-22
Also published as: CN1510986A; CA2438751C; KR20040057896A; US7069650B2; EP1434473A2; KR100575041B1; US20040016117A1; CA2438751A1; HK1147641A1; EP1434473A3

Abstract

【課題】信号伝達用多層ＰＣ基板の層数を減らすことである。
【解決手段】１つの特定の典型的な実施態様では、信号伝達用多層ＰＣ基板の上に搭載された少なくとも一つの電子素子との経路選択電気信号の送受信するのための複数の電気伝導信号経路層を有する信号伝達用多層ＰＣ基板であって、その層数を減らす方法が開示されている。その方法は、電気伝導接点信号の種類特性または電気伝導接点信号の方向特性の少なくとも一部分または少なくともこの両特性の内の一つに基づいて、高密度電気伝導接点配列パッケージとの電気的接続を行なうための信号伝達用多層ＰＣ基板中にある前記複数の導電信号経路層に電気信号を伝達することで構成されている。
【選択図】図８

Description

この発明は一般的には信号伝達用多層ＰＣ基板に関する。より詳しくは、本発明は、信号伝達用多層ＰＣ基板の層数を減らすための方法に関する。

以下に述べる信号伝達用多層ＰＣ基板の層数を減らす技術は、下記引例に関連技術が記載されている点を留意する必要がある。すなわちこれらの引例とは本特許出願で優先権を主張する２００２年１２月２３日出願の米国出願１０/３２６,１２３であり、この出願は２００２年４月２２日出願の米国特許出願番号第１０/１２６,７００号の一部継続特許出願であり、さらにその出願は２０００年８月３０日出願の米国特許出願番号第０９/６５１,１８８号、現在米国特許第６,３８８,８９０号の継続特許出願であり、この０９/６５１,１８８号出願は２０００年６月１９日出願の米国仮特許出願番号第６０/２１２,３８７号の優先権を主張している。上記の全部の出願が本願明細書においては引例として使用されている。

さらに本特許出願で優先権を主張する上記２００２年１２月２３日出願の米国出願１０/３２６，１２３は、２００２年３月２０日出願の米国特許出願番号第１０/１０１,２１１号の一部継続特許出願であり、さらにその出願は２０００年８月３０日出願の米国特許出願番号第０９/６５１,１８８号、現在米国特許第６,３８８,８９０号の一部継続特許出願であり、この０９/６５１,１８８号出願は２０００年６月１９日出願の米国仮特許出願番号第６０/２１２,３８７号に対する優先権を主張している。上記の全部の出願が本願明細書においては引例として使用されている。

電子素子間の電気的接続を形成するためには、ＰＣ基板が永年使用されてきた。この種の第１代目の基板は、基板表面上に実装された電子素子間に電気信号を送るために、基板表面上だけに単一の信号層を有していた。これら単一の信号層基板では、同じ基板に搭載する電子素子の間で送られることが出来る電気信号の数に関して厳しい限界を有する。すなわち、単一の信号層基板に搭載する電子素子の間で送ることが出来る電気信号の数は、その信号層の表面積により制限される。

この単一の信号層基板における基板表面の面積的な限界により、その後に多層ＰＣ基板が発展するように至った。この種の多層ＰＣ基板では、各層の片面に信号層を設けても又は両面でもよくて、さらに多層ＰＣ基板内に多層の信号層を埋設してもよい。このようにして、この種の多層ＰＣ基板では、同じ基板に搭載する電子素子の間で伝達できる電気信号数を大幅に増加することが出来るようになった。

多層ＰＣ基板の使用は、特に高密度パッケージを有する電子素子を使用するときには特に有益である。すなわち、高密度パッケージを有する電子素子を実装するには、一般に多層ＰＣ基板内の複数層では、同じ基板に搭載する電子素子間で電気的接続するように構成することが必要となる。事実、電子構成素子パッケージの密度向上には、一般的に電子素子が取り付けられる多層ＰＣ基板中の多くの層を必要とする。しかしながら、多層ＰＣ基板により提供されることができる層数が理論的に無制限である一方、特に電子素子間の高速電気信号を送ろうとする時に、多層ＰＣ基板の層数が相当な数を上回ると技術的な問題が発生する。例えば多層ＰＣ基板の異なる層間の電気的接続を作るときに、導体間電気接続（バイア）が一般に使われる。これらの導体間電気接続（バイア）によって、多層ＰＣ基板内の異なる層の間で直接的に垂直方向の電気的接続が可能となる一方、それによって、その導体間電気接続（バイア）を通じて信号伝達の効率性に悪影響を与えるという導体間電気接続（バイア）に固有の問題が発生する。すなわち、これらの導体間電気接続（バイア）は固有の避け難い抵抗値、キャパシタンス値およびインダクタンス値を有する。そして、それは各々の導体間電気接続（バイア）に沿って伝達される信号に悪影響を与えてしまう。加えて、これらの固有の問題は、ＰＣ基板製造のし易さ、およびそれに基づくコストアップという副作用を有する。信号効率上の逆影響により、これらの固有の問題はまた、各々の導体間電気接続（バイア）に沿って広がっている信号のバンド幅を制限してしまう。これらの逆影響は、多層ＰＣ基板層数が増加すればそれに伴って更に増加することになる。

米国特許６,３８８,８９０

本発明は上述の課題を解決するためになされたもので、その目的は多層ＰＣ基板の層数を増やさずに、多層ＰＣ基板に搭載する電子素子間の電気的接続の数を増やすことである。より詳しくは、効率的で費用対効果が優れた方法で、信号伝達用多層ＰＣ基板の層数を減らす方法を提供することである。

上記目的を達成するために本発明では、信号伝達用多層ＰＣ基板の層数を減らすための技術が開示されている。１つの特定の典型的な実施例においては、信号伝達用多層ＰＣ基板の表面に搭載された少なくとも一つの電子素子と電気信号の送受信を行なうための複数の導電信号経路層を有する信号伝達用多層ＰＣ基板の層数を減らす技術で実現されている。この具体的方法は、以下の各ステップで構成されている。まず少なくとも一つの電子素子に関する電気伝導接点の数量特性と、電気伝導接点の間隔特性と、電気伝導接点信号の種類特性と、電気伝導接点信号の方向特性を含む電子素子情報を受取る。そして前記電気伝導接点の数量特性および電気伝導接点の間隔特性の少なくとも一部分および少なくともこの両特性の内の一つに基づいて、高密度電気伝導接点配列パッケージを有する電子素子を特定する。さらに次のステップでは、前記電気伝導接点信号の種類特性または電気伝導接点信号の方向特性の少なくとも一部分または少なくともこの両特性の内の一つに基づいて、前記高密度電気伝導接点配列パッケージとの電気的接続を行なうための前記信号伝達用多層ＰＣ基板中にある前記複数の導電信号経路層に電気信号を伝達することで、本発明に係る信号伝達用多層ＰＣ基板の層数を減らす方法が構成されている。

本発明の他の技術的側面では上記方法はさらに、前記信号伝達用多層ＰＣ基板の表面層から複数の電気伝導信号経路層の１つまで延在して、前記信号伝達用多層ＰＣ基板中に複数の電気伝導バイアを形成するステップをさらに有し、該複数の電気伝導バイアが該電気伝導バイアの下に位置する複数の電気伝導信号経路層の内の他の一つの層に、１つのチャネルを形成するように配置されていることを特徴とする信号伝達用多層ＰＣ基板の層数を減らす方法を開示している。その場合には、前記チャネルが、１又は複数個のリニア形、円形、ダイヤモンド形、カーブ形、ステップ形、ジグザグ形、ランダム形、またはそれらの組合せの状態で構成されていることを特徴としている。さらにまた前記チャネルは、１又は複数個の垂直方向、水平方向、斜め方向、またはランダム方向、またはそれらの組合せの方向に延在して構成してもよい。またさらに電気伝導バイアがこの信号伝達用多層ＰＣ基板の表面から異なる複数の電気伝導信号経路層へ延在してもよい。

本発明の信号伝達用多層ＰＣ基板の層数を減らす方法では、上記複数の電気伝導バイアが、前記電子素子の前記高密度電気伝導接点配列パッケージとの電気的接続を行なうための電気伝導接点配列の少なくとも一部を形成し、かつ該複数の電気伝導バイアの少なくとも一部が、前記電気伝導接点配列の内部に位置して、前記チャネルが該電気伝導接点配列の内部に対応して形成されるように構成してもよい。またさらに本発明の信号伝達用多層ＰＣ基板の層数を減らす方法では、前記信号伝達用多層ＰＣ基板が、前記電子素子の前記高密度電気伝導接点配列パッケージとの電気的接続を行なうための基板表面上に設けた電気伝導接点配列を有し、かつ該複数の電気伝導バイアの少なくとも一部が前記電気伝導接点配列の外部に位置し、さらに該複数の電気伝導バイアの各々が信号伝達用多層ＰＣ基板表面上に設けた電気伝導接点の周辺に位置する接点と、電気的に接続するように構成してもよい。

また本発明に係る信号伝達用多層ＰＣ基板の層数を減らす方法では、前記複数の電気伝導バイアが、前記電子素子の前記高密度電気伝導接点配列パッケージとの電気的接続を行なうための電気伝導接点配列の少なくとも一部を形成し、かつ該複数の電気伝導バイアの少なくとも一部が、前記電気伝導接点配列の内部に位置して、前記チャネルが該電気伝導接点配列を横切るように形成されるように構成してもよい。この場合、前記複数の電気伝導バイアが、前記電子素子の前記高密度電気伝導接点配列パッケージとの電気的接続を行なうための電気伝導接点配列の少なくとも一部を形成し、かつ前記電気伝導接点配列が１又は複数個の正方形、三角形、円形、又はランダム形、またはそれらの組合せ形をした形状をするように構成してもよい。さらに前記電気信号が少なくとも２種類の異なる電気信号であり、該異なる電気信号を前記複数の電気伝導バイアの下に位置する複数の電気伝導信号経路層の内の他の一つの層に形成された前記チャネル内で、少なくとも部分的にまとめて送ることが出来るように構成してもよい。

本発明の更に他の技術的側面では、前記信号伝達用多層ＰＣ基板が該基板上に搭載する前記電子素子に給電するための少なくとも一つの電源層を有する。この場合に、本発明に係る前記信号伝達用多層ＰＣ基板の層数を減らす方法は、前記信号伝達用多層ＰＣ基板の表面層から前記少なくとも一つの電源層の一つへ延在する複数の電気伝導バイアを前記信号伝達用多層ＰＣ基板中に形成するステップを有し、該複数の電気伝導バイアの各々が前記信号伝達用多層ＰＣ基板の表面層上に形成された少なくとも一つの電源用接点と電気的に接続されており、該少なくとも一つの電源用接点の各々が、前記電子素子の前記高密度電気伝導接点配列パッケージとの電気的接続を行なうための電気伝導接点配列の少なくとも一部を形成してもよい。この場合は、少なくとも一つのチャネルを、該電源用接点の下に位置する複数の電気伝導信号経路層に形成してもよい。

本発明の更に他の技術的側面では、前記信号伝達用多層ＰＣ基板が該基板上に搭載する前記電子素子に接地電位を供給するための少なくとも一つの接地層を有している。この場合、本発明に係る信号伝達用多層ＰＣ基板の層数を減らす方法は、前記信号伝達用多層ＰＣ基板の表面層から前記少なくとも一つの接地層の一つへ延在する複数の電気伝導バイアを前記信号伝達用多層ＰＣ基板中に形成するステップを有し、該複数の電気伝導バイアの各々が前記信号伝達用多層ＰＣ基板の表面層上に形成された少なくとも一つの接地用接点と電気的に接続されており、該少なくとも一つの接地用接点の各々が、前記電子素子の前記高密度電気伝導接点配列パッケージとの電気的接続を行なうための電気伝導接点配列の少なくとも一部を形成し、かつ少なくとも一つのチャネルが、該接地用接点の下に位置する複数の電気伝導信号経路層に形成されているように構成してもよい。

本発明の更に他の技術的側面では、前記信号伝達用多層ＰＣ基板が該基板上に搭載する前記電子素子に電源／接地電位を供給するための少なくとも一つの電源／接地層を有する。この場合に、本発明に係る前記信号伝達用多層ＰＣ基板の層数を減らす方法は、前記信号伝達用多層ＰＣ基板の表面層から前記少なくとも一つの電源／接地層の一つへ延在する複数の電気伝導バイアを前記信号伝達用多層ＰＣ基板中に形成するステップを有し、該複数の電気伝導バイアの各々が前記信号伝達用多層ＰＣ基板の表面層上に形成された少なくとも一つの電源／接地用接点と電気的に接続されており、該少なくとも一つの電源／接地用接点の各々が、前記電子素子の前記高密度電気伝導接点配列パッケージとの電気的接続を行なうための電気伝導接点配列の少なくとも一部を形成し、かつ少なくとも一つのチャネルが、該電源／接地用接点の下に位置する複数の電気伝導信号経路層に形成されているように構成してもよい。

本発明の更に他の技術的側面では、前記信号伝達用多層ＰＣ基板の表面が該前記信号伝達用多層ＰＣ基板の内側の表面であり、少なくとも一つの電子素子を該内側の表面上に搭載するように構成してもよい。この場合には、少なくとも一つの電子素子が第１面上に第１の接点を有し、該第１の接点の少なくとも一つが、前記信号伝達用多層ＰＣ基板の前記内側の表面上に形成した対応する第１の接点に電気的に接続するように構成してもよい。なおオプションとして、前記少なくとも一つの電子素子が第２面上に第２の接点を有し、該第２の接点の少なくとも一つが、前記信号伝達用多層ＰＣ基板の他の内側の表面上に形成した対応する第２の接点に電気的に接続するように構成してもよい。

本発明に係る信号伝達用多層ＰＣ基板の層数を減らす方法では、所定の基板上の所定の位置に設けた領域にはチャネルが形成されている。本発明においては、これらの電気伝導信号線の多くがこれらのチャネル内に敷設される。すなわち多層ＰＣ基板１０の領域内には信号層上にバイアが無いために、このチャネルを形成することが出来て、このためにその中に電気伝導信号線を敷設させることが可能となる。もし多層ＰＣ基板の所定の層にある領域内にバイアが存在していたとしたら、これらの電気伝導信号線を敷設させる別の追加的な信号層が必要である。このように多層ＰＣ基板の所定の層にある領域内にバイアが存在していない構成により、多層ＰＣ基板の信号層の層数を減少させることが一般的に可能となる。

以下に本発明を、添付図面に示した実施例を参照にして更に詳細に説明する。実施例を参照にして説明を行なうので、本発明の権利範囲はその説明のみに限定されないものと理解されなければならない。すなわちこの技術に関連する通常の知識を有する当業者であれば、追加的な実施、改造、実施例の創作、他の使用分野は当然考えられるので、それらは特許請求の範囲に記載、および本発明の広範囲な利用価値より判断して、全て出願人の権利範囲内であることをここで主張する。

図１は、本発明に係るの多層ＰＣ基板１０の横方向の断面図である。すなわち、この多層ＰＣ基板１０には、多層ＰＣ基板１０の層数を減らすために本発明の概念が用いられている。多層ＰＣ基板１０は、表面層（上部）１２、底面層（底部）１４、複数の信号層１６、そして複数の電源／接地層１８、を各々階層化して構成されている。後で詳しく述べるように表面層１２および底面層１４は、その上に形成されるコンタクトパッドおよびテスト信号線を除いて、主要な電源／接地層である点に留意する必要がある。また複数の電子素子は、表面層１２および底面層１４の片面（単一搭載面の基板）、又は両面（二重搭載面の基板）に搭載される点に留意する必要がある。

多層ＰＣ基板１０はまた、複数の信号層１６のうちで選択された層だけを（すなわち、層１６bおよび１６cの信号層を）電気的に接続する第１のスーパーバイア２０と、表面層１２、底面層１４、および複数の電源／接地層１８のうちで選択された層だけを（すなわち、電源／接地層１８a、１８c、１８eおよび１８fを）電気的に接続する第２のスーパーバイア２２と、複数の信号層１６のうちで選択された層だけを（すなわち信号層１６aおよび１６dを）電気的に接続する埋込みバイア２４と、そして接続信号層１６aと表面層１２上に形成されたコンタクトパッド２８とを電気的に接続するマイクロバイア２６、とを有している。

埋込みバイア２４および／またはマイクロバイア２６は、複数の電源／接地層１８のうちで選択された層だけを電気的に接続するために用いることができる点に留意する必要がある。マイクロバイア２６はまた、バイア−イン−パッド（via-in-pad）または他の類似した非スルーホール・バイアでもよく、またマイクロバイア２６は上面層１２および底面層１４の片面または両面上に設けてもよく、更に又マイクロバイア２６は電気的に他のマイクロバイア、スーパーバイア、埋込みバイア、その他に直接または信号層や電源／接地層を経由して電気的に接続していてもよい点に留意する必要がある。また更には、本発明の技術の相当な部分（またはそれの相当な等価物）は、このマイクロバイア２６によって始めて可能となる点に特に留意する必要がある。なおそれらの点については、図２から図１６を参照にして以下の記述で詳細に説明される。なお図４から図１６は１２層の多層ＰＣ基板１０に対応する。

図２を参照すると、１２４７個の入出力（I/O）を有する電子素子用の表面実装グリッド配列パッケージを示すレイアウト３０が示されている。図２も、Ｉ／Ｏコンタクトと関連する信号のタイプを示している凡例を示す。

この詳細な説明を更によく理解し図を見易くするために、図３は図２に示される配列３０の４分の１の図である３２（すなわち右下４分の１）を示す。図４から図１６は、直接図３に示される４分の１の図である３２と一致する。図２に示された信号タイプの凡例は、図３および図４から図１６にも適用される。

図４を参照すると、多層ＰＣ基板１０の表面層１２の一部分３４が示されている。上記のように、表面層１２のこの部分３４は、図３に示される４分の１図である３２とそのまま一致する。すなわち、表面層１２のこの部分３４が、多層ＰＣ基板１０の４分の１の部分と一致し、実際は１２４７個のＩ／Ｏ接点を有する表面実装グリッド配列パッケージを有する電子素子が多層ＰＣ基板１０に搭載される。

上記のように、表面層１２は、その上に形成されるコンタクトパッドおよびテスト信号線を除いて主に電源／接地層である。より詳しくは表面層１２には、接地面を含み、この接地面は、電気的に接地コンタクトパッド（すなわち凡例のGND）に電気的に接続しているが、電源コンタクトパッド（すなわち凡例のVddおよびVdd２）、シグナルコンタクト・パッド（すなわち凡例のsignal）または試験コンタクトパッド（すなわち凡例のtest）には接続していない。また表面層１２のこの接地面は、表面層１２上に形成されている複数のテスト信号線３６にも電気的には接続していない。

また図４には、本発明の多層ＰＣ基板１０の他の層において形成されるチャネルを示す複数の領域３８が示されている。これらの領域３８は、多層ＰＣ基板１０の何処にマイクロバイアやバイア−イン−パッド（via-in-pad）が設けられているかを示している。すなわち詳細に後で説明するように、本発明の多層ＰＣ基板１０の他の層にチャネルを形成し、これらの領域３８の中に全てのコンタクトパッドが、マイクロバイアまたはバイア−イン−パッド（via-in-pad）として形成される。

図５を参照すると、多層ＰＣ基板１０の電源／接地層１８aの一部分４０が示されている。上記のように、電源／接地層１８aのこの部分４０は、図３に示される４分の１図である３２とそのまま一致する。すなわち、電源／接地層１８ａのこの部分４０が、多層ＰＣ基板１０の４分の１の部分と一致し、実際は１２４７個のＩ／Ｏ接点を有する表面実装グリッド配列パッケージを有する電子素子が多層ＰＣ基板１０に搭載される。

電源／接地層１８aは、その中で形成されるバイアを除いて主に接地層である。より詳しくは、電源/接地層１８aには、接地面を含み、この接地面は、電気的に接地バイア（すなわち凡例のGND）に電気的に接続しているが、電源バイア（すなわち凡例のVddおよびVdd２）、シグナルバイア（すなわち凡例のsignal）には接続していない。試験コンタクトパッドおよびテスト信号線が一般的には表面層１２の上にだけ形成されるために、電源／接地層１８aにおいては試験バイアは形成されない点に留意する必要がある。

また図５には、本発明の多層ＰＣ基板１０の他の層において形成されるチャネルを示す複数の領域３８が示されている。これらの領域３８は、多層ＰＣ基板１０の何処にマイクロバイアやバイア−イン−パッド（via-in-pad）が設けられているかを示している。すなわち詳細に後で説明するように、本発明の多層ＰＣ基板１０の他の層にチャネルを形成し、これらの領域３８の中に全てのコンタクトパッドが、マイクロバイアまたはバイア−イン−パッド（via-in-pad）として形成される。

図６を参照すると、多層ＰＣ基板１０の信号層１６aの部分４２が示される。上記のように、信号層１６aのこの部分４２は、図３に示される４分の１図である３２とそのまま一致する。すなわち、信号層１６aのこの部分４２が、多層ＰＣ基板１０の４分の１の部分と一致し、実際は１２４７個のＩ／Ｏ接点を有する表面実装グリッド配列パッケージを有する電子素子が多層ＰＣ基板１０に搭載される。

信号層１６aには、多層ＰＣ基板１０の領域３８内にあるマイクロバイアまたはバイア−イン−パッド（via-in-pad）と電気的に接続している複数の電気伝導信号線４４を含む。本発明の多層ＰＣ基板１０の他の層の領域３８に、チャネルが形成されている。これらの電気伝導信号線４４は、送るべき信号制御に応じて、通常は予め選択されている。すなわち、電気伝導信号線４４は、高速信号を送ることができる。もっとも電気伝導信号線４４は、低速度信号も送ることができる。重要な点として、多層ＰＣ基板１０の領域３８に形成されたマイクロバイアまたはバイア−イン−パッド（via-in-pad）は、信号層１６aより更に多層ＰＣ基板１０の中へは入ることはない。これによって、チャネルは以下に詳細に記載されているように、これらのマイクロバイアまたはバイア−イン−パッド（via-in-pad）直下で、かつ多層ＰＣ基板１０の他の層で形成することが可能となる。

図７を参照すると、多層ＰＣ基板１０の電源／接地層１８ｂの一部分４６が示されている。上記のように、電源／接地層１８ｂのこの部分４６は、図３に示される４分の１図である３２とそのまま一致する。すなわち、電源／接地層１８ｂのこの部分４６が、多層ＰＣ基板１０の４分の１の部分と一致し、実際は１２４７個のＩ／Ｏ接点を有する表面実装グリッド配列パッケージを有する電子素子が多層ＰＣ基板１０に搭載される。

電源／接地層１８ｂは、その中で形成されるバイアを除いて主に電源面層である。より詳しくは、電源/接地層１８ｂには、電源面を含み、この電源面は、電気的に電源バイア（すなわち凡例のVdd）に電気的に接続しているが、接地バイア（すなわち凡例のGND）、シグナルバイア（すなわち凡例のsignal）には接続していない。試験コンタクトパッドおよびテスト信号線が一般的には表面層１２の上にだけ形成されるために、電源／接地層１８ｂにおいては試験バイアは形成されない点に留意する必要がある。さらに多層ＰＣ基板１０の領域３８には、電源／接地層１８b上に形成されたバイアは存在せず、それによって、本発明の多層ＰＣ基板１０のこの層および他の層の領域３８に、チャネルが形成できる点を留意する必要がある。すなわちマイクロバイアまたはバイア−イン−パッド（via-in-pad）は、上記の通りに、表面層１２から信号層１６aまで伸びている多層ＰＣ基板１０のこれらの領域３８において形成されるだけであるので、多層ＰＣ基板１０のこれらの領域３８では電源／接地層１８ｂ上にバイアを有しない。

図８を参照すると、多層ＰＣ基板１０の信号層１６bの部分４８が示される。上記のように、信号層１６bのこの部分４８は、直接図３に示される４分の１図である３２と一致する。すなわち、信号層１６bのこの部分４８が、多層ＰＣ基板１０の４分の１の部分と一致し、実際は１２４７個のＩ／Ｏ接点を有する表面実装グリッド配列パッケージを有する電子素子が多層ＰＣ基板１０に搭載される。

信号層１６ｂには、この信号層１６ｂ上でかつ多層ＰＣ基板１０の領域３８外に形成された複数のバイアと電気的に接続している複数の電気伝導信号線５０を含む。この領域３８には、本発明の多層ＰＣ基板１０のこの層と他の層でチャネルが形成されている。本発明においては、これらの電気伝導信号線５０の多くがこれらのチャネル内に敷設されている。すなわち多層ＰＣ基板１０の領域３８内には信号層１６ｂ上にバイアが無いために、このチャネルを形成することが出来て、このためにその中に電気伝導信号線５０を敷設させることが可能となる。もし多層ＰＣ基板１０のこの層や他の層にある領域３８内にバイアが存在していたとしたら、これらの電気伝導信号線５０を敷設させる別の追加的な信号層が必要である。このように多層ＰＣ基板１０のこの層や他の層にある領域３８内にバイアが存在していない構成により、多層ＰＣ基板１０の信号層の層数を減少させることが一般的に可能となる。

さらにここで、多層ＰＣ基板１０の領域３８内に形成されたチャネルが、このグリッド配列の少なくとも一つの端と交差するように構成されている点に留意する必要がある。この配置の利点は、複数の電気伝導信号実行５０をグリッド配列の外に容易に出すことが出来ることである。事実、図８に示すように、多層ＰＣ基板１０の領域３８内に形成された幾つかのチャネルは、グリッド配列の複数の端と交差している。これら交差しているチャネルの多数の端は一般的には、直交するカラムと列で形成されるが、これに限らず斜め又はランダムなパターンで形成してもよい。

さらに多層ＰＣ基板１０の領域３８内に形成されたチャネルは、種々の幅を有したチャネルであってもよい点に留意する必要がある。すなわち、多層ＰＣ基板１０の領域３８内に形成されたチャネルは、一つのコンタクトパッドまたはバイアの幅を有するように図８には示されているが、本発明はこの幅は制限しない。例えば、多層ＰＣ基板１０の領域３８内に形成されたチャネルは、幾つのマイクロバイアまたはバイア−イン−パッド（via-in-pad）を使用し、また上記のように本発明を実行することで従って幾つのバイアを取り除くかによって、複数個のコンタクトパッドまたはバイアの幅でチャネルを形成することも可能である。

図９を参照すると、多層ＰＣ基板１０の電源／接地層１８ｃの一部分５２が示されている。上記のように、電源／接地層１８ｃのこの部分５２は、図３に示される４分の１図である３２とそのまま一致する。すなわち、電源／接地層１８ｃのこの部分５２が、多層ＰＣ基板１０の４分の１の部分と一致し、実際は１２４７個のＩ／Ｏ接点を有する表面実装グリッド配列パッケージを有する電子素子が多層ＰＣ基板１０に搭載される。

電源／接地層１８ｃは、その中で形成されるバイアを除いて主に接地層である。より詳しくは、電源/接地層１８ｃには、接地面を含み、この接地面は、電気的に接地バイア（すなわち凡例のGND）に電気的に接続しているが、電源バイア（すなわち凡例のVDDやVDD2）、シグナルバイア（すなわち凡例のsignal）には接続していない。試験コンタクトパッドおよびテスト信号線が一般的には表面層１２の上にだけ形成されるために、電源／接地層１８cにおいては試験バイアは形成されない点に留意する必要がある。さらに多層ＰＣ基板１０の領域３８には、電源／接地層１８ｃ上に形成されたバイアは存在せず、それによって、本発明の多層ＰＣ基板１０のこの層および他の層の領域３８に、チャネルが形成できる点を留意する必要がある。すなわちマイクロバイアまたはバイア−イン−パッド（via-in-pad）は、上記の通りに、表面層１２から信号層１６aまで伸びている多層ＰＣ基板１０のこれらの領域３８において形成されるだけであるので、多層ＰＣ基板１０のこれらの領域３８では電源／接地層１８ｃ上にバイアを有しない。

図１０を参照すると、多層ＰＣ基板１０の電源／接地層１８ｄの一部分５４が示されている。上記のように、電源／接地層１８ｄのこの部分５４は、図３に示される４分の１図である３２とそのまま一致する。すなわち、電源／接地層１８ｄのこの部分５４が多層ＰＣ基板１０の４分の１の部分と一致し、実際は１２４７個のＩ／Ｏ接点を有する表面実装グリッド配列パッケージを有する電子素子が多層ＰＣ基板１０に搭載される。

電源／接地層１８ｄは電源／接地層１８ｂと類似して、その中で形成されるバイアを除いて主に電源面層である。より詳しくは、電源/接地層１８ｄには、電源面を含み、この電源面は、電気的に電源バイア（すなわち凡例のVdd2）に電気的に接続しているが、接地バイア（すなわち凡例のGND）、シグナルバイア（すなわち凡例のsignal）には接続していない。試験コンタクトパッドおよびテスト信号線が一般的には表面層１２の上にだけ形成されるために、電源／接地層１８ｄにおいては試験バイアは形成されない点に留意する必要がある。さらに多層ＰＣ基板１０の領域３８には、電源／接地層１８ｄ上に形成されたバイアは存在せず、それによって、本発明の多層ＰＣ基板１０のこの層および他の層の領域３８に、チャネルが形成できる点を留意する必要がある。すなわちマイクロバイアまたはバイア−イン−パッド（via-in-pad）は、上記の通りに、表面層１２から信号層１６aまで伸びている多層ＰＣ基板１０のこれらの領域３８において形成されるだけであるので、多層ＰＣ基板１０のこれらの領域３８では電源／接地層１８ｄ上にバイアを有しない。

図１１を参照すると、多層ＰＣ基板１０の信号層１６ｃの部分５６が示される。上記のように、信号層１６ｃのこの部分５６は、直接図３に示される４分の１図である３２と一致する。すなわち、信号層１６ｃのこの部分５４が、多層ＰＣ基板１０の４分の１の部分と一致し、実際は１２４７個のＩ／Ｏ接点を有する表面実装グリッド配列パッケージを有する電子素子が多層ＰＣ基板１０に搭載される。

信号層１６ｃには、この信号層１６ｃ上でかつ多層ＰＣ基板１０の領域３８外に形成された複数のバイアと電気的に接続している複数の電気伝導信号線５８を含む。この領域３８には、本発明の多層ＰＣ基板１０のこの層と他の層でチャネルが形成されている。本発明においては、これらの電気伝導信号線５８の多くがこれらのチャネル内に敷設されている。すなわち多層ＰＣ基板１０の領域３８内には信号層１６ｃ上にバイアが無いために、このチャネルを形成することが出来て、このためにその中に電気伝導信号線５８を敷設させることが可能となる。もし多層ＰＣ基板１０のこの層や他の層にある領域３８内にバイアが存在していたとしたら、これらの電気伝導信号線５８を敷設させる別の追加的な信号層が必要である。このように多層ＰＣ基板１０のこの層や他の層にある領域３８内にバイアが存在していない構成により、多層ＰＣ基板１０の信号層の層数を減少させることが一般的に可能となる。

図１２を参照すると、多層ＰＣ基板１０の電源／接地層１８ｅの一部分６０が示されている。上記のように、電源／接地層１８ｅのこの部分６０は、図３に示される４分の１図である３２とそのまま一致する。すなわち、電源／接地層１８ｅのこの部分６０が多層ＰＣ基板１０の４分の１の部分と一致し、実際は１２４７個のＩ／Ｏ接点を有する表面実装グリッド配列パッケージを有する電子素子が多層ＰＣ基板１０に搭載される。

電源／接地層１８ｅは電源／接地層１８ｃと類似して、その中で形成されるバイアを除いて主に接地層である。より詳しくは、電源/接地層１８ｅには、接地面を含み、この接地面は、電気的に接地バイア（すなわち凡例のGND）に電気的に接続しているが、電源バイア（すなわち凡例のVDDやVDD2）、シグナルバイア（すなわち凡例のsignal）には接続していない。試験コンタクトパッドおよびテスト信号線が一般的には表面層１２の上にだけ形成されるために、電源／接地層１８ｅにおいては試験バイアは形成されない点に留意する必要がある。さらに多層ＰＣ基板１０の領域３８には、電源／接地層１８ｅ上に形成されたバイアは存在せず、それによって、本発明の多層ＰＣ基板１０のこの層および他の層の領域３８に、チャネルが形成できる点を留意する必要がある。すなわちマイクロバイアまたはバイア−イン−パッド（via-in-pad）は、上記の通りに、表面層１２から信号層１６aまで伸びている多層ＰＣ基板１０のこれらの領域３８において形成されるだけであるので、多層ＰＣ基板１０のこれらの領域３８では電源／接地層１８ｅ上にバイアを有しない。

図１３を参照すると、多層ＰＣ基板１０の信号層１６ｄの部分６２が示される。上記のように、信号層１６ｄのこの部分６２は、直接図３に示される４分の１図である３２と一致する。すなわち、信号層１６ｄのこの部分６２が、多層ＰＣ基板１０の４分の１の部分と一致し、実際は１２４７個のＩ／Ｏ接点を有する表面実装グリッド配列パッケージを有する電子素子が、多層ＰＣ基板１０に搭載される。

信号層１６ｄには、この信号層１６ｄ上でかつ多層ＰＣ基板１０の領域３８外に形成された複数のバイアと電気的に接続している複数の電気伝導信号線６４を含む。この領域３８には、本発明の多層ＰＣ基板１０のこの層と他の層でチャネルが形成されている。本発明においては、これらの電気伝導信号線６４の多くがこれらのチャネル内に敷設されている。すなわち多層ＰＣ基板１０の領域３８内には信号層１６ｄ上にバイアが無いために、このチャネルを形成することが出来て、このためにその中に電気伝導信号線６４を敷設させることが可能となる。もし多層ＰＣ基板１０のこの層や他の層にある領域３８内にバイアが存在していたとしたら、これらの電気伝導信号線６４を敷設させる別の追加的な信号層が必要である。このように多層ＰＣ基板１０のこの層や他の層にある領域３８内にバイアが存在していない構成により、多層ＰＣ基板１０の信号層の層数を減少させることが一般的に可能となる。

図１４を参照すると、多層ＰＣ基板１０の電源／接地層１８ｆの一部分６６が示されている。上記のように、電源／接地層１８ｆのこの部分６６は、図３に示される４分の１図である３２とそのまま一致する。すなわち、電源／接地層１８ｆのこの部分６６が多層ＰＣ基板１０の４分の１の部分と一致し、実際は１２４７個のＩ／Ｏ接点を有する表面実装グリッド配列パッケージを有する電子素子が多層ＰＣ基板１０に搭載される。

電源／接地層１８ｅおよび１８ｃと類似して、電源／接地層１８ｆはその中で形成されるバイアを除いて主に接地層である。より詳しくは、電源/接地層１８ｆには、接地面を含み、この接地面は、電気的に接地バイア（すなわち凡例のGND）に電気的に接続しているが、電源バイア（すなわち凡例のVDDやVDD2）、シグナルバイア（すなわち凡例のsignal）には接続していない。試験コンタクトパッドおよびテスト信号線が一般的には表面層１２の上にだけ形成されるために、電源／接地層１８ｆにおいては試験バイアは形成されない点に留意する必要がある。さらに多層ＰＣ基板１０の領域３８には、電源／接地層１８ｆ上に形成されたバイアは存在せず、それによって、本発明の多層ＰＣ基板１０のこの層および他の層の領域３８に、チャネルが形成できる点を留意する必要がある。すなわちマイクロバイアまたはバイア−イン−パッド（via-in-pad）は、上記の通りに、表面層１２から信号層１６aまで伸びている多層ＰＣ基板１０のこれらの領域３８において形成されるだけであるので、多層ＰＣ基板１０のこれらの領域３８では電源／接地層１８ｆ上にバイアを有しない。

図１５を参照すると、多層ＰＣ基板１０の底面層１４の一部分６８が示されている。上記のように、底面層１４のこの部分６８は、図３に示される４分の１図である３２とそのまま一致する。すなわち、底面層１４のこの部分６８が多層ＰＣ基板１０の４分の１の部分と一致し、実際は１２４７個のＩ／Ｏ接点を有する表面実装グリッド配列パッケージを有する電子素子が多層ＰＣ基板１０に搭載される。

上記のように、底面層１４は、その上に形成されるコンタクトパッドおよびテスト信号線を除いて主に電源／接地層である。より詳しくは底面層１４には、接地面を含み、この接地面は、電気的に接地コンタクトパッド（すなわち凡例のGND）に電気的に接続しているが、電源コンタクトパッド（すなわち凡例のVddおよびVdd２）、シグナルコンタクト・パッド（すなわち凡例のsignal）には接続していない。試験コンタクトパッドおよびテスト信号線が一般的には表面層１２の上にだけ形成されるために、底面層１４においては試験バイアは形成されない点に留意する必要がある。さらに多層ＰＣ基板１０の領域３８には、電源／接底面層１４上に形成されたバイアは存在せず、それによって、本発明の多層ＰＣ基板１０のこの層および他の層の領域３８に、チャネルが形成できる点を留意する必要がある。すなわちマイクロバイアまたはバイア−イン−パッド（via-in-pad）は、上記の通りに、表面層１２から信号層１６aまで伸びている多層ＰＣ基板１０のこれらの領域３８において形成されるだけであるので、多層ＰＣ基板１０のこれらの領域３８では底面層１４上にバイアを有しない。

ここで、上記の多層ＰＣ基板の層数を減らす技術は下記引例に関連技術が記載されている点を留意する必要がある。すなわちこれらの引例とは、本特許出願で優先権を主張する２００２年１２月２３日出願の米国出願１０/３２６,１２３である。この米国出願１０/３２６,１２３は２００２年４月２２日出願の米国特許出願番号第１０/１２６,７００号の一部継続特許出願であり、さらにその出願は２０００年８月３０日出願の米国特許出願番号第０９/６５１,１８８号、現在米国特許第６,３８８,８９０号の継続特許出願であり、この０９/６５１,１８８号出願は２０００年６月１９日出願の米国仮特許出願番号第６０/２１２,３８７号の優先権を主張している。上記の全部の出願が本願明細書においては引例として使用されている。

さらに上記本特許出願で優先権を主張する上記２００２年１２月２３日出願の米国出願１０/３２６,１２３は、２００２年３月２０日出願の米国特許出願番号第１０/１０１,２１１号の一部継続特許出願であり、さらにその出願は２０００年８月３０日出願の米国特許出願番号第０９/６５１,１８８号、現在米国特許第６,３８８,８９０号の一部継続特許出願であり、この０９/６５１,１８８号出願は２０００年６月１９日出願の米国仮特許出願番号第６０/２１２,３８７号に対する優先権を主張している。上記の全部の出願が本願明細書においては引例として使用されている。

上記に詳述した多層ＰＣ基板の層数を減らす技術は、全て手動または自動で実行可能である。例えばこれらの技術は、まず設計ファイル中の電子素子情報を受信することによって自動化することができる。すなわち設計ファイルには、１又は複数の電子素子に関する、電気伝導接点の数量特性、電気伝導接点の間隔特性、電気伝導接点信号の種類特性、および／または電気伝導接点信号の方向特性を入れておく。そして上記の電気伝導接点の数量特性または電気伝導接点の間隔特性の少なくとも一部分および少なくともこの両特性の内の一つに基づいて、高密度電気伝導接点配列パッケージを実装する１または複数の電子素子を特定する。その後、多層ＰＣ基板の中の複数の電気伝導信号経路層で電気信号を流し、上記の電気伝導接点信号の種類特性または電気伝導接点信号の方向特性の少なくとも一部分および少なくともこの両特性の内の一つに基づいて、多層ＰＣ基板の中の複数の高密度電気伝導接点配列パッケージとの電気的接続を行なうように構成することで上記多層ＰＣ基板の層数を減らす技術を自動化することが可能となる。

このように、上記記載のように本発明では多層ＰＣ基板の層数を減らすには、所定の入力データの処理および出力データの生成を含む点に留意する必要がある。そしてこの入力データ処理および出力データ生成は、ハードウェアまたはソフトウェアで実行することが出来る。上述のように本発明による多層ＰＣ基板の層数を減らすための機能を実行するためには、例えば特定の電子および／または光学的素子を処理装置または類似した関連回路で使用することが出来る。あるいは、上述のように本発明による多層ＰＣ基板の層数を減らすための機能を実行するためには、格納された命令に従って稼動する１または複数のプロセッサを使用してもよい。その場合には、この種の命令を一つ以上のプロセッサで読み込み可能なキャリヤ（例えば磁気ディスク）に記憶したり、あるいは一又は複数の信号で一又は複数のプロセッサに送信したりするのも本発明の範囲内である。

上記の参照引例である米国特許出願番号第１０/１２６,７００号、米国特許出願番号第０９/６５１,１８８号（現在米国特許第６,３８８,８９０号）および米国仮特許出願番号６０/２１２,３８７に記載されている技術内容によると、１または複数のマイクロバイア２６が、多層ＰＣ基板１０の表面層１２から、電気伝導信号経路層（例えば１６b）の複数のうちの１つまで伸びている多層ＰＣ基板１０上に形成されている。そしてそのマイクロバイア２６は、マイクロバイア２６の下に位置する複数の電気伝導信号経路層の内の他の電気伝導信号経路層（例えば１６c）に、１又は複数のチャネル３８を形成するように配置されている。すなわち、１又は複数のマイクロバイア２６は、一番上の電気伝導信号経路層（すなわち１６a）の他に、多層ＰＣ基板１０の表層１２から、複数の他の電気伝導信号経路層（例えば１６b、１６c、１６d）まで延在することが可能である点に留意する必要がある。

またチャネル３８は、リニア形、円形、ダイヤモンド形、カーブ形、ステップ形、ジグザグ形、および／またはランダム形、またはそれらの組合せの状態で構成できる点に留意する必要がある。また、チャネル３８は、垂直、水平、斜めのおよび／またはランダムな方向、またはそれらの組合せの方向で構成することができる。更にチャネル３８は、電子素子の電気伝導接点と接続するための多層ＰＣ基板１０の上に形成される電気伝導接点の配列の範囲内で、完全に囲まれるように形成されている（例えば、図１６のチャネル３８aのように、チャネルの部分は多層ＰＣ基板１０の上に形成される電気伝導接点の配列の周辺に沿っては形成されない）。更にチャネル３８は、電子素子の電気伝導接点と接続するための多層ＰＣ基板１０の上に形成される電気伝導接点の配列の端から端まで横切って形成することが出来る（すなわち、チャネルは多層ＰＣ基板１０の上に形成される電気伝導接点の配列の一方から他の側まで伸びて形成される）。更にチャネル３８の一部だけが、電子素子の電気伝導接点と接続するための多層ＰＣ基板１０の上に形成される電気伝導接点の配列の周囲部分まで延在することが出来る（すなわち、少なくとも一部のチャネルは、多層ＰＣ基板１０の上に形成される電気伝導接点の配列の周囲に沿って形成することが出来る）。

さらに、電子素子および、電子素子の電気伝導接点と接続するための多層ＰＣ基板１０の上に形成される電気伝導接点の配列は、様々な接点配列パターンを有することが出来る点に留意する必要がある。すなわち電子素子および、多層ＰＣ基板１０の上に形成される電気伝導接点の配列は、正方形、三角形、円形、および／またはランダム形、またはそれらの組合せ形でもよい。

さらに、少なくとも送られるいくつかの電気信号は、異なる電気信号であってもよい点に留意する必要がある。すなわちマイクロバイア２６の下の複数の電気伝導信号経路層１６に形成されたチャネル３８において、これらの異なる電気信号は少なくとも部分的にはまとめて送ることが可能であり、これにより信号品質を向上させることが可能となる点に留意する必要がある。

さらに、電子素子の電気伝導接点と接続するための多層ＰＣ基板１０の上に形成される電気伝導接点の配列の外側に、少なくとも幾つかのマイクロバイア２６を形成してもよい点に留意する必要がある。例えば図１６には、いくつかのマイクロバイア２６aが、電子素子の電気伝導接点と接続するための多層ＰＣ基板１０の上に形成される電気伝導接点の配列の外側に形成された、多層ＰＣ基板１０の別の実施例である一部分３４ａが示されている。すなわちマイクロバイア２６aは、電気的接続線７０を経由して電子素子の電気伝導接点と接続するための多層ＰＣ基板１０の上に形成される電気伝導接点の配列の周辺接点と電気的に接続されている。上記のようにマイクロバイア２６aは、多層ＰＣ基板１０の表層１２から、複数のいずれの電気伝導信号経路層１６とも接続させることが出来る。しかし、マイクロバイア２６aに接続している電気伝導配列の周辺にある接点は、多層ＰＣ基板１０の表面層１２の下までは延在しない。このように、追加的および／または延在するチャネル３８aは、これらの電気伝導配列の周辺にある接点の下にある、一番上の電気伝導信号経路層（すなわち１６a）を含む複数の全ての電気伝導信号経路層１６で形成することが可能である。

さらに上記の参照引例である米国特許出願番号第１０/１０１,２１１号、米国特許出願番号第０９/６５１,１８８号（現在米国特許第６,３８８,８９０号）および米国仮特許出願番号６０/２１２,３８７に記載されている技術内容によると、１または複数の導体間電気接続（バイア）が、多層ＰＣ基板１０の表面層１２から、少なくとも一つの電源／接地層（例えば１８、１４の電源／接地層）まで延在して多層ＰＣ基板１０中に形成され、各々のバイアは、多層ＰＣ基板１０の表面層１２の上に形成された対応する少なくとも一つの電源/接地面接点に接続している。各々の電源/接地面接点は、電子素子の電気伝導接点と接続するための多層ＰＣ基板１０の上に形成される電気伝導接点の配列の一部を形成する。これによって付加チャネルを、電源/接地面接点の下の複数の電気伝導信号経路層１６の各々において形成することが出来る。

さらに上記の全ての、マイクロバイアを使用して多層ＰＣ基板の層数を減らすことに関連するバリエーションと利点は、上述のように電気的に電源/接地面接点に接続した導体間電気接続（バイア）を使用することにより実行され、また結果が得られる点に留意する必要がある。

上記の詳細な説明では、電子素子を搭載する多層ＰＣ基板の層数を減少させる目的に限定したが、上記の技術をさらに、その基板中に埋め込まれた多種多様な電子素子を有する多層ＰＣ基板に適用することも、本発明の範囲内である点に留意する必要がある。例えば、図１７には、本発明の他の実施例である多層ＰＣ基板１０aの横断面図が示されている。図１の多層ＰＣ基板１０と類似して図１７の多層ＰＣ基板１０aは、表面層（上部）１２と、底面層（底部）１４と、複数の信号層１６と、そして複数の電源／接地層１８とを各々階層化して構成されている。この多層ＰＣ基板１０aは、表面層（上部）１２、底面層（底部）１４、そして選択された幾つかの電源／接地層１８を電気的に接続するスーパーバイア２０を有している。さらにこの多層ＰＣ基板１０aは、選択された幾つかの信号層１６と、選択された幾つかの電源／接地層１８とを電気的に接続する埋め込み型のべリードバイア２４を有している。

図１の多層ＰＣ基板１０と異なり、図１７の多層ＰＣ基板１０aには、底面層（底部）１４と、選択された幾つかの信号層１６と、そして選択された幾つかの電源／接地層１８とを電気的に接続するためのブラインドバイア７４を有している。さらに多層ＰＣ基板１０aは、電源／接地層１８aおよび信号層１６ａ間に配置した埋め込み電子素子７２を有している。

上記したように、埋め込み電子素子７２は、多種多様な電子素子のうちの如何なるものであってもよい。例えば図１８Ａには、素子の一方の側に形成された電気伝導接点７６を有する電子素子７２aが示されている。この場合、電気伝導接点７６は、選択された幾つかの信号層１６（すなわち図１７の層１６a）と選択された幾つかの電源／接地層１８（すなわち図１７の層１８a）の両方に形成された対応する電気伝導接点に電気的に接続する。他の実施例として図１８Ｂには、素子の両側に形成された電気伝導接点７６を有する電子素子７２ｂが示されている。この場合、電気伝導接点７６は、選択された幾つかの信号層１６（すなわち図１７の層１６a）および選択された幾つかの電源／接地層１８（すなわち図１７の層１８a）の上に形成される対応する電気伝導接点に電気的に接続できる。もちろん、他の種類の電子素子（例えば分離して配置する素子）も、図１７の多層ＰＣ基板１０aに埋め込むことが出来る。そして本発明では、この種の埋め込み電子素子を、複数の信号層１６あるいは電源／接地層１８のいずれかの間に埋め込むことが出来る。どの様なケースであっても、この種の埋め込み電子素子が使用される場合にも、多層ＰＣ基板の層数を減らす上記の技術を応用することが可能である。

上記の詳細な説明では、電子素子を搭載する多層ＰＣ基板の層数を減少させる目的に限定したが、上記の技術をさらに、多種多様な信号伝達用多層ＰＣ基板電に適用することも、本発明の範囲内である点に留意する必要がある。例えば、上記の技術は、多層集積回路金型パケージ装置（multilayer integrated circuit die packaging devices）にも適用することが出来る。このように本発明は、より適切に信号伝達用多層ＰＣ基板の層数を減らすための技術を目的としている。

本発明は、本願明細書に記載されている特定の実施態様によっては、権利範囲が制限されることなない。実際に本願明細書に記載されている内容に加え種々の変更を加えることは、上述の記載と添付した図面からとで当業者には明らかである。従ってその種の変更態様も、以下添付の請求の範囲の権利範囲内であると理解される。更に、本発明は本願明細書において、特定の環境での特定の実施を前提として記載されているが、その有用性がそれにのみ制限されるものではなく、本発明がいかなる目的や環境においても、有益に実行可能であると当業者は理解できる。したがって以下の特許請求の範囲は、開示された本発明の記載内容とその技術的な精神からみて解釈されなければならない。

以上のように本発明に係る信号伝達用多層ＰＣ基板の層数を減らす方法では、所定の基板上の所定の位置に設けた領域にはチャネルが形成されている。本発明においては、これらの電気伝導信号線の多くがこれらのチャネル内に敷設される。すなわち多層ＰＣ基板１０の領域内には信号層上にバイアが無いために、このチャネルを形成することが出来て、このためにその中に電気伝導信号線を敷設させることが可能となる。もし多層ＰＣ基板の所定の層にある領域内にバイアが存在していたとしたら、これらの電気伝導信号線を敷設させる別の追加的な信号層が必要である。このように多層ＰＣ基板の所定の層にある領域内にバイアが存在していない構成により、多層ＰＣ基板の信号層の層数を減少させることが一般的に可能となる。

本発明を、より完全に理解するために添付の図面を参照する。この場合これらの図面は、本発明を制限するものとは解釈してはならず、単に説明目的にだけ使用される。
本発明に係る多層ＰＣ基板の横断面図である。電子素子の１２４７個のＩ／Ｏ接点を有する表面実装グリッド配列パッケージのレイアウト図である。図２に示すレイアウトの４分の１を示すレイアウト図（すなわち右下４分の１図）を示す。図１に示す多層ＰＣ基板の表面層１２の部分的レイアウト図である。図１に示す多層ＰＣ基板の第１の電源／接地層１８ａの部分的レイアウト図である。図１に示す多層ＰＣ基板の第１の信号層１６ａの部分的レイアウト図である。図１に示す多層ＰＣ基板の第２の電源／接地層１８ｂの部分的レイアウト図である。図１に示す多層ＰＣ基板の第２の信号層１６ｂの部分的レイアウト図である。図１に示す多層ＰＣ基板の第３の電源／接地層１８ｃの部分的レイアウト図である。図１に示す多層ＰＣ基板の第４の電源／接地層１８ｄの部分的レイアウト図である。図１に示す多層ＰＣ基板の第３の信号層１６ｃの部分的レイアウト図である。図１に示す多層ＰＣ基板の第５の電源／接地層１８ｅの部分的レイアウト図である。図１に示す多層ＰＣ基板の第４の信号層１６ｄの部分的レイアウト図である。図１に示す多層ＰＣ基板の第６の電源／接地層１８ｆの部分的レイアウト図である。図１に示す多層ＰＣ基板の底面層１４の部分的レイアウト図である。図１に示す多層ＰＣ基板の別の実施態様に係る表面層の部分的レイアウト図である。本発明の他の多層ＰＣ基板の横断面図である。図１７に示す多層ＰＣ基板の層の上に形成された対応する電気伝導接点に接続するために、片面に形成された電気伝導接点を有する電子素子を示す概念図である。図１７に示す多層ＰＣ基板の層の上に形成された対応する電気伝導接点に接続するために、両面に形成された電気伝導接点を有する電子素子を示す概念図である。

符号の説明

３８他の層において形成されるチャネルを示す複数の領域
４８多層ＰＣ基板の信号層１６ｂの一部分
５０電気伝導信号線

Claims

信号伝達用多層ＰＣ基板の表面に搭載された少なくとも一つの電子素子と電気信号の送受信を行なうための複数の導電信号経路層を有する信号伝達用多層ＰＣ基板の層数を減らす方法において：
少なくとも一つの電子素子に関する電気伝導接点の数量特性と、電気伝導接点の間隔特性と、電気伝導接点信号の種類特性と、電気伝導接点信号の方向特性を含む電子素子情報を受取り；
前記電気伝導接点の数量特性および電気伝導接点の間隔特性の少なくとも一部分および少なくともこの両特性の内の一つに基づいて、高密度電気伝導接点配列パッケージを有する電子素子を特定し；
前記電気伝導接点信号の種類特性または電気伝導接点信号の方向特性の少なくとも一部分または少なくともこの両特性の内の一つに基づいて、前記高密度電気伝導接点配列パッケージとの電気的接続を行なうための前記信号伝達用多層ＰＣ基板中にある前記複数の導電信号経路層に電気信号を伝達する、各ステップで構成されたことを特徴とする信号伝達用多層ＰＣ基板の層数を減らす方法。
前記信号伝達用多層ＰＣ基板の表面層から複数の電気伝導信号経路層の１つまで延在して、前記信号伝達用多層ＰＣ基板中に複数の電気伝導バイアを形成するステップをさらに有し、該複数の電気伝導バイアが該電気伝導バイアの下に位置する複数の電気伝導信号経路層の内の他の一つの層に、１つのチャネルを形成するように配置されていることを特徴とする請求項１記載の信号伝達用多層ＰＣ基板の層数を減らす方法。
前記チャネルが、１又は複数個のリニア形、円形、ダイヤモンド形、カーブ形、ステップ形、ジグザグ形、ランダム形、またはそれらの組合せの状態で構成されていることを特徴とする請求項２記載の信号伝達用多層ＰＣ基板の層数を減らす方法。
前記チャネルが、１又は複数個の垂直方向、水平方向、斜め方向、またはランダム方向、またはそれらの組合せの方向に延在して構成されていることを特徴とする請求項２記載の信号伝達用多層ＰＣ基板の層数を減らす方法。
前記複数の電気伝導バイアが、前記電子素子の前記高密度電気伝導接点配列パッケージとの電気的接続を行なうための電気伝導接点配列の少なくとも一部を形成し、かつ該複数の電気伝導バイアの少なくとも一部が、前記電気伝導接点配列の内部に位置して、前記チャネルが該電気伝導接点配列の内部に対応して形成されるように構成されていることを特徴とする請求項２記載の信号伝達用多層ＰＣ基板の層数を減らす方法。
前記信号伝達用多層ＰＣ基板が、前記電子素子の前記高密度電気伝導接点配列パッケージとの電気的接続を行なうための基板表面上に設けた電気伝導接点配列を有し、かつ該複数の電気伝導バイアの少なくとも一部が前記電気伝導接点配列の外部に位置し、さらに該複数の電気伝導バイアの各々が信号伝達用多層ＰＣ基板表面上に設けた電気伝導接点の周辺に位置する接点と、電気的に接続するように構成されていることを特徴とする請求項２記載の信号伝達用多層ＰＣ基板の層数を減らす方法。
前記複数の電気伝導バイアがさらに、前記信号伝達用多層ＰＣ基板の表面層から複数の電気伝導信号経路層の内の他の異なる層に延在するように構成されていることを特徴とする請求項２記載の信号伝達用多層ＰＣ基板の層数を減らす方法。
前記複数の電気伝導バイアが、前記電子素子の前記高密度電気伝導接点配列パッケージとの電気的接続を行なうための電気伝導接点配列の少なくとも一部を形成し、かつ該複数の電気伝導バイアの少なくとも一部が、前記電気伝導接点配列の内部に位置して、前記チャネルが該電気伝導接点配列を横切るように形成されるように構成されていることを特徴とする請求項２記載の信号伝達用多層ＰＣ基板の層数を減らす方法。
前記複数の電気伝導バイアが、前記電子素子の前記高密度電気伝導接点配列パッケージとの電気的接続を行なうための電気伝導接点配列の少なくとも一部を形成し、かつ前記電気伝導接点配列が１又は複数個の正方形、三角形、円形、又はランダム形、またはそれらの組合せ形をした形状をするように構成されていることを特徴とする請求項２記載の信号伝達用多層ＰＣ基板の層数を減らす方法。
前記電気信号が少なくとも２種類の異なる電気信号であり、該異なる電気信号を前記複数の電気伝導バイアの下に位置する複数の電気伝導信号経路層の内の他の一つの層に形成された前記チャネル内で、少なくとも部分的にまとめて送ることが出来るように構成されていることを特徴とする請求項２記載の信号伝達用多層ＰＣ基板の層数を減らす方法。
前記信号伝達用多層ＰＣ基板が該基板上に搭載する前記電子素子に給電するための少なくとも一つの電源層を有する場合に、前記信号伝達用多層ＰＣ基板の層数を減らす方法が：
前記信号伝達用多層ＰＣ基板の表面層から前記少なくとも一つの電源層の一つへ延在する複数の電気伝導バイアを前記信号伝達用多層ＰＣ基板中に形成するステップを有し、該複数の電気伝導バイアの各々が前記信号伝達用多層ＰＣ基板の表面層上に形成された少なくとも一つの電源用接点と電気的に接続されており、該少なくとも一つの電源用接点の各々が、前記電子素子の前記高密度電気伝導接点配列パッケージとの電気的接続を行なうための電気伝導接点配列の少なくとも一部を形成し、かつ少なくとも一つのチャネルが、該電源用接点の下に位置する複数の電気伝導信号経路層に形成されていることを特徴とする請求項１記載の信号伝達用多層ＰＣ基板の層数を減らす方法。
前記チャネルが、１又は複数個のリニア形、円形、ダイヤモンド形、カーブ形、ステップ形、ジグザグ形、ランダム形、またはそれらの組合せの状態で構成されていることを特徴とする請求項１１記載の信号伝達用多層ＰＣ基板の層数を減らす方法。
前記チャネルが、１又は複数個の垂直方向、水平方向、斜め方向、またはランダム方向、またはそれらの組合せの方向に延在して構成されていることを特徴とする請求項１１記載の信号伝達用多層ＰＣ基板の層数を減らす方法。
前記複数の電源用接点の少なくとも一部が、前記電気伝導接点配列の内部に位置して、前記チャネルが該電気伝導接点配列の内部に対応して形成されるように構成されていることを特徴とする請求項１１記載の信号伝達用多層ＰＣ基板の層数を減らす方法。
前記複数の電気伝導バイアの少なくとも一部が前記電気伝導接点配列の外部に形成され、さらに該一部の複数の電気伝導バイアの各々が、前記電気伝導接点配列の周辺に位置する少なくとも一つの前記電源用接点と電気的に接続するように構成されていることを特徴とする請求項１１記載の信号伝達用多層ＰＣ基板の層数を減らす方法。
前記複数の電源用接点の少なくとも一部が、前記電気伝導接点配列の内部に位置して、前記チャネルが該電気伝導接点配列を横切るように形成されるように構成されていることを特徴とする請求項１１記載の信号伝達用多層ＰＣ基板の層数を減らす方法。
前記複数の電気伝導接点配列が１又は複数個の正方形、三角形、円形、又はランダム形、またはそれらの組合せ形をした形状をするように構成されていることを特徴とする請求項１１記載の信号伝達用多層ＰＣ基板の層数を減らす方法。
前記電気信号が少なくとも２種類の異なる電気信号であり、該異なる電気信号を前記電源用接点の下に位置する複数の電気伝導信号経路層の内の一つの層に形成された前記チャネル内で、少なくとも部分的にまとめて送ることが出来るように構成されていることを特徴とする請求項１１記載の信号伝達用多層ＰＣ基板の層数を減らす方法。
前記信号伝達用多層ＰＣ基板が該基板上に搭載する前記電子素子に接地電位を供給するための少なくとも一つの接地層を有する場合に、前記信号伝達用多層ＰＣ基板の層数を減らす方法が：
前記信号伝達用多層ＰＣ基板の表面層から前記少なくとも一つの接地層の一つへ延在する複数の電気伝導バイアを前記信号伝達用多層ＰＣ基板中に形成するステップを有し、該複数の電気伝導バイアの各々が前記信号伝達用多層ＰＣ基板の表面層上に形成された少なくとも一つの接地用接点と電気的に接続されており、該少なくとも一つの接地用接点の各々が、前記電子素子の前記高密度電気伝導接点配列パッケージとの電気的接続を行なうための電気伝導接点配列の少なくとも一部を形成し、かつ少なくとも一つのチャネルが、該接地用接点の下に位置する複数の電気伝導信号経路層に形成されていることを特徴とする請求項１記載の信号伝達用多層ＰＣ基板の層数を減らす方法。
前記チャネルが、１又は複数個のリニア形、円形、ダイヤモンド形、カーブ形、ステップ形、ジグザグ形、ランダム形、またはそれらの組合せの状態で構成されていることを特徴とする請求項１９記載の信号伝達用多層ＰＣ基板の層数を減らす方法。
前記チャネルが、１又は複数個の垂直方向、水平方向、斜め方向、またはランダム方向、またはそれらの組合せの方向に延在して構成されていることを特徴とする請求項１９記載の信号伝達用多層ＰＣ基板の層数を減らす方法。
前記接地用接点の少なくとも一部が、前記電気伝導接点配列の内部に位置して、前記チャネルが該電気伝導接点配列の内部に対応して形成されるように構成されていることを特徴とする請求項１９記載の信号伝達用多層ＰＣ基板の層数を減らす方法。
前記複数の電気伝導バイアの少なくとも一部が前記電気伝導接点配列の外部に形成され、さらに該一部の複数の電気伝導バイアの各々が、前記電気伝導接点配列の周辺に位置する少なくとも一つの前記電源用接点と電気的に接続するように構成されていることを特徴とする請求項１９記載の信号伝達用多層ＰＣ基板の層数を減らす方法。
前記接地用接点の少なくとも一部が、前記電気伝導接点配列の内部に位置して、前記チャネルが該電気伝導接点配列を横切るように形成されるように構成されていることを特徴とする請求項１９記載の信号伝達用多層ＰＣ基板の層数を減らす方法。
前記電気伝導接点配列が１又は複数個の正方形、三角形、円形、又はランダム形、またはそれらの組合せ形をした形状をするように構成されていることを特徴とする請求項１９記載の信号伝達用多層ＰＣ基板の層数を減らす方法。
前記電気信号が少なくとも２種類の異なる電気信号であり、該異なる電気信号を前記接地用接点の下に位置する複数の電気伝導信号経路層の内の一つの層に形成された前記チャネル内で、少なくとも部分的にまとめて送ることが出来るように構成されていることを特徴とする請求項１９記載の信号伝達用多層ＰＣ基板の層数を減らす方法。
前記信号伝達用多層ＰＣ基板が該基板上に搭載する前記電子素子に電源／接地電位を供給するための少なくとも一つの電源／接地層を有する場合に、前記信号伝達用多層ＰＣ基板の層数を減らす方法が：
前記信号伝達用多層ＰＣ基板の表面層から前記少なくとも一つの電源／接地層の一つへ延在する複数の電気伝導バイアを前記信号伝達用多層ＰＣ基板中に形成するステップを有し、該複数の電気伝導バイアの各々が前記信号伝達用多層ＰＣ基板の表面層上に形成された少なくとも一つの電源／接地用接点と電気的に接続されており、該少なくとも一つの電源／接地用接点の各々が、前記電子素子の前記高密度電気伝導接点配列パッケージとの電気的接続を行なうための電気伝導接点配列の少なくとも一部を形成し、かつ少なくとも一つのチャネルが、該電源／接地用接点の下に位置する複数の電気伝導信号経路層に形成されていることを特徴とする請求項１記載の信号伝達用多層ＰＣ基板の層数を減らす方法。
前記信号伝達用多層ＰＣ基板の表面が該前記信号伝達用多層ＰＣ基板の内側の表面であり、少なくとも一つの電子素子を該内側の表面上に搭載するように構成したことを特徴とする請求項１記載の信号伝達用多層ＰＣ基板の層数を減らす方法。
少なくとも一つの電子素子が第１面上に第１の接点を有し、該第１の接点の少なくとも一つが、前記信号伝達用多層ＰＣ基板の前記内側の表面上に形成した対応する第１の接点に電気的に接続するように構成したことを特徴とする請求項２８記載の信号伝達用多層ＰＣ基板の層数を減らす方法。
前記少なくとも一つの電子素子が第２面上に第２の接点を有し、該第２の接点の少なくとも一つが、前記信号伝達用多層ＰＣ基板の他の内側の表面上に形成した対応する第２の接点に電気的に接続するように構成したことを特徴とする請求項２９記載の信号伝達用多層ＰＣ基板の層数を減らす方法。