CN1510986A - 减少信号布线设备中的层数的技术 - Google Patents

减少信号布线设备中的层数的技术 Download PDF

Info

Publication number
CN1510986A
CN1510986A CNA031594573A CN03159457A CN1510986A CN 1510986 A CN1510986 A CN 1510986A CN A031594573 A CNA031594573 A CN A031594573A CN 03159457 A CN03159457 A CN 03159457A CN 1510986 A CN1510986 A CN 1510986A
Authority
CN
China
Prior art keywords
conductive contact
perforation
signal wiring
wiring unit
conductive
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
CNA031594573A
Other languages
English (en)
Inventor
��������ά�տƷ�˹��
安内塔·维日科夫斯卡
赫尔曼·邝
A
盖伊·A·达克斯伯瑞
G
路易吉·G·迪菲利波
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Nortel Networks Ltd
Nortel Networks Corp
Original Assignee
Northern Telecom Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Northern Telecom Ltd filed Critical Northern Telecom Ltd
Publication of CN1510986A publication Critical patent/CN1510986A/zh
Pending legal-status Critical Current

Links

Images

Classifications

    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K3/00—Apparatus or processes for manufacturing printed circuits
    • H05K3/46—Manufacturing multilayer circuits
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K1/00—Printed circuits
    • H05K1/02—Details
    • H05K1/11—Printed elements for providing electric connections to or between printed circuits
    • H05K1/115—Via connections; Lands around holes or via connections
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K1/00—Printed circuits
    • H05K1/02—Details
    • H05K1/11—Printed elements for providing electric connections to or between printed circuits
    • H05K1/111—Pads for surface mounting, e.g. lay-out
    • H05K1/112—Pads for surface mounting, e.g. lay-out directly combined with via connections
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K1/00—Printed circuits
    • H05K1/02—Details
    • H05K1/0296—Conductive pattern lay-out details not covered by sub groups H05K1/02 - H05K1/0295
    • H05K1/0298—Multilayer circuits
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K2201/00—Indexing scheme relating to printed circuits covered by H05K1/00
    • H05K2201/09—Shape and layout
    • H05K2201/09209—Shape and layout details of conductors
    • H05K2201/09218—Conductive traces
    • H05K2201/09227—Layout details of a plurality of traces, e.g. escape layout for Ball Grid Array [BGA] mounting
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K2201/00—Indexing scheme relating to printed circuits covered by H05K1/00
    • H05K2201/09—Shape and layout
    • H05K2201/09209—Shape and layout details of conductors
    • H05K2201/095—Conductive through-holes or vias
    • H05K2201/09509—Blind vias, i.e. vias having one side closed
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K2201/00—Indexing scheme relating to printed circuits covered by H05K1/00
    • H05K2201/09—Shape and layout
    • H05K2201/09209—Shape and layout details of conductors
    • H05K2201/095—Conductive through-holes or vias
    • H05K2201/09536—Buried plated through-holes, i.e. plated through-holes formed in a core before lamination
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K2201/00—Indexing scheme relating to printed circuits covered by H05K1/00
    • H05K2201/09—Shape and layout
    • H05K2201/09209—Shape and layout details of conductors
    • H05K2201/095—Conductive through-holes or vias
    • H05K2201/09627—Special connections between adjacent vias, not for grounding vias
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K2201/00—Indexing scheme relating to printed circuits covered by H05K1/00
    • H05K2201/10—Details of components or other objects attached to or integrated in a printed circuit board
    • H05K2201/10613—Details of electrical connections of non-printed components, e.g. special leads
    • H05K2201/10621—Components characterised by their electrical contacts
    • H05K2201/10734—Ball grid array [BGA]; Bump grid array
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K3/00—Apparatus or processes for manufacturing printed circuits
    • H05K3/0005—Apparatus or processes for manufacturing printed circuits for designing circuits by computer
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K3/00—Apparatus or processes for manufacturing printed circuits
    • H05K3/40—Forming printed elements for providing electric connections to or between printed circuits
    • H05K3/42—Plated through-holes or plated via connections
    • H05K3/429—Plated through-holes specially for multilayer circuits, e.g. having connections to inner circuit layers
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K3/00—Apparatus or processes for manufacturing printed circuits
    • H05K3/46—Manufacturing multilayer circuits
    • H05K3/4602—Manufacturing multilayer circuits characterized by a special circuit board as base or central core whereon additional circuit layers are built or additional circuit boards are laminated
    • Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10—TECHNICAL SUBJECTS COVERED BY FORMER USPC
    • Y10T—TECHNICAL SUBJECTS COVERED BY FORMER US CLASSIFICATION
    • Y10T29/00—Metal working
    • Y10T29/49—Method of mechanical manufacture
    • Y10T29/49002—Electrical device making
    • Y10T29/49004—Electrical device making including measuring or testing of device or component part
    • Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10—TECHNICAL SUBJECTS COVERED BY FORMER USPC
    • Y10T—TECHNICAL SUBJECTS COVERED BY FORMER US CLASSIFICATION
    • Y10T29/00—Metal working
    • Y10T29/49—Method of mechanical manufacture
    • Y10T29/49002—Electrical device making
    • Y10T29/49117—Conductor or circuit manufacturing
    • Y10T29/49124—On flat or curved insulated base, e.g., printed circuit, etc.
    • Y10T29/49126—Assembling bases
    • Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10—TECHNICAL SUBJECTS COVERED BY FORMER USPC
    • Y10T—TECHNICAL SUBJECTS COVERED BY FORMER US CLASSIFICATION
    • Y10T29/00—Metal working
    • Y10T29/49—Method of mechanical manufacture
    • Y10T29/49002—Electrical device making
    • Y10T29/49117—Conductor or circuit manufacturing
    • Y10T29/49124—On flat or curved insulated base, e.g., printed circuit, etc.
    • Y10T29/49128—Assembling formed circuit to base
    • Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10—TECHNICAL SUBJECTS COVERED BY FORMER USPC
    • Y10T—TECHNICAL SUBJECTS COVERED BY FORMER US CLASSIFICATION
    • Y10T29/00—Metal working
    • Y10T29/49—Method of mechanical manufacture
    • Y10T29/49002—Electrical device making
    • Y10T29/49117—Conductor or circuit manufacturing
    • Y10T29/49124—On flat or curved insulated base, e.g., printed circuit, etc.
    • Y10T29/49155—Manufacturing circuit on or in base
    • Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10—TECHNICAL SUBJECTS COVERED BY FORMER USPC
    • Y10T—TECHNICAL SUBJECTS COVERED BY FORMER US CLASSIFICATION
    • Y10T29/00—Metal working
    • Y10T29/49—Method of mechanical manufacture
    • Y10T29/49002—Electrical device making
    • Y10T29/49117—Conductor or circuit manufacturing
    • Y10T29/49124—On flat or curved insulated base, e.g., printed circuit, etc.
    • Y10T29/49155—Manufacturing circuit on or in base
    • Y10T29/49165—Manufacturing circuit on or in base by forming conductive walled aperture in base

Abstract

披露了一种用于减少多层信号布线设备的层数的技术。在一个特定的示例性实施例中，本技术可以被实现为一种用于减少多层信号布线设备的层数的方法，其中的多层信号布线设备具有多个导电信号路径层，以为出入安装于多层信号布线设备表面上的至少一个电子元件的电信号布线。这种3情况下，本方法包括至少部分基于导电触点信号的类型特性和导电触点信号的方向特性中的至少一个，在多层信号布线设备中的多个导电信号路径层上为电信号布线，以向内和向外连接高密度导电触点阵列封装。

Description

减少信号布线设备中的层数的技术
相关申请的参考
本专利申请是申请日为2002年4月22日，专利申请号为10/126700(代理人证号为57983-000085，客户参考号为12623ROUS03C)的美国专利申请的连续部分申请，上述申请也是申请日为2000年8月30日，申请号为09/651188(代理人证号为57983-000010，客户参考号为12623ROUS02C)，现在的美国专利号为6388890的美国专利申请的连续申请，其要求申请号为60/212387，申请日为2000年6月19日的美国临时申请的优先权，所有上述申请在此全部引用作为参考。
本专利申请也是申请日为2002年3月20日，专利申请号为10/101211(代理人证号为57983-000076，客户参考号为14918ROUS01U)的美国专利申请的连续部分申请，上述申请也是申请日为2000年8月30日，申请号为09/651,188(代理人证号为57983-000010，客户参考号为12623ROUS02C)，现在的美国专利号为6388890的美国专利申请的连续申请，其要求申请号为60/212387，申请日为2000年6月19日的美国临时申请的优先权，所有上述申请在此全部引用作为参考。
技术领域
本发明涉及多层信号布线设备，更具体地，涉及一种减少信号布线设备的层数的技术。
背景技术
电子元件之间的电连接很长时间以来都是通过使用印刷电路板来实现的。最初的电路板只有上表面上的一个信号层，用于为安装于其上的电子元件布线。这些单信号层电路板，对安装在同一电路板上的电子元件间可布线的电信号数目有很大的限制。也就是说，安装于单信号层电路板上的电子元件之间可布线的电信号的数目，受到单信号层的面积大小的限制。
与单信号层电路板相关的面积限制导致了多层印刷电路板的发展。这种多层印刷电路板可以是单面的或双面的，并且多层印刷电路板的表面或其埋入部分可以具有多个信号层。这样，这种多层印刷电路板在同一电路板上安装的电子元件之间可布线的电信号的数目得到了大幅增加。
当使用具有高密度封装的电子元件时，使用多层印刷电路板尤其有利。也就是说，具有高密度封装的电子元件通常需要多层印刷电路板的多个层来完成与同一电路板上安装的其它电子元件的电连接。实际上，典型情况下电子元件封装的密度规定了安装电子元件的多层印刷电路板必须提供的层数。虽然理论上多层印刷电路板可以提供的层数是没有限制的，但是当多层印刷电路板的层数超过某个合理的值时，特别是试图在电子元件之间为高速电信号布线时，将会出现问题。例如，当在多层印刷电路板的不同层之间进行电连接时，通常使用导电穿孔。虽然这些导电穿孔使得多层印刷电路板中不同层之间的直接垂直电连接成为可能，但是存在与这些导电穿孔相关的内在寄生效应，这可能对在其中传播的信号的性能产生负面影响。也就是，这些导电穿孔具有对沿每一个导电穿孔传播的信号产生负面影响的内在寄生阻抗、容抗和感抗。另外，这些内在寄生效应还可能对印刷电路板的制造产生负面影响，进而影响其成本。因为它们对信号特性的负面影响，这些内在寄生效应还可能限制沿每一个导电穿孔传播的信号的带宽。这些负面影响只能随着多层印刷电路板的层数的增加而增加。
考虑到上述问题，期望提供一种在不增加多层印刷电路板的层数的情况下，增加多层印刷电路板上安装的电子元件之间的电连接数目的技术。更具体地，期望提供一种以有效和低成本的方式，减少多层信号布线设备中的层数的技术。
发明内容
根据本发明，提供了一种减少多层信号布线设备中的层数的技术。在一个特定的示例性实施例中，本技术可以被实现为一种减少多层信号布线设备中的层数的方法，其中的多层信号布线设备具有多个用于为安装在多层信号布线设备的一个表面上的至少一个电子元件导入导出电信号的导电信号路径层。在此情况下，该方法包括，接收电子元件的信息(包括至少一个电子元件的导电触点的数目特性、导电触点的间距特性、导电触点的信号类型特性、导电触点的信号方向特性)。该方法还包括至少部分根据电子元件的导电触点的数目特性和导电触点的间距特性中的至少一个，来识别具有高密度导电触点阵列封装的电子元件。该方法进一步包括，至少部分根据导电触点的信号类型特性和导电触点的信号方向特性中的至少一个，来在多层信号布线设备中的多个导电信号路径层中为电信号布线，以向内和向外连接高密度导电触点阵列封装。
根据本发明的这个特定示例性实施例的其它方面，该方法进一步还可以包括下列内容，在多层信号布线设备中设置多个导电穿孔，这些穿孔从多层信号布线设备的表面延伸到多个导电信号路径层中的一层，其中多个导电穿孔以如下方式排列，即在处于这些多个导电穿孔下面的多个导电信号路径层之一上面形成一个通道。如果情况是这样，可以将通道设置为具有直线形、圆形、菱形、曲线形、梯级形或任意的形状，或者它们的组合。并且，可以将通道设置为垂直、水平、倾斜或任意的方向，或者它们的组合。还有，可以将多个导电穿孔从多层信号布线设备延伸到多个导电信号路径层中的不同层上。
多个导电穿孔可以形成导电触点阵列的至少一部分，以配合电子元件的高密度导电触点阵列封装，其中多个导电穿孔中的至少一部分可以被设置在导电触点阵列的内部，使得通道相应的形成在导电触点阵列的内部。另外，该多层信号布线设备可以在其中的一个表面上具有一个导电触点阵列，以与电子元件的高密度导电触点阵列封装相匹配，其中至少一部分导电穿孔可以形成在导电触点阵列的外侧，每一导电穿孔可以与该多层信号布线设备的表面上的外围导电触点进行电连接。
多个导电穿孔可以形成导电触点阵列的至少一部分，以配合电子元件的高密度导电触点阵列封装，其中多个导电穿孔中的至少一部分可以被放置在导电触点阵列的内部，使得通道能够横穿导电触点阵列。另外，多个导电可以形成导电触点阵列的至少一部分，以配合电子元件的高密度导电触点阵列封装，其中的导电触点阵列可以具有一个方形、三角形、圆形或任意的导电触点形状或者上述各种的组合。而且，至少两个电信号可以是差动电信号，该差动电信号可以至少部分地一起布线在该多个导电穿孔下面的另一多导电信号路径层中形成的通道中。
根据本发明的特定示例性实施例的另一方面，多层信号布线设备可以具有至少一个导电电源层，用来为安装在该多层信号布线设备的表面上的电子元件提供电源。这种情况下，方法可能还包括以下步骤：在该多层信号布线设备中设置多个导电穿孔，这些穿孔从多层信号布线设备的表面延伸至所述至少一个导电电源层中的至少一层，其中每一导电穿孔可电连接至该多层信号布线设备的表面上的至少一个独立的导电电源触点。所述至少一个导电电源触点中的每一个可以形成一部分导电触点阵列的一部分，以匹配电子元件的高密度导电触点阵列封装。这种情况下，在该导电电源触点下面的每一导电信号路径层中可以形成一个通道。
根据本发明的特定示例性实施例的另一方面，多层信号布线设备可以具有至少一个导电地层，用来为安装在该多层信号布线设备的表面上的电子元件提供参考地。这种情况下，方法可能还包括以下步骤：在该多层信号布线设备中形成多个导电穿孔，这些穿孔从多层信号布线设备的表面延伸至所述至少一个导电接地层中的至少一层，其中每一导电穿孔可电连接至该多层信号布线设备的表面上的至少一个独立的导电接地触点。所述至少一个导电接地触点中的每一个可以形成一部分导电触点阵列，以匹配电子元件的高密度导电触点阵列封装。这种情况下，在该导电接地触点下面的每一导电信号路径层中可以形成一个通道。
根据本发明的特定示例性实施例的另一方面，多层信号布线设备可以具有至少一个导电公用电源/地层，用来为安装在该多层信号布线设备的表面上的电子元件提供电源/地。这种情况下，方法可能还包括以下步骤：在该多层信号布线设备中形成多个导电穿孔，这些穿孔从多层信号布线设备的表面延伸至所述至少一个导电电源/地层中的至少一层，其中每一导电穿孔可电连接至该多层信号布线设备的表面上的至少一个独立的导电电源/地触点。所述至少一个导电电源/地触点中的每一个可以形成至少一部分导电触点阵列，以匹配电子元件的高密度导电触点阵列封装。这种情况下，在所述至少一个导电电源/地触点的每一个下面的每一导电信号路径层中可以形成一个通道。
根据本发明的特定示例性实施例的另一方面，所述多层信号布线设备的表面可以是该多层信号布线设备的一个内表面，至少一个电子元件可以安装在该多层信号布线设备的内表面上。这种情况下，所述至少一个电子元件可以在其第一侧面上具有至少一个第一导电触点，该至少一个第一导电触点可以电连接至形成在该多层信号布线设备的内表面上的至少一个对应的第一导电触点。优选的，所述的至少一个电子元件可以具有至少一个形成在第二侧面上的第二导电触点，该至少一个第二导电触点可以电连接至形成在该多层信号布线设备的另一内表面上的至少一个对应的第二导电触点。
现在结合附图对本发明的示例性实施例进行详细地描述。虽然以下对本发明的描述参照了附图，但是应该理解本发明并不仅限于这些实施例。本领域普通技术人员在看过此处的技术之后，将能够分辨出其它的实施方式，修改，实施例及在其它领域中的应用，都将落入本发明在这里所公开及声明的范围之内，这点对于本发明具有非常重要的作用。
附图说明
为了方便对本发明的更全面理解，现在将参考附图。这些图不应该被看作是本发明的限制，而只是用于示例。
图1是一个根据本发明的多层印刷电路板的侧截面视图；
图2显示了具有1247个输入/输出(I/O)触点的电子元件封装的表面安装网格阵列布局图；
图3显示了图2所示布局的四分之一(如，右下四分之一)；
图4显示了图1所示多层印刷电路板的基本层的一部分；
图5显示了图1所示多层印刷电路板的第一电源/地平面层的一部分；
图6显示了图1所示多层印刷电路板的第一信号层的一部分；
图7显示了图1所示多层印刷电路板的第二电源/地平面层的一部分；
图8显示了图1所示多层印刷电路板的第二信号层的一部分；
图9显示了图1所示多层印刷电路板的第三电源/地平面层的一部分；
图10显示了图1所示多层印刷电路板的第四电源/地平面层的一部分；
图11显示了图1所示多层印刷电路板的第三信号层的一部分；
图12显示了图1所示多层印刷电路板的第五电源/地平面层的一部分；
图13显示了图1所示多层印刷电路板的第四信号层的一部分；
图14显示了图1所示多层印刷电路板的第六电源/地平面层的一部分；
图15显示了图1所示多层印刷电路板的次级层的一部分；
图16显示了图1所示多层印刷电路板的基本层的一部分的一个可选实施例；
图17是一个根据本发明的另一个多层印刷电路板的侧截面视图；
图18A显示了一个具有导电触点的电子元件，导电触点处于它的一个侧面上，用以与处于图17所示的多层印刷电路板的一层上的对应电触点进行连接；
图18B显示了一个具有导电触点的电子元件，导电触点处于它的多个侧面上，用以与处于图17所示的多层印刷电路板的多层上的对应电触点进行连接。
具体实施方式
参考图1，其中显示了一个根据本发明的多层印刷电路板10的侧截面视图。也就是，该多层印刷电路板10结合了本发明的思想，以减少多层印刷电路板10的层数。
多层印刷电路板10包括一个基本层(顶层)12、一个次级层(底层)14、多个信号层16，及多个电源/地平面层18。应该注意除了对其上形成的触点焊盘和测试信号的路径外，基本层12和次级层14是主要的电源/地平面层。还应该注意，电子元件可以安装在基本层12和次级层14中的任意一个(单边板)或两者(双边板)上。
多层印刷电路板10还包括一个第一超大穿孔20，用于电连接多个信号层16(如，信号层16b和16c)中选中的层，一个第二超大穿孔22，用于电连接基本层12、次级层14和多个电源/地平面层18(如，电源/地平面层18a、18c、18e和18f)中选中的层，一个埋入穿孔24，用于电连接多个信号层16(如，信号层16a和16d)中选中的层，一个微小穿孔26，用于电连接信号层16a和基本层12上形成的触点焊盘28。
应该注意，埋入穿孔24和/或微小穿孔26还可以用于电连接多个电源/地平面层18中选中的层。还应该注意，微小穿孔26还可以是一个焊盘内穿孔，或某些类似的非穿透式穿孔，使微小穿孔26可以形成在基本层12和次级层14中的任意一个或两者上，并且微小穿孔26可以直接或者通过信号层或电源/地平面层与其它微小穿孔、超大穿孔、埋入穿孔等等进行电连接。还应该注意，正是微小穿孔26(或其中的实质等价体)使得本发明技术的实质部分得以实现，这将参考图2-16予以详细描述，其中图4-16对应与多层印刷电路板10的12层。
参考图2，其中显示了具有1247个输入/输出(I/O)触点的电子元件的封装的表面安装网格阵列。图2还显示了一个指示了与I/O触点相关的信号类型的图例。
出于更好地理解这个详细的描述的目的，为了增加分辨率，图3显示了图2中的布局30的一个四分之一(即右下四分之一)32。图4-16直接与图3中所示的四分之一32相符。图2中的信号类型图例也应用于图3，以及图4-16。
参考图4，其中显示了多层印刷电路板10的基本层12的一个部分34。如上所示，基本层12的该部分34直接与图3中所示的四分之一32相符。也就是，基本层12的该部分34对应于多层印刷电路板10的相应部分，其中一个具有1247个I/O触点的表面安装网格阵列封装的电子元件，安装于多层印刷电路板10上。
如上所示，除了在其上形成的测试信号路径和接触焊盘外，基本层12主要是一个电源/地平面层。具体地，基本层12包括一个与地触点焊盘(即图例中的GND)进行电连接的，但不与电源触点焊盘(即图例中的Vdd和Vdd2)、信号触点焊盘(即图例中的信号)、或测试触点焊盘(即图例中的测试)进行电连接的地平面。基本层12的地平面还不与基本层12上形成的多个测试信号路径36进行电连接。
图4中还显示了多层印刷电路板10的区域38，在该区域上根据本发明在多层印刷电路板10的其它层中形成了通道。这些区域38还指示了多层印刷电路板10中形成微小穿孔和焊盘内穿孔的地方。也就是，这些区域38中的所有触点焊盘以微小穿孔或焊盘内穿孔的形式形成，以便于本发明的多层印刷电路板10的其它层中的通道的形成。
参考图5，其中显示了多层印刷电路板10的电源/地平面层18a的一个部分40。如上所示，电源/地平面层18a的该部分40直接与图3中所示的四分之一32相符。也就是，电源/地平面层18a的该部分40对应于多层印刷电路板10的相应部分，其上四分之一个具有1247个I/O触点的表面安装网格阵列封装的电子元件安装于多层印刷电路板10上。
除了对其上形成的穿孔外，电源/地平面层18a主要是一个地平面层。更具体地，电源/地平面层18a包括一个与地穿孔(即图例中的GND)进行电连接的，但是不与电源穿孔(即图例中的Vdd和Vdd2)或信号穿孔(即图例中的信号)相连接的地平面。注意在电源/地平面层18a上没有形成测试穿孔，因为测试触点焊盘和测试信号路径只形成在基本层12上。
在图5中还显示了多层印刷电路板10的区域38，其上根据本发明在多层印刷电路板10的其它层中形成了通道。同样，这些区域38还指示了多层印刷电路板10中形成微小穿孔和焊盘内穿孔的地方。也就是，这些区域38中的所有触点焊盘以微小穿孔或焊盘内穿孔的形式形成，以方便本发明多层印刷电路板10的其它层中的通道的形成。
参考图6，其中显示了多层印刷电路板10的信号层16a的一个部分42。如上所示，信号层16a的该部分42直接与图3中所示的四分之一32相符。也就是，电源/地平面层18a的该部分42对应于多层印刷电路板10的相应部分，其上四分之一个具有1247个I/O触点的表面安装网格阵列封装的电子元件安装于多层印刷电路板10上。
信号层16a包括与多层印刷电路板10的区域38中的微小穿孔或穿透式穿孔进行电连接的多个导电信号路径44，其中根据本发明，通道形成于多层印刷电路板10的其它层中。典型情况下，这些信号路径44根据它们所承载的信号的特性来预先选择。也就是，信号路径44可以承载高速信号。或者，信号路径44可以承载低速信号。更重要地，在多层印刷电路板10的区域38中形成的微小穿孔或穿透式穿孔延伸到多层印刷电路板10中并不比延伸到信号层16a中深。这使得通道可以形成在多层印刷电路板10的其它层中的这些微小穿孔或穿透式穿孔的下面。
参考图7，其中显示了多层印刷电路板10的电源/地平面层18b的一个部分46。如上所示，电源/地平面层18b的该部分46直接与图3中所示的四分之一32相符。也就是，电源/地平面层18b的该部分46对应于多层印刷电路板10的相应部分，其上四分之一个具有1247个I/O触点的表面安装网格阵列封装的电子元件安装于多层印刷电路板10上。
除了对其上形成的穿孔外，电源/地平面层18b主要是一个电源平面层。更具体地，电源/地平面层18b包括一个与电源穿孔(即图例中的Vdd)进行电连接的，但是不与地穿孔(即图例中的GND)或信号穿孔(即图例中的信号)相连接的电源平面。注意，在电源/地平面层18b上没有形成测试穿孔，因为测试触点焊盘和测试信号路径一般只形成在基本层12上。还应该注意，在多层印刷电路板10的区域38中的电源/地平面层18b上没有形成穿孔，从而根据本发明，在多层印刷电路板10的这个和其它层中的这些区域38中形成通道。多层印刷电路板10的这些区域38在电源/地平面层18b上没有穿孔，因为微小穿孔或穿透式穿孔只在多层印刷电路板10的这些区域38中从基本层12延伸到信号层16a，如上所述。
参考图8，其中显示了多层印刷电路板10的信号层16b的一个部分48。如上所示，信号层16b的该部分48直接与图3中所示的四分之一32相符。也就是，信号层16b的该部分48对应于多层印刷电路板10的相应部分，其中一个具有1247个I/O触点的表面安装网格阵列封装的电子元件的四分之一，安装于多层印刷电路板10上。
信号层16b包括与多层印刷电路板10的区域38外在信号层16b中形成的穿孔进行电连接的多个导电信号路径50，其中通道形成于多层印刷电路板10的该层和其它层中。根据本发明，这些信号路径50中的许多被布线在这些通道中。也就是，通过在多层印刷电路板10的区域38中的信号层16b中不使用穿孔而形成的通道，使得多个导电信号路径50可以在其上布线。相反，如果在多层印刷电路板10的该层和其它层中这些区域38中存在穿孔，则需要额外的信号层来为多个导电信号路径50布线。因此，在多层印刷电路板10的该层和其它层中的这些区域38中不使用穿孔，使得可以整体上减少多层印刷电路板10中所需的信号层的数目。
这点应该注意，多层印刷电路板10的区域38中形成的通道最好安排为交叉网格阵列的至少一个边缘。这种排列的好处在于，使得多个导电信号路径50可以在网格阵列中更加容易地向外布线。事实上，如图8所示，多层印刷电路板10的区域38中形成的某些通道交叉连接了多于一个的网格阵列边缘。典型情况下，这些多边缘交叉通道由正交行和列组成，但是也可以是斜的或任意的样式。
还应该注意，多层印刷电路板10的区域38中所形成的通道可以具有各种宽度。也就是，尽管图8所示的多层印刷电路板10的区域38中的形成的通道具有一个触点焊盘或穿孔的宽度，但本发明并不局限于此。例如，多层印刷电路板10的区域38中的形成的通道的宽度可以是两个或多个触点焊盘或穿孔的宽度，这依赖于使用了多少个微小穿孔或穿透式穿孔，以及根据本发明的实际如上所述，移去了多少个穿孔。
参考图9，其中显示了多层印刷电路板10的电源/地平面层18c的一个部分52。如上所示，电源/地平面层18c的该部分52直接与图3中所示的四分之一32相符。也就是，电源/地平面层18c的该部分52对应于多层印刷电路板10的相应部分，其中一个具有1247个I/O触点的表面安装网格阵列封装的电子元件的四分之一，安装于多层印刷电路板10上。
除了对其上形成的穿孔外，电源/地平面层18c主要是一个地平面层。更具体，电源/地平面层18c包括一个与地穿孔(即图例中的GND)进行电连接的，但是不与电源穿孔(即图例中的Vdd和Vdd2)或信号穿孔(即图例中的信号)相连接的地平面。注意在电源/地平面层18c上没有形成测试穿孔，因为测试触点焊盘和测试信号路径只形成在基本层12上。还应该注意，在多层印刷电路板10的区域38中的电源/地平面层18c上没有形成穿孔，从而根据本发明，在多层印刷电路板10的该层和其它层中的区域38中形成通道。多层印刷电路板10的区域38在电源/地平面层18c上没有穿孔，因为微小穿孔或穿透式穿孔只在多层印刷电路板10的区域38中从基本层12延伸到信号层16a，如上所述。
参考图10，其中显示了多层印刷电路板10的电源/地平面层18d的一个部分54。如上所示，电源/地平面层18d的该部分54直接与图3中所示的四分之一32相符。也就是，电源/地平面层18d的该部分54对应于多层印刷电路板10的相应部分，其中一个具有1247个I/O触点的表面安装网格阵列封装的电子元件的四分之一，安装于多层印刷电路板10上。
与电源/地平面层18b类似，除了对其上形成的穿孔外，电源/地平面层18d主要是一个电源平面层。更具体地，电源/地平面层18d包括一个与电源穿孔(即图例中的Vdd2)进行电连接的，但是不与地穿孔(即图例中的GND)或信号穿孔(即图例中的信号)相连接的电源平面。注意，在电源/地平面层18d上没有形成测试穿孔，因为测试触点焊盘和测试信号路径一般只形成在基本层12上。还应该注意，在多层印刷电路板10的区域38中的电源/地平面层18d上没有形成穿孔，从而根据本发明，在多层印刷电路板10的该层和其它层中的区域38中形成通道。多层印刷电路板10的区域38在电源/地平面层18d上没有穿孔，因为微小穿孔或穿透式穿孔只在多层印刷电路板10的区域38中从基本层12延伸到信号层16a，如上所述。
参考图11，其中显示了多层印刷电路板10的信号层16c的一个部分56。如上所示，信号层16c的该部分56直接与图3中所示的四分之一32相符。也就是，信号层16c的该部分56对应于多层印刷电路板10的相应部分，其中一个具有1247个I/O触点的表面安装网格阵列封装的电子元件的四分之一安装于多层印刷电路板10上。
信号层16c包括与多层印刷电路板10的区域38外，在信号层16c中形成的穿孔进行电连接的多个导电信号路径58，其中通道形成于多层印刷电路板10的该层和其它层中。根据本发明，这些信号路径58中的许多被布线在这些通道中。也就是，通过在多层印刷电路板10的区域38中的信号层16c中不使用穿孔而形成的通道，使得多个导电信号路径58可以在其上布线。相反情况，如果在多层印刷电路板10的该层和其它层中的区域38中存在穿孔，则需要额外的信号层来为多个导电信号路径58布线。因此，在多层印刷电路板10的该层和其它层中的区域38中不使用穿孔，使得可以整体上减少多层印刷电路板10中所需的信号层的数目。
参考图12，其中显示了多层印刷电路板10的电源/地平面层18e的一个部分60。如上所示，电源/地平面层18e的该部分60直接与图3中所示的四分之一32相符。也就是，电源/地平面层18e的该部分60对应于多层印刷电路板10的相应部分，其中一个具有1247个I/O触点的表面安装网格阵列封装的电子元件的四分之一安装于多层印刷电路板10上。
与电源/地平面层18c类似，除了对其上形成的穿孔外，电源/地平面层18e主要是一个地平面层。更具体，电源/地平面层18e包括一个与地穿孔(即图例中的GND)进行电连接的，但是不与电源穿孔(即图例中的Vdd和Vdd2)或信号穿孔(即图例中的信号)相连接的地平面。注意在电源/地平面层18e上没有形成测试穿孔，因为测试触点焊盘和测试信号路径只形成在基本层12上。还应该注意，在多层印刷电路板10的区域38中的电源/地平面层18e上没有形成穿孔，从而根据本发明，在多层印刷电路板10的该层和其它层中的区域38中形成通道。多层印刷电路板10的区域38在电源/地平面层18e上没有穿孔，因为微小穿孔或穿透式穿孔只在多层印刷电路板10的区域38中从基本层12延伸到信号层16a，如上所述。
参考图13，其中显示了多层印刷电路板10的信号层16d的一个部分62。如上所示，信号层16d的该部分62直接与图3中所示的四分之一32相符。也就是，信号层16d的该部分62对应于多层印刷电路板10的相应部分，其中一个具有1247个I/O触点的表面安装网格阵列封装的电子元件的四分之一安装于多层印刷电路板10上。
信号层16d包括与多层印刷电路板10的区域38外，在信号层16d中形成的穿孔进行电连接的多个导电信号路径64，其中通道形成于多层印刷电路板10的这个和其它层中。根据本发明，这些信号路径64中的许多被布线在这些通道中。也就是，通过在多层印刷电路板10的区域38中的信号层16d中不使用穿孔而形成的通道，使得多个导电信号路径64可以在其上布线。相反情况，如果在多层印刷电路板10的该层和其它层中区域38中存在穿孔，则需要额外的信号层来为多个导电信号路径64布线。因此，在多层印刷电路板10的这个和其它层中的区域38中不使用穿孔，使得可以整体上减少多层印刷电路板10中所需的信号层的数目。
参考图14，其中显示了多层印刷电路板10的电源/地平面层18f的一个部分66。如上所示，电源/地平面层18f的该部分66直接与图3中所示的四分之一32相符。也就是，电源/地平面层18f的该部分66对应于多层印刷电路板10的相应部分，其中一个具有1247个I/O触点的表面安装网格阵列封装的电子元件的四分之一安装于多层印刷电路板10上。
与电源/地平面层18c和电源/地平面层18e类似，除了对其上形成的穿孔外，电源/地平面层18f主要是一个地平面层。更具体，电源/地平面层18f包括一个与地穿孔(即图例中的GND)进行电连接的，但是不与电源穿孔(即图例中的Vdd和Vdd2)或信号穿孔(即图例中的信号)相连接的地平面。注意在电源/地平面层18f上没有形成测试穿孔，因为测试触点焊盘和测试信号路径只形成在基本层12上。还应该注意，在多层印刷电路板10的区域38中的电源/地平面层18f上没有形成穿孔，从而根据本发明在多层印刷电路板10的该层和其它层中的区域38中形成通道。多层印刷电路板10的区域38在电源/地平面层18f上没有穿孔，因为微小穿孔或穿透式穿孔只在多层印刷电路板10的区域38中从基本层12延伸到信号层16a，如上所述。
参考图15，其中显示了多层印刷电路板10的次级层14的一个部分68。如上所示，次级层14的该部分68直接与图3中所示的四分之一32相符。也就是，次级层14的该部分68对应于多层印刷电路板10的相应部分，其中一个具有1247个I/O触点的表面安装网格阵列封装的电子元件的四分之一安装于多层印刷电路板10上。
如上所示，除了对其上形成的触点焊盘外，次级层14主要是一个电源/地平面层。具体地，次级层14包括一个与地触点焊盘(即图例中的GND)进行电连接的，但不与电源触点焊盘(即图例中的Vdd和Vdd2)或信号触点焊盘(即图例中的信号)进行电连接的地平面。注意，在次级层14中没有形成作为测试触点焊盘的测试穿孔，因为测试触点焊盘和测试信号路径只形成在基本层12上。还应注意，在多层印刷电路板10的区域38中的次级层14中没有穿孔，从而根据本发明，在多层印刷电路板10的该层和其它层中的区域38中形成了通道。多层印刷电路板10的这些区域38在次级层14中没有穿孔，因为微小穿孔或穿透式穿孔只在多层印刷电路板10的区域38中从基本层12延伸到信号层16a，如上所述。
在此点上应该注意，上述用于减少多层印刷电路板的层数的技术，在上面参考的专利申请US10/126700中有充分的描述。美国专利申请US09/651188(现在是专利号US6388890)及美国临时专利申请US60/212387，它们在此全部被引用作为参考。并且，用于减少多层印刷电路板的层数的相关技术，在上面参考的美国专利申请US10/101211、US09/651188(现在是专利号US6388890)和美国临时专利申请US60/212387中都有充分地描述，它们在此全部被引用作为参考。所有这些技术可以以手工的或自动的方式来实现。例如，通过从一个(例如)设计文件中接收电子元件信息，这些技术可以自动化的方式实现。也就是，设计文件可以包括一个或多个电子元件的导电触点的数目特性、导电触点的间距特性、导电触点的信号类型特性、和/或导电触点的信号方向特性。至少部分根据电子元件的导电触点的数目特性和导电触点的间距特性中的至少一个，来识别具有高密度导电触点阵列封装的电子元件。至少部分根据导电触点的信号类型特性和导电触点的信号方向特性中的至少一个，来在多层信号布线设备中的多个导电信号路径层中为电信号布线，以向内和向外连接每一个安装在多层电路板上的高密度导电触点阵列封装。
因此，这点应该注意，如上所述根据本发明来减少多层印刷电路板的层数的方法，在某种程度上包括处理输入数据和生成输出数据。此输入数据的处理和输出数据的生成可以以硬件或软件的形式来实现。例如，可以在处理设备中或类似的或相关电路中使用特定的电子和/或光学元件，来执行如上所述根据本发明的减少多层印刷电路板的层数的功能。或者，一个或多个根据存储的指令来操作的处理器也可以执行如上所述根据本发明的减少多层印刷电路板的层数的功能。如果是这样，则在本发明的范围之内，这些指令可以存储在一个或多个处理器可读取的载体(如磁盘)，或通过一个或多个信号来向一个或多个处理器发送。
在这点上应注意，根据上面参考的美国专利申请US10/126700、US09/651188(现在是专利号US6388890)及美国临时专利申请US60/212387中所描述的概念，一个或多个微小穿孔26可以形成在多层印刷电路板10中，从多层印刷电路板10的基本层12延伸到多个导电信号路径层中的一个(如16b)，其中微小穿孔26的排列使得在微小穿孔26下面的多个导电信号层中的另一层(如16c)上形成至少一个通道38，上述专利在此全部被引用作为参考。也就是，一个或多个微小穿孔26可以从多层印刷电路板10的表面12延伸到，除了最上层的导电信号路径层(如16a)之外的其它多个导电信号路径层(如16b、16c、16d)。
在这点上应该注意，可以将通道38设置为具有直线形、圆形、菱形、曲线性、梯级性或任意的形状，或者它们的组合。并且，可以将通道38设置为垂直、水平、倾斜或任意的方向，或者它们的组合。另外，一个或多个通道38还可以这样形成，它们完全包含在多层印刷电路板10上形成的导电触点阵列内，以匹配电子元件的导电触点(即，通道的任何部分都不形成在多层印刷电路板10上的导电触点阵列的外围)(如，参考图16中的通道38a)。另外，一个或多个通道38可以这样形成，它们延伸穿过多层印刷电路板10上形成的导电触点阵列，以匹配电子元件的导电触点(即，形成通道以从多层印刷电路板10上形成的导电触点阵列的一面延伸到另一面)。另外，一个或多个通道38可以这样形成，只有它的一部分延伸到多层印刷电路板10上形成的导电触点阵列的外围，以匹配电子元件的导电触点(即，通道的至少一部分沿着多层印刷电路板10上形成的导电触点阵列的外围而形成)。
在这点上应该注意，电子元件的导电触点，以及产生在多层印刷电路板10上的，用于匹配电子元件的导电触点的导电触点阵列，可以有各种触点阵列样式。例如，电子元件的导电触点，以及多层印刷电路板10上形成的导电触点阵列，可以是方形、三角形、圆形和/或任意导电触点样式，或它们的组合。
在这点上应注意，需布线的电信号中的至少一些可以是差动电信号。如果是这样，差动电信号可以至少部分被布线在一起，处于微小穿孔26下面的多个导电信号路径层16中的通道38上，从而增强信号质量。
在这点上应注意，将微小穿孔26中的至少一部分形成在多层印刷电路板10上形成的导电触点阵列的外面，以匹配电子元件的导电触点。例如，参考图16，其中显示了多层印刷电路板10的基本层12的一部分34a的一个可选实施例，其中微小穿孔26a的一部分被设置在多层印刷电路板10上的导电触点阵列的外面，以匹配电子元件的导电触点。微小穿孔26a通过导电连接70与多层印刷电路板10上形成的导电阵列触点的相应的外围触点进行点连接，以匹配电子元件的导电触点。如上所述，微小穿孔26a可以从多层印刷电路板10的基本层12延伸到多个信号层16中的任何一个。但是，与微小穿孔26a相连的外围导电阵列触点并不延伸到多层印刷电路板10的基本层12下面。因此，额外的和/或扩展的通道38a可以设置在信号路径层16的所有层中，包括最上层的导电信号路径层(即16a)，处于这些外围导电阵列触点的下面。
在这点上应注意，根据上面参考的美国专利申请US10/126700、US09/651188(现在是专利号US6388890)及美国临时专利申请US60/212387(专利的全部都通过参考而被包含)中所描述的概念，一个或多个导电穿孔可以被设置在多层印刷电路板10中，从多层印刷电路板10的基本层12延伸到导电电源/地层中的至少一个(即18和/或14)，其中每一个导电穿孔都与多层印刷电路板10的基本层12上设置的至少一个独立的导电电源/地触点进行电连接。每一个导电电源/地触点都形成了多层印刷电路板10的基本层12上形成的导电触点阵列的一部分，以匹配电子元件的导电电源/地触点。这使得可以在导电电源/地触点下面的多个信号路径层16中的每一个中形成一个额外的通路。
在这点上应注意，所有与使用微小穿孔来减少多层印刷电路板的层数的方法相关的变化和好处，都可以通过使用上述的与导电电源/地触点有电连接的导电穿孔来实现和获得。
在这点上应注意，尽管上述描述被严格的限制为减少其上安装有电子元件的多层印刷电路板的层数，但是本发明的范围还包括在其上具有多个不同嵌入电子元件的印刷电路板中应用上述技术。例如，参考图17，其中显示了一个根据本发明的可选多层印刷电路板10a的侧截面视图。与图1的多层印刷电路板10类似，图17的多层印刷电路板10a包括一个基本层(顶层)12，一个次级层(底层)14，多个信号层16，和多个电源/地平面层18。多层印刷电路板10a还包括一个用于电连接基本层12、次级层14和电源/地平面层18中所选择的层的超大穿孔20。多层印刷电路板10a还包括多个用于电连接多个信号层16中所选择的层和多个电源/地平面层18中所选择的层的埋入穿孔24。
不同于图1的多层印刷电路板10，图17的多层印刷电路板10a包括一个用于电连接次级层14、多个信号层16中选择的层和多个电源/地平面层18中选择的层的盲穿孔74。多层印刷电路板10a还包括一个布置在电源/地平面层18a和信号层16a之间的嵌入电子元件72。
如上所述，嵌入电子元件72可以是各种各样的可能电子元件中的一种。例如，参考图18A，其中显示了一个其上设置有导电触点76的嵌入电子元件72a。在此情况下，导电触点76可以与多个信号层16(即图17中的层16a)中或多个电源/地平面层18中(即图17中的层18a)选择的一层上设置的对应导电触点进行电连接。或者，参考图18B，其中显示了一个其上两面均设置有导电触点76的嵌入电子元件72。在此情况下，导电触点76可以与多个信号层16中所选择的一个层(即图17中的层16a)和多个电源/地平面层18中所选择的一个层(即图17中的层18a)上的对应导电触点进行电连接。当然，其它类型的电子元件(如数字元件)可以嵌入到图17的多层印刷电路板10a中，并且根据本发明，这些嵌入电子元件还可以被布置在多个信号层16中的任何一层和/或多个电源/地平面层18中的任何一层之间或之上。在任何情况下，当使用这些嵌入电子元件时，可以应用上述用于减少多层印刷电路板的层数的技术。
在此点上应注意，尽管上述描述被严格的限制为减少其上安装有电子元件的多层印刷电路板的层数，但是本发明的范围还包括在各种各样的多层信号布线设备中应用上述技术。例如，上述技术可以应用于多层集成的电路硬膜封装设备。因此，本发明更适合于指示用于减少多层信号布线设备的层数的技术。
本发明并不仅限于此处描述的特定实施例的范围。实际上，除了此处描述的外，根据前面的描述和附图，本发明的各种修改对本领域中的一般技术人员都是显而易见的。因此这些修改都落入下面所附的权利要求的范围内。另外，尽管本发明在特定实施例的上下文中以特定环境中实现特定目的的方式进行了描述，但本领域的普通技术人员将认识到，它的用处并不仅限于此，并且本发明可以在任何数目的环境中，实现任何数目的目的。因此，应该考虑此处所披露的本发明的全部范围和精神来解释下面提出的权利要求。

Claims (30)

1.一种用于减少多层信号布线设备的层数的方法，多层信号布线设备具有多个导电信号路径层，以为安装于多层信号布线设备表面上的至少一个电子元件导入和导出电信号，本方法包括：
接收至少一个电子元件的电子元件信息，包括导电触点的数目特性、导电触点的间距特性、导电触点的信号类型特性、导电触点的信号方向特性；
至少部分地根据所述导电触点的数目特性和导电触点的间距特性中的至少一个，来识别具有高密度导电触点阵列封装的电子元件；
至少部分地根据所述导电触点的信号类型特性和导电触点的信号方向特性中的至少一个，来在多层信号布线设备中的多个导电信号路径层中为电信号布线，以向内和向外连接所述高密度导电触点阵列封装。
2.如权利要求1所述的方法，还包括：
在多层信号布线设备上设置多个导电穿孔，导电穿孔从多层信号布线设备的表面延伸到多个导电信号路径层中的一层，所述多个导电穿孔被安排为在多个导电穿孔之下并在多个导电信号路径层中的另一层中形成一个通道。
3.如权利要求2所述的方法，其中通道被设置成具有一个或多个直线形、圆形、菱形、曲线形、梯级形或任意的形状，或者它们的组合。
4.如权利要求2所述的方法，其中通道被设置为具有一个或多个垂直、水平、倾斜或任意的方向，或者它们的组合。
5.如权利要求2所述的方法，其中多个导电穿孔形成一个导电触点阵列的至少一部分，以匹配电子元件的高密度导电触点阵列封装，并且其中多个导电穿孔的至少一部分被设置在导电触点阵列的内部，这样通道就相应地形成在导电触点阵列的内部。
6.如权利要求2所述的方法，其中多层信号布线设备具有一个形成在其表面上的导电触点阵列，以匹配电子元件的高密度导电触点阵列封装，其中多个导电穿孔的至少一部分被设置在导电触点阵列的外部，其中这部分多个导电穿孔的每一个都与多层信号布线设备表面上的导电触点中的外围触点进行电连接。
7.如权利要求2所述的方法，其中多个导电穿孔还从多层信号布线设备的表面延伸到多个导电信号路径层中的不同层。
8.如权利要求2所述的方法，其中多个导电穿孔形成导电触点阵列的至少一部分，以匹配电子元件的高密度导电触点阵列封装，并且其中多个导电穿孔的至少一部分被设置在导电触点阵列之内，这样通道可以穿过导电触点阵列而延伸。
9.如权利要求2所述的方法，其中多个导电穿孔形成导电触点阵列的至少一部分，以匹配电子元件的高密度导电触点阵列封装，其中导电触点阵列具有一个或多个方形、三角形、圆形和任意的导电触点样式，或它们的组合。
10.如权利要求2所述的方法，其中至少两个电信号是差动电信号，其中所述差动电信号至少部分地被布线在一起，处于多个导电穿孔下面的多个导电信号路径层中另一层的通道上。
11.如权利要求1所述的方法，其中多层信号布线设备具有至少一个导电电源层，以为安装在多层信号布线设备的表面上的电子元件提供电源，此方法包括：
在多层信号布线设备中设置多个导电穿孔，导电穿孔从多层信号布线设备的表面延伸到至少一个导电电源层中的至少一个，多个导电穿孔中的每一个被电连接于多层信号布线设备表面上的至少一个独立的导电电源触点上，所述至少一个导电电源触点中的每一个都形成导电触点阵列的一部分，以匹配电子元件的高密度导电触点阵列封装；
其中，通道形成在处于导电电源触点下的多个导电信号路径层中的每一个上。
12.如权利要求11所述的方法，其中通道被设置成具有一个或多个直线形、圆形、菱形、曲线形、梯级形或任意的形状，或者它们的组合。
13.如权利要求11所述的方法，其中通道被设置为具有一个或多个垂直、水平、倾斜或任意的方向，或者它们的组合。
14.如权利要求11所述的方法，其中这些多个导电电源触点的至少一部分被设置在导电触点阵列的内部，这样通道就相应的形成在导电触点阵列的内部。
15.如权利要求11所述的方法，其中这些多个导电穿孔的至少一部分被设置在导电触点阵列的外部，其中这部分导电穿孔的每一个都与位于导电触点阵列外围的至少一个独立的导电电源触点进行电连接。
16.如权利要求11所述的方法，其中这些多个导电电源触点的至少一部分被设置在导电触点阵列之内，这样通道就可以穿过导电触点阵列而延伸。
17.如权利要求11所述的方法，其中导电触点阵列具有一个或多个方形、三角形、圆形和任意的导电触点样式，或它们的组合。
18.如权利要求11所述的方法，其中至少两个电信号是差动电信号，其中所述差动电信号至少部分被布线在一起，处于所述导电电源触点之下以及多个导电信号路径层之一中的通道上。
19.如权利要求1所述的方法，其中多层信号布线设备具有至少一个导电地层，用以为安装在多层信号布线设备的表面上的电子元件提供参考地，该方法还包括：
在多层信号布线设备中设置多个导电穿孔，导电穿孔从多层信号布线设备的表面延伸到至少一个导电地层中的至少一个，多个导电穿孔中的每一个被电连接于多层信号布线设备表面上的至少一个独立的导电地触点上，所述至少一个导电地触点中的每一个都形成导电触点阵列的一部分，以匹配电子元件的高密度导电触点阵列封装；
其中，通道形成在导电地触点下的多个导电信号路径层中的每一个上。
20.如权利要求19所述的方法，其中通道被设置成具有一个或多个直线形、圆形、菱形、曲线形、梯级形或任意的形状，或者它们的组合。
21.如权利要求19所述的方法，其中通道被设置为具有一个或多个垂直、水平、倾斜或任意的方向，或者它们的组合。
22.如权利要求19所述的方法，其中这些多个导电地触点的至少一部分被设置在导电触点阵列的内部，这样通道就相应的形成在导电触点阵列的内部。
23.如权利要求19所述的方法，其中这些多个导电穿孔的至少一部分被设置在导电触点阵列的外部，其中这部分导电穿孔的每一个都与位于导电触点阵列外围的至少一个独立的导电地触点进行电连接。
24.如权利要求19所述的方法，其中这些多个导电地触点的至少一部分被设置在导电触点阵列之内，这样通道就可以穿过导电触点阵列而延伸。
25.如权利要求19所述的方法，其中导电触点阵列具有一个或多个方形、三角形、圆形和任意的导电触点样式，或它们的组合。
26.如权利要求19所述的方法，其中至少两个电信号是差动电信号，其中所述差动电信号至少部分地被布线在一起，处于所述导电地触点的下面以及多个导电信号路径层之一的通道上。
27.如权利要求1所述的方法，其中多层信号布线设备具有至少一个导电公用电源/地层，用以为安装在多层信号布线设备的表面上的电子元件提供电源/地，该方法还包括：
在多层信号布线设备中设置多个导电穿孔，导电穿孔从多层信号布线设备的表面延伸到至少一个导电公用电源/地层中的至少一个，多个导电穿孔中的每一个被电连接于多层信号布线设备表面上的至少一个独立的导电公用电源/地层触点上，至少一个导电公用电源/地层触点中的每一个都形成导电触点阵列的一部分，以匹配电子元件的高密度导电触点阵列封装；
其中，通道形成在多个导电信号路径层中的每一个上，且处于至少一个导电电源/地触点之下。
28.如权利要求1所述的方法，其中多层信号布线设备的表面是多层信号布线设备的一个内表面，并且至少一个电子元件安装在多层信号布线设备的内表面上。
29.如权利要求28所述的方法，其中至少一个电子元件具有至少一个形成在它的第一侧面上的第一导电触点，其中该至少一个第一导电触点被电连接于形成在多层信号布线设备所述内表面上的至少一个第一对应导电触点。
30.如权利要求29所述的方法，其中至少一个电子元件具有至少一个形成在它的第二侧面上的第二导电触点，其中该至少一个第二导电触点被电连接于形成在多层信号布线设备的另一内表面上的至少一个第二对应导电触点。
CNA031594573A 2002-12-23 2003-09-25 减少信号布线设备中的层数的技术 Pending CN1510986A (zh)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
US10/326,123 US7069650B2 (en) 2000-06-19 2002-12-23 Method for reducing the number of layers in a multilayer signal routing device
US10/326,123 2002-12-23

Related Child Applications (1)

Application Number Title Priority Date Filing Date
CN2010101423363A Division CN101808479B (zh) 2000-06-19 2003-09-25 减少信号布线设备中的层数的方法

Publications (1)

Publication Number Publication Date
CN1510986A true CN1510986A (zh) 2004-07-07

Family

ID=32468981

Family Applications (1)

Application Number Title Priority Date Filing Date
CNA031594573A Pending CN1510986A (zh) 2002-12-23 2003-09-25 减少信号布线设备中的层数的技术

Country Status (7)

Country Link
US (1) US7069650B2 (zh)
EP (1) EP1434473A3 (zh)
JP (1) JP2004207727A (zh)
KR (1) KR100575041B1 (zh)
CN (1) CN1510986A (zh)
CA (1) CA2438751C (zh)
HK (1) HK1147641A1 (zh)

Families Citing this family (19)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7107673B2 (en) * 2000-06-19 2006-09-19 Nortel Networks Limited Technique for accommodating electronic components on a multiplayer signal routing device
US20050225955A1 (en) * 2004-04-09 2005-10-13 Hewlett-Packard Development Company, L.P. Multi-layer printed circuit boards
JP4261440B2 (ja) * 2004-08-30 2009-04-30 ヒロセ電機株式会社 伝送回路基板
JP2006261213A (ja) * 2005-03-15 2006-09-28 Fujitsu Ltd 電子回路
US7343577B2 (en) * 2005-09-13 2008-03-11 Alcatel Area array routing masks for improved escape of devices on PCB
JP4844080B2 (ja) * 2005-10-18 2011-12-21 日本電気株式会社 印刷配線板及びその電源雑音抑制方法
US8223522B2 (en) * 2006-09-25 2012-07-17 Flextronics Ap, Llc Bi-directional regulator for regulating power
US20080185181A1 (en) * 2006-11-08 2008-08-07 Pfeil Charles L Alternating via fanout patterns
WO2008058258A2 (en) * 2006-11-08 2008-05-15 Mentor Graphics Corporation Use of breakouts in printed circuit board designs
US20090159326A1 (en) * 2007-12-19 2009-06-25 Richard Mellitz S-turn via and method for reducing signal loss in double-sided printed wiring boards
US7996806B2 (en) * 2008-02-06 2011-08-09 Electronics For Imaging, Inc. Methods and apparatus for layout of multi-layer circuit substrates
US8975523B2 (en) * 2008-05-28 2015-03-10 Flextronics Ap, Llc Optimized litz wire
US8093708B2 (en) 2009-07-06 2012-01-10 Sony Ericsson Mobile Communications Ab Semiconductor package having non-uniform contact arrangement
US8586873B2 (en) * 2010-02-23 2013-11-19 Flextronics Ap, Llc Test point design for a high speed bus
JP2013093345A (ja) * 2011-10-24 2013-05-16 Hitachi Ltd 光モジュールおよび多層基板
US9565762B1 (en) * 2013-12-06 2017-02-07 Marvell Israel (M.I.S.L) Ltd. Power delivery network in a printed circuit board structure
KR102339899B1 (ko) * 2014-12-12 2021-12-15 삼성전자주식회사 반도체 패키지, 모듈 기판 및 이를 포함하는 반도체 패키지 모듈
US10194524B1 (en) * 2017-07-26 2019-01-29 Cisco Technology, Inc. Anti-pad for signal and power vias in printed circuit board
KR102385249B1 (ko) * 2020-03-04 2022-04-11 가톨릭대학교 산학협력단 결막도포용 접촉식 일회용 안약용기

Family Cites Families (18)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US3300686A (en) * 1963-07-30 1967-01-24 Ibm Compatible packaging of miniaturized circuit modules
FR2509563A1 (fr) * 1981-07-10 1983-01-14 Thomson Csf Dispositif support de circuits integres utilise dans un systeme de selection de circuits integres a haute fiabilite
US5144746A (en) * 1987-12-28 1992-09-08 Texas Instruments Incorporated Method of assembling compact silicon module for high density integrated circuits
DE59107919D1 (de) * 1990-07-23 1996-07-18 Siemens Nixdorf Inf Syst Filmträger zur bandautomatischen Verdrahtung
JP2739726B2 (ja) 1990-09-27 1998-04-15 インターナシヨナル・ビジネス・マシーンズ・コーポレーシヨン 多層プリント回路板
JP2966972B2 (ja) * 1991-07-05 1999-10-25 株式会社日立製作所 半導体チップキャリアとそれを実装したモジュール及びそれを組み込んだ電子機器
US5784262A (en) 1995-11-06 1998-07-21 Symbios, Inc. Arrangement of pads and through-holes for semiconductor packages
US5686764A (en) * 1996-03-20 1997-11-11 Lsi Logic Corporation Flip chip package with reduced number of package layers
US5847936A (en) 1997-06-20 1998-12-08 Sun Microsystems, Inc. Optimized routing scheme for an integrated circuit/printed circuit board
FR2782230B1 (fr) 1998-08-06 2000-09-08 Bull Electronics Angers Carte de circuits imprimes
US6232564B1 (en) 1998-10-09 2001-05-15 International Business Machines Corporation Printed wiring board wireability enhancement
US6181004B1 (en) 1999-01-22 2001-01-30 Jerry D. Koontz Digital signal processing assembly and test method
US6198635B1 (en) 1999-05-18 2001-03-06 Vsli Technology, Inc. Interconnect layout pattern for integrated circuit packages and the like
US6689634B1 (en) 1999-09-22 2004-02-10 Texas Instruments Incorporated Modeling technique for selectively depopulating electrical contacts from a foot print of a grid array (BGA or LGA) package to increase device reliability
US6256769B1 (en) 1999-09-30 2001-07-03 Unisys Corporation Printed circuit board routing techniques
US6388890B1 (en) 2000-06-19 2002-05-14 Nortel Networks Limited Technique for reducing the number of layers in a multilayer circuit board
US20030043560A1 (en) 2001-06-15 2003-03-06 Clarkson Robert Roy Printed circuit board having a microelectronic semiconductor device mount area for trace routing therethrough
US6521846B1 (en) 2002-01-07 2003-02-18 Sun Microsystems, Inc. Method for assigning power and ground pins in array packages to enhance next level routing

Also Published As

Publication number Publication date
CA2438751C (en) 2008-04-08
KR20040057896A (ko) 2004-07-02
US7069650B2 (en) 2006-07-04
JP2004207727A (ja) 2004-07-22
EP1434473A2 (en) 2004-06-30
KR100575041B1 (ko) 2006-04-28
US20040016117A1 (en) 2004-01-29
CA2438751A1 (en) 2004-06-23
HK1147641A1 (en) 2011-08-12
EP1434473A3 (en) 2004-08-04

Similar Documents

Publication Publication Date Title
CN1510986A (zh) 减少信号布线设备中的层数的技术
CN100345466C (zh) 元件内置型多层基板
EP1705967B1 (en) Off-grid decoupling capacitor of ball grid array (BGA) devices and method
CN1250055C (zh) 印刷电路板以及使用该电路板的电子设备
CN1496213A (zh) 用于减少多层电路板的层数的技术
CN1146977C (zh) 安装倒装片的结构和防止倒装片键合区起伏的图案
CN1483302A (zh) 基于载体的电子模块
CN1933697A (zh) 多层配线基板及其制造方法
CN1717149A (zh) 电路化衬底
CN1685508A (zh) 具有盖板型载体的电子模块
CN1218386C (zh) 芯片大小插件、印刷电路板、和设计印刷电路板的方法
CN1225023C (zh) 用于最大化每一布线层的信号线数目的具有可变间距触点阵列的集成电路管芯和/或组件
CN1809249A (zh) 多层印刷电路板
CN106773415A (zh) 一种阵列基板、显示面板及显示装置
CN1476292A (zh) 印刷电路板
CN1306603C (zh) 层叠型电子元器件
CN1855475A (zh) 减少集成电路中的同时开关噪声的系统和方法
CN1169220C (zh) 具有叠放组件的电子部件及其制造方法
CN1638110A (zh) 具有叠层芯片的半导体器件
CN1462494A (zh) 具有用于平面栅格阵列连接器的元件的屏蔽载台
US6121678A (en) Wrap-around interconnect for fine pitch ball grid array
EP1714530B1 (en) Method for increasing a routing density for a circuit board and such a circuit board
US20050251777A1 (en) Method and structure for implementing enhanced electronic packaging and PCB layout with diagonal vias
CN1624912A (zh) 器件封装件和印刷电路板及电子装置
US7161812B1 (en) System for arraying surface mount grid array contact pads to optimize trace escape routing for a printed circuit board

Legal Events

Date Code Title Description
C06 Publication
PB01 Publication
C10 Entry into substantive examination
SE01 Entry into force of request for substantive examination
REG Reference to a national code

Ref country code: HK

Ref legal event code: DE

Ref document number: 1066146

Country of ref document: HK

C12 Rejection of a patent application after its publication
RJ01 Rejection of invention patent application after publication

Open date: 20040707

REG Reference to a national code

Ref country code: HK

Ref legal event code: WD

Ref document number: 1066146

Country of ref document: HK