KR100624594B1 - 반도체 장치의 제조 방법 - Google Patents

반도체 장치의 제조 방법 Download PDF

Info

Publication number
KR100624594B1
KR100624594B1 KR1020040072936A KR20040072936A KR100624594B1 KR 100624594 B1 KR100624594 B1 KR 100624594B1 KR 1020040072936 A KR1020040072936 A KR 1020040072936A KR 20040072936 A KR20040072936 A KR 20040072936A KR 100624594 B1 KR100624594 B1 KR 100624594B1
Authority
KR
South Korea
Prior art keywords
film
polishing
sio
surfactant
slurry
Prior art date
Application number
KR1020040072936A
Other languages
English (en)
Other versions
KR20050027157A (ko
Inventor
마쯔이유끼떼루
미나미하바가꾸
야노히로유끼
시게따아쯔시
Original Assignee
가부시끼가이샤 도시바
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 가부시끼가이샤 도시바 filed Critical 가부시끼가이샤 도시바
Publication of KR20050027157A publication Critical patent/KR20050027157A/ko
Application granted granted Critical
Publication of KR100624594B1 publication Critical patent/KR100624594B1/ko

Links

Images

Classifications

    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/302Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to change their surface-physical characteristics or shape, e.g. etching, polishing, cutting
    • H01L21/304Mechanical treatment, e.g. grinding, polishing, cutting
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3105After-treatment
    • H01L21/31058After-treatment of organic layers
    • CCHEMISTRY; METALLURGY
    • C09DYES; PAINTS; POLISHES; NATURAL RESINS; ADHESIVES; COMPOSITIONS NOT OTHERWISE PROVIDED FOR; APPLICATIONS OF MATERIALS NOT OTHERWISE PROVIDED FOR
    • C09GPOLISHING COMPOSITIONS; SKI WAXES
    • C09G1/00Polishing compositions
    • C09G1/02Polishing compositions containing abrasives or grinding agents
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3105After-treatment
    • H01L21/31051Planarisation of the insulating layers
    • H01L21/31053Planarisation of the insulating layers involving a dielectric removal step

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Computer Hardware Design (AREA)
  • Physics & Mathematics (AREA)
  • Power Engineering (AREA)
  • Chemical & Material Sciences (AREA)
  • Organic Chemistry (AREA)
  • Mechanical Treatment Of Semiconductor (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
  • Formation Of Insulating Films (AREA)

Abstract

SiO2막에 대하여 SOG막을 선택하여 연마할 수 있는 연마 방법을 제공한다. 배선 패턴(2)이 형성된 기판(1) 상에 SiO2막(3)을 퇴적시키는 퇴적 공정과, SiO2막(3) 상에 SOG막(4)을 도포하는 도포 공정과, SOG막(4)을 산화세륨 및 적어도 1 종류 이상의 양이온성 계면 활성제를 포함하는 슬러리를 이용하여 화학적 기계적 연마법에 의해 연마하는 연마 공정을 포함하는 반도체 장치의 제조 방법이다.
Figure 112004041368369-pat00001
화학적 기계적 연마, 슬러리, 계면 활성제

Description

반도체 장치의 제조 방법{METHOD FOR MANUFACTURING SEMICONDUCTOR DEVICE}
도 1a, 도 1b 및 도 1c는 종래의 반도체 장치의 제조 방법의 개념도.
도 2a 및 도 2b는 종래의 반도체 장치의 제조 방법의 개념도.
도 3a, 도 3b 및 도 3c는 본 발명의 제1 실시 형태의 반도체 장치의 제조 방법의 공정을 나타내는 개략 단면도.
도 4a, 도 4b 및 도 4c는 본 발명의 제1 실시 형태의 반도체 장치 제조 방법의 개념도.
도 5는 다층 배선 구조를 구비한 반도체 장치의 제1 실시 형태의 일부 확대 개략 단면도.
도 6a 및 도 6b는 본 발명의 제3 실시 형태의 반도체 장치의 제조 방법의 공정을 나타내는 개략 단면도.
도 7은 연마 입자만을 사용했을 때 또는 연마 입자와 계면 활성제를 병용했을 때의 TEOS막과 MSQ막의 CMP 연마 속도와 연마 선택비를 나타내는 도면.
도 8은 계면 활성제로서 음이온 폴리머, 양이온 모노머, 양이온 올리고머 또는 양이온 폴리머를 이용하여 TE0S막을 CMP했을 때의 연마 속도를 나타내는 도면.
도 9는 MSQ막 및 TEOS막의 연마 속도의 슬러리 pH 의존을 나타내는 도면.
도 10은 TEOS막의 연마 속도의 계면 활성제 농도 의존성을 나타내는 도면.
도 11은 MSQ막 및 TEOS막의 연마 속도의 웨이퍼 상대 속도 의존을 나타내는 도면.
도 12는 MSQ막 및 TEOS막의 연마 속도 및 연마 선택비의 계면 활성제 의존을 나타내는 도면.
도 13은 TEOS막의 연마 속도의 양이온성 계면 활성제의 소수부 분자량 의존을 나타내는 도면.
도 14a 및 도 14b는 본 발명의 제2 실시 형태의 반도체 장치의 제조 방법의 개념도.
도 15는 양이온성 계면 활성제와 비이온성 계면 활성제를 병용했을 때의 박막화 TEOS막의 잔여 막 두께를 나타내는 도면.
도 16은 양이온성 계면 활성제와 비이온성 계면 활성제를 병용했을 때의 TEOS막과 MSQ막의 CMP 연마 속도와 연마 선택비를 나타내는 도면.
<도면의 주요 부분에 대한 부호의 설명>
1, 101 : 기판
2, 102 : 알루미늄 배선(배선 패턴)
3, 103 : SiO2
4, 104 : SOG막
5, 105 : 산화세륨
6a, 6b : 양이온성 계면 활성제
7, 107 : 연마 패드
10 : 패시베이션막
11 : 금속 배선
12 : 전극 패드
108a, 108b : 음이온성 계면 활성제
본 발명은 반도체 장치의 제조 방법에 관한 것이다. 보다 상세히는, 본 발명은 반도체 장치를 제조할 때의 평탄화 공정에서의 연마 방법에 관한 것이다.
현재, 다층 배선 프로세스에서는, 기판 상에 배선 패턴을 형성한 후에 절연막을 형성하고 그 표면을 화학적 기계적 연마(이하, 적절히 「CMP」라고 함)법에 의해 평탄화하는 공정이 많이 이용되고 있다.
도 1a를 이용하여 다층 배선 프로세스의 개략을 설명한다. 우선, 기판(1O1) 상에 형성된 배선 패턴(102) 상에, 배선 패턴(102)의 보호·접착층으로서의 SiO2막(1O3)을 형성한다. 얻어진 SiO2막(1O3) 상에 스핀 온 글래스(SOG)막(104)을 도포·매립한다. 그 후, 얻어진 SOG막(104)을, SiO2막(103)과의 연마 선택비를 취할 수 있는 조건 하에서 CMP함으로써, 평탄화가 행하여지고 있다.
또한, 다른 양상으로는, 도 2a에 도시한 바와 같이, 배선 패턴(102)이 형성 된 기판 상에, 배선 패턴(102)의 보호·접착층로서의 SiO2막(103)을 형성하고, 얻어진 SiO2막(103)을 CMP함으로써, 평탄화가 행하여지고 있다.
이들 절연막(103, 104)의 CMP에는, 실리카 혹은 산화세륨을 연마 입자로 하는 슬러리와, 이들에 음이온성 혹은 비이온성 계면 활성제를 더 첨가한 슬러리를 이용하는 것이 제안되어 있다 (예를 들면, 특허 문헌 1, 2, 3 참조).
그러나, 종래 기술에는 이하에 예로 드는 바와 같이 개선하여야 할 과제가 남아있다.
도 1b 및 도 1c에 도시한 바와 같이, 예를 들면 산화세륨(105) 및 음이온성 계면 활성제(108)를 함유하는 슬러리를 이용하여, 연마 패드(107)와 기판(101)을 상대적으로 운동시켜 CMP를 행하는 경우, SiO2막(103)에 대한 SOG막(104)의 연마 선택비가 낮기 때문에, SiO2막(1O3)이 제거되어, 배선 패턴을 손상시키는 경향이 있었다.
특히, 배선의 미세화에 수반하여, 상기 SiO2막(1O3)의 막 두께는 박막화되는 경향이 있어, 그 박막화 SiO2막(103)이 제거되지 않도록 SOG막(104)을 연마하는 것은 상당히 곤란하였다.
또한, 도 2b에 도시한 바와 같이, 종래의 산화세륨(105) 및 음이온성 계면 활성제(108)를 함유하는 슬러리를 이용하면, 연마 입자가 절연막 표면에 잔류하기 쉬웠다.
[특허 문헌 1] 일본특허공개 평11-181403호 공보
[특허 문헌 2] 일본특허공개 평11-320418호 공보
[특허 문헌 3] 일본특허 제3278532호
이상으로부터, 본 발명은 SiO2막에 대하여 SOG막을 선택하여 연마할 수 있는 반도체 장치의 제조 방법을 제공하는 것을 목적으로 한다. 또한, 연마 입자가 절연막 표면 상에 잔류하기 어려운 반도체 장치의 제조 방법을 제공하는 것을 목적으로 한다.
본 발명의 제1 특징은, 배선 패턴이 형성된 기판 상에 SiO2막을 퇴적시키는 공정과, SiO2막 상에 SOG막을 도포하는 공정과, 산화세륨 및 양이온성 계면 활성제를 포함하는 슬러리를 이용하여 상기 SOG막을 연마하는 공정을 포함하는 반도체 장치의 제조 방법인 것을 요지로 한다.
또한, 본 발명의 제2 특징은, 배선 패턴이 형성된 기판 상에 SiO2막을 퇴적하는 공정과, 산화세륨 및 소수부가 질량 평균 분자량 500 이상의 올리고머 혹은 폴리머인 양이온성 계면 활성제를 포함하는 슬러리를 이용하여 화학적 기계적 연마법에 의해 상기 SiO2막을 연마하는 공정을 포함하는 반도체 장치의 제조 방법인 것을 요지로 한다.
이하, 도면을 참조하여 본 발명의 실시 형태를 설명한다. 또한, 제1 실시 형태에서 설명한 것과 마찬가지의 부재에 대해서는 마찬가지의 부호를 부여하고 설명을 생략한다. 본 발명이 이하의 실시 형태에 한정되지 않는 것은 물론이다.
(제1 실시 형태)
(퇴적 공정)
도 3a에 도시한 바와 같이, 배선 패턴(2)이 형성된 웨이퍼 기판(1) 상에 SiO2막(3)을 퇴적시킨다. 「SiO2막(3)」이란, 배선 패턴(2) 표면을 포함하는 부분에 퇴적되는 실리콘 산화막을 말한다. SiO2막(3)으로서는, 배선 패턴(2)을 양호하게 절연할 수 있으며 또한 후술하는 SOG막(4)과의 연마 선택비가 양호한 것 즉, SOG막(4)보다 연마 속도가 느린 것이면 특별히 제한되지 않는다. SiO2막(3)으로서는, 예를 들면 테트라에톡시실란(TEOS)막, SiH4계 산화막을 이용할 수 있다. 그 중에서도, TEOS막을 이용하는 것이 바람직하다. TEOS막을 선택한 이유는, 스텝 커버리지성이 양호하고, 또한 후에 도 7을 이용하여 설명하는 바와 같이 산화세륨과 계면 활성제를 포함하는 슬러리를 이용하여 CMP할 때에, SiO2막(3)과, MSQ막과 같은 SOG막(4)을 양호한 연마 선택비로 연마할 수 있기 때문이다.
SiO2막(3)의 형성 방법으로서는, 특별히 제한되지 않지만, 예를 들면 테트라에톡시실란(TEOS)과 O2를 이용한 플라즈마 CVD법, 테트라에톡시실란(TEOS)과 O3를 이용한 상압 CVD법, SiH4와 O2를 이용한 열 CVD법을 들 수 있다. 매립 능력이 높아 적용 범위가 넓다는 점에서는 플라즈마 CVD법을 이용하는 것이 바람직하고, 스텝 커버리지가 양호하다는 점에서는 상압 CVD법 혹은 열 CVD법을 이용하는 것이 바람직하다. 그 중에서도, 얻어지는 절연막의 매립 특성의 관점에서는 플라즈마 CVD법을 이용하는 것이 바람직하다.
(도포 공정)
도 3b에 도시한 바와 같이, SiO2막(3)이 형성된 기판 상에 SOG막(4)을 도포한다. 「SOG막(4)」이란, SiO2막(3) 상에 유기계 도포 재료 또는 무기계 도포 재료에 의해 형성되는 막을 말한다. 즉, SiO2막(3)과 SOG막(4)은 구별되는 것이다. SOG막(4)으로서는, 배선 지연을 방지하여 신호의 고속화를 도모하는 관점에서는 저유전율(Low-k) 재료를 이용하는 것이 바람직하다. 구체적으로는, 실로키산 골격을 갖는 재료, 예를 들면 메틸실세스큐옥산(MSQ) 및 다공성 MSQ 등의 유기계 도포 재료, 수소화실세스큐옥산(HSQ) 및 다공성 HSQ 등의 무기계 도포 재료를 이용할 수 있다. 또한, 유기 수지를 주성분으로 하는 재료, 예를 들면 폴리아릴렌에테르, 폴리벤조옥사졸, 폴리벤조시클로부텐 등을 이용할 수 있다. 이들은 이하에 표기되는 상품명으로 시판품으로서 입수 가능하다. 예를 들면, OCD T-9(도쿄오카공업 제조, 비유전률=2.7, 내열 온도=600℃), LKD-T200(JSR 제조, 비유전률=2.7∼2.5, 내열 온도=450℃), HOSP(하니웰 일렉트릭 머티리얼사 제조, 비유전률=2.5, 내열 온도=550℃), HSG-RZ25(히타치화성공업 제조, 비유전률=2.5, 내열 온도=650℃), OCL T-31(도쿄오카공업 제조, 비유전률=2.3, 내열 온도=500℃), 또는 LKD-T400(JSR 제조, 비 유전률=2.2∼2, 내열 온도=450℃) 등을 들 수 있다.
다공성 MSQ계 재료로서는, 예를 들면 HSG-6211X(히타치화성공업 제조, 비유전률=2.4, 내열 온도=650℃), ALCAP-S(아사히화성공업 제조, 비유전률=2.3∼1.8, 내열 온도=450℃), OCL T-77(도쿄오카공업 제조, 비유전률=2.2∼1.9, 내열 온도=600℃), HSG-6210X(히타치화성공업 제조, 비유전률=2.1, 내열 온도=650℃), 또는 silica aerogel(고베제강소 제조, 비유전률=1.4∼1.1) 등을 들 수 있다. 다공성 유기계 재료로서는, 예를 들면 Poly ELK(에어프로 스탠다드 케미컬사 제조, 비유전률=2 이하, 내열 온도=490℃) 등을 들 수 있다. 도포 방법으로서는, 특별히 제한되지 않고 종래의 공지된 방법을 이용할 수 있고, 예를 들면 스핀 도포법을 이용할 수 있다.
(연마 공정)
도 3c에 도시한 바와 같이, 산화세륨 및 양이온성 계면 활성제를 함유하는 슬러리를 이용하여 화학적 기계적 연마(CMP)법에 의해, SiO2막(3)과 SOG막(4)의 표면이 같은 높이 면으로 될 때까지 SOG막(4)을 CMP한다. 이 때의 CMP는, 슬러리를 연마 패드 상에 공급하면서, 기판으로서의 웨이퍼와 연마 패드를 상대적으로 운동시킴으로써, 행한다. 산화세륨과 양이온성 계면 활성제를 함유하는 슬러리를 이용하여 CMP함으로써, SiO2막(3)에 대하여 SOG막(4)을 선택적으로 연마할 수 있다.
SOG막(4)을 선택적으로 연마할 수 있는 이유는 특히 분명하지 않지만, 도 4a∼도 4c 및 도 1a∼도 1c에 도시하는 공정 개념도를 이용하여 이하와 같이 설명할 수 있다. 도 4c 및 도 1c의 기판 단면의 일부 확대도에 나타낸 바와 같이, TEOS막 등의 SiO2막(3, 103)은 친수성이기 때문에, 그 표면은 마이너스로 대전되어 있는 것으로 생각된다. 도 1b 및 도 1c에 도시한 바와 같이, 슬러리 내에 음이온성 계면 활성제(108)가 포함되는 경우에는, 그 친수부(108a) 및 소수부(108b) 중 친수부(108a)는 마이너스로 대전되어 있기 때문에 SiO2막(1O3)과의 전기적 상호 작용이 약하다. 그 때문에, 음이온성 계면 활성제(1O8)는 SiO2막(103)에 흡착되지 않는다.
이에 대하여, 도 4b 및 도 4c에 도시한 바와 같이, 슬러리 내에 양이온성 계면 활성제(6)가 포함되는 경우에는, 그 친수부(6a) 및 소수부(6b) 중 친수부(6a)가 플러스로 대전되어 있기 때문에 마이너스로 대전되어 있는 SiO2막(3)과의 전기적 상호 작용이 강하다. 그 때문에, SiO2막(3) 표면에 양이온성 계면 활성제(6)의 막이 형성되어 표면이 플러스로 대전된다. 그 결과, 플러스로 대전된 산화세륨(5)은 SiO2막(3) 표면에 근접하기가 어렵게 되어, SiO2막(3)의 연마 속도가 효과적으로 억제되는 것으로 추측된다.
한편, SOG막(4)과 양이온성 계면 활성제(6)의 상호 작용에 있어서는, SOG막(4)은 소수성이기 때문에 계면 활성제(6)의 친수부(6a)와의 상호 작용은 없다. 그 때문에, SOG막(4)은 계면 활성제(6)의 소수부(6b)와 상호 작용하고, 종래의 공지된 메커니즘에 의해 평탄화가 진행된다고 생각된다. 그 결과, 연마 공정에서 SiO2막(3)에 대하여 SOG막(4)이 선택적으로 연마되는 것이라고 생각된다.
이와 같이, 산화세륨 및 적어도 1 종류 이상의 양이온성 계면 활성제를 함유하는 슬러리를 이용한 화학적 기계적 연마법에 의한 평탄화 공정을 설정함으로써, SiO2막(3) 및 SOG막(4)을 연마 선택비 5 이상으로 선택적으로 연마할 수 있다고 하는 작용 효과가 얻어진다. 그 중에서도, SiO2막(3)으로서 TEOS막을 이용하고, SOG막(4)으로서 MSQ막을 이용한 때의 연마 선택비는 최저이더라도 4.5, 바람직하게는 10 이상이다.
연마액(슬러리) 내에 포함되는 양이온성 계면 활성제로서는, 조염(造鹽)할 수 있는 제1∼3급 아민을 함유하는 단순한 아민염, 이들의 변성 염류, 제4급 암모늄염, 포스포늄이나 술폰늄염 등의 오늄 화합물, 피리디늄염, 퀴놀륨염, 이미다졸륨염 등의 환상질소화합물, 이환상화합물 등을 사용할 수 있다. 구체적으로는, 알킬아민아세테이트, 세틸트리메틸암모늄클로라이드(염화세틸트리메틸암모늄 : CTAC), 염화라우릴트리메틸아모늄, 브롬화세틸트리메틸암모늄(CTAB), 브롬화염화세틸피리디늄, 염화도데실피리디늄, 염화알킬나프탈렌피리디늄 등을 이용할 수 있다.
또한, TEOS막에의 흡착이 강하여 TEOS막의 연마 속도의 억제 효과가 현저하다는 점에서, 제4급 암모늄염을 갖는 계면 활성제를 바람직하게 이용할 수 있다. 제4급 암모늄염으로서는, 구체적으로는 화학식 1 :
Figure 112004041368369-pat00002
(식 중, R1, R2, R3 및 R4는 각각 독립적으로 유기 잔기이고, X-는 산기이며, n은 1∼3의 정수임)
로 나타내어지는 제4급 암모늄 화합물을 들 수 있다.
상술한 잔기로 구성되는 양이온으로는, 예를 들어 R1, R2 및 R3는 메틸기에서 R4는 에탄올기의 [(CH3)3NCH2CH2OH]+를, R1, R2 및 R3는 메틸기에서 R4는 -CH2CH2 OOCCH3의 [(CH3)3NCH2CH2OOCCH3]+ 등을 들 수 있으며, 바람직하게는 [(CH3)3NCH2CH2OH]+이다.
또한, 식 중, X-는 산기이다. 산기로서는, 불소 이온, 염소 이온, 브롬 이온, 요오드 이온 등의 할로겐 원자 이온, 수산화물 이온, 황산 이온, 인산 이온, 질산 이온, 탄산 이온, 붕산 이온, 주석산 이온, 시트르산 이온, 아스코르빈산 이온, 글루콘산 이온 등을 들 수 있다. 그 중에서도, 할로겐 원자 이온, 수산화물 이온, 탄산 이온이 바람직하고, 염소 이온이 특히 바람직하다.
또한, 화학식 1에서 n은 1∼3이고, 일반적으로는 n이 1인 제4급 암모늄 화합물이다. 이러한 화학식 1에 나타나는 제4급 암모늄 화합물로서는, R1, R2 및 R3 는 메틸기에서 R4는 에탄올기의 [(CH3)3NCH2CH2OH] +를 갖는 콜린 화합물이 바람직하다. 왜냐하면, 콜린 화합물이 해리하여 생기는 콜린 양이온은, SiO2막 표면에 존재하는 음전하 영역과 결합하기 쉽기 때문이다. 이러한 콜린 화합물로서, 구체적으로는, 염화콜린([(CH3)3NCH2CH2OH]Cl), 요오드화콜린([(CH3 )3NCH2CH2OH]I) 또는 브롬화콜린([(CH3)3NCH2CH2OH]Br) 등의 할로겐화콜린화합물이, SiO2 막과 SOG막의 연마 선택비가 높게 된다는 점에서 바람직하고, 특히 염화콜린이 보다 연마 선택비를 높일 수 있다는 점에서 바람직하다.
양이온성 계면 활성제로서는, 또한 구체적으로는 이하의 것을 들 수 있다. 탄소 원자 수 6∼18의 알킬 길이를 갖는 알킬트리메틸암모늄헬라이드, 예를 들면 헥사데실트리메틸암모늄브로미드; 탄소 원자 수 6∼18의 알킬 길이를 갖는 피리디늄-알킬헬라이드, 예를 들면 세틸피리디늄클로라이드; 및 탄소 원자 수 6∼18의 알킬 길이를 갖는 알킬-암모늄에스테르, 예를 들면 도데실암모늄아세테이트를 들 수 있다. 이들은 단독으로 이용하여도, 이들의 혼합물로서 이용하여도 상관없다. 그 중에서도, 양이온성 계면 활성제로서는, 도데실트리메틸암모늄브로미드, 도데실피리디늄클로라이드, 테트라데실트리메틸암모늄클로라이드, 테트라데실피리디늄브로미드, 헥사데실트리메틸암모늄클로라이드, 세틸피리디늄클로라이드를 이용하는 것이 바람직하다.
이상 설명한 양이온성 계면 활성제에 있어서, 그 소수부 내의 알킬 사슬은 직선형 사슬이더라도, 분기되어 있더라도 상관없다. 소수부의 사슬 길이가 길어질수록 SiO2막(3)에 대한 SOG막(4)의 연마 선택비가 향상되는 경향이 있다. 그 때문에, 연마 선택비를 향상시키는 관점에서는, 소수부의 사슬 길이가 길고, 그 질량 평균 분자량이 큰 양이온성 계면 활성제를 이용하는 것이 바람직하다. 또한, 소수 부 내에 벤젠 고리가 포함되면, 연마 속도의 선택성이 저하되는 경향이 있다. 그 때문에, 소수부 내에 벤젠 고리가 포함되지 않은 계면 활성제를 이용하는 것이 바람직하다. 벤젠 고리를 포함하지 않는 계면 활성제로서는, 예를 들면 염화세틸트리메틸암모늄, 염화라우릴트리메틸암모늄, 브롬화세틸트리메틸암모늄, 브롬화염화세틸피리디늄, 염화도데실피리디늄, 디아릴디메틸암모늄클로라이드, 폴리에틸렌이민을 들 수 있다.
연마 입자로서는 산화세륨이 이용된다. 연마 입자로서 산화세륨을 선택한 이유는, 양호한 연마 속도를 갖고, 또한 SiO2막(3)과 SOG막(4)의 연마 선택성이 우수하기 때문이다. 즉, 후에 도 7을 이용하여 설명하는 바와 같이, 양호한 MSQ막의 연마 속도를 갖기 때문이다. 또한, 산화세륨과 양이온성 계면 활성제를 병용했을 때의 TEOS막과 MSQ막의 연마 선택비가 다른 연마 입자를 이용한 경우보다 매우 우수하기 때문이다. 또한, 도 7 중, 횡축에는 연마 입자(Al2O3, SiO2, TiO2, CeO2 + 계면 활성제), 종축에는 CMP 속도와 연마 선택비가 도시되어 있다. 도면 중, 계면 활성제로서는 세틸트리메틸암모늄클로라이드를 사용하고 있다.
산화세륨의 입자 사이즈는, 연마 입자로서의 기능을 하는 것이면 특별히 제한되지 않지만, 바람직하게는 1차 입자경이 1O㎚∼1OO㎚, 보다 바람직하게는 20㎚∼50㎚이다. 여기서 말하는 「입자 사이즈」란, 입자의 평균 직경 또는 입자가 실질적으로 구형이 아닌 경우에는 입자의 최대 치수의 값을 말한다.
연마 입자는, 전체 슬러리 질량에 대하여 O.1 질량%∼10 질량%의 범위에서 이용되는 것이 바람직하다. 0.1 질량% 미만이면, MSQ 연마 속도가 지나치게 저하되는 경향이 있고, 10 질량%를 넘으면, TEOS 연마 속도를 억제할 수 없는 경향이 있기 때문이다. 또한, 연마 입자로서는 산화세륨을 이용함으로써 충분히 CMP의 효과가 얻어지지만, 산화세륨과 그 밖의 종래의 공지된 연마 입자를 병용해도 상관없다.
CMP에 이용되는 슬러리의 pH값은, 최대로 8로 되도록 조정하는 것이 바람직하다. pH값이 8을 넘으면, Si(OH)4가 형성되어, SiO2막의 연마 속도가 억제될 수 없게 되는 경향이 있기 때문이다. 또한, pH값이 3 미만이면, SOG막의 연마 속도가 저하되는 경향이 있다. 따라서, 슬러리의 pH값은 3 이상 8 이하로 조정하는 것이 보다 바람직하다. 슬러리의 pH값은 4 이상 7 이하로 조정하는 것이 더 바람직하다. 연마 선택비가 향상되기 때문이다.
pH의 조정은 상술한 제4급 암모늄염을 가함으로써도 행할 수 있지만, pH 조정제를 가하더라도 상관없다. pH 조정제로서는, 염기와 산 중 어느 하나를 포함하는 것으로, 연마 입자의 응집을 일으키지 않는 것이면 특별히 제한되지 않고 사용할 수 있다. 염기로서, 구체적으로는, 상술한 제4급 암모늄염 외에 수산화칼륨, 수산화암모늄, 암모니아수용액, 에탄올아민 등을 들 수 있다. 그 중에서도, 암모니아수용액이, 연마 선택비가 향상된다는 점에서 바람직하다. 또한, 산으로서, 구체적으로는, 염산, 황산, 인산 및 질산을 들 수 있다. 그 중에서도, 질산이, 연마 선택비가 향상된다는 점에서 바람직하다. 또한, 적절한 염기 및 산과, 이들의 적 절량은, 당업자의 기술 상식에 의해 분명하게 될 것이다.
CMP에 이용되는 슬러리 내의 양이온성 계면 활성제의 농도는 0.01 질량% 이상 10 질량% 이하로 하는 것이 바람직하다. 이것은, O.01 질량% 미만의 농도에서는 SiO2막에 흡착·보호하는 데 불충분하여, SiO2막의 연마 속도를 억제하기 어렵기 때문이다. 또한, 10 질량%를 넘으면, 슬러리의 점성이 높게 되어, 슬러리 공급 등, 취급이 어렵게 되기 때문이다. 슬러리 내의 양이온성 계면 활성제의 농도는 0.01 질량% 이상 5 질량% 이하로 하면 보다 적절하다.
슬러리를 연마 패드 상에 공급하면서 웨이퍼와 연마 패드를 상대적으로 운동시켜 CMP할 때의 연마 조건은 이하와 같이 설정하는 것이 바람직하다.
연마 패드의 압축 탄성율은 10O MPa 이상 6OO MPa 이하로 하는 것이 바람직하다. 1OO MPa 미만이면, 탄성 변형이 커서 평탄성의 확보가 곤란하게 된다. 또한, 600 MPa를 넘으면, 기판에 스크래치가 발생하기 쉽게 되기 때문이다.
웨이퍼의 상대 속도는 0.5 m/sec 이상 2.5 m/sec 이하로 하는 것이 바람직하다. 0.5 m/sec 미만인 경우에는, SOG막의 충분한 연마 속도가 얻어지지 않기 때문이다. 또한, 2.5 m/sec을 넘으면, 웨이퍼가 이탈할 위험성이 커지기 때문이다.
CMP 공정에서의 톱링 하중은, 200 gf/㎠ 이상 700 gf/㎠ 이하인 것이 바람직하다. 20O gf/㎠ 미만에서는 SOG막의 충분한 연마 속도가 얻어지지 않음과 동시에 평탄화가 곤란하게 되기 때문이다. 또한, 700 gf/㎠를 넘으면, SiO2막의 연마 속도를 억제할 수 없고, 더구나 동시에 스크래치가 증대하기 때문이다.
연마 장치로서는, 기판을 지지하는 홀더와 연마 패드가 장착되는 연마 테이블을 갖는 종래의 공지된 연마 장치를 이용할 수 있다.
(반도체 장치)
도 5에 도시한 바와 같이, 반도체 장치는, 기판(1) 상에 형성된 스택 게이트 구조의 메모리 S와, 메모리 S 상에 형성되고 배선 패턴(2)이 매립된 층간 절연막(13)과, SiO2막(3)이나 SOG막(4)에 의해 절연된 배선 패턴(2)을 구비하는 최종 배선층과, 최종 배선층 상에 형성된 보호막으로서의 패시베이션막(10)을 갖고, 비아홀에 형성된 금속 배선(11)을 통해 전극 패드(12)에 접속되어 있다. 또한, 도 5는 메모리의 주변 회로 부분을 도시하고 있고, 주변 회로 부분의 트랜지스터가 도시되도록, 부유 게이트와 컨트롤 게이트 사이의 절연막이 일부 제거되어 단락된 구조를 구비하고 있다.
이러한 다층 배선 구조를 구비하는 반도체 장치는, 원하는 배선 공정 후, 패시베이션막 형성 공정 직전에, 제1 실시 형태에서 설명한 공정을 실시함으로써 제조된다.
SOG막(4)으로서 MSQ막이 널리 사용되고 있지만, MSQ막은 흡수성을 갖는다. 그 때문에, 배선 패턴 상에 MSQ막을 개재시켜 최종층에 패시베이션막(10)을 형성하면, MSQ막이 패시베이션막(10)을 통해 수분을 흡수하여 배선 패턴(2)의 부식을 야기할 것이 우려된다. 그래서, 배선 패턴(2)의 부식을 방지하는 관점에서, 패시베이션막(10)에 가장 근접하는 최상층의 배선 패턴 상에 흡수 특성을 나타내지 않는 절연막으로서 SiO2막(3)이 형성된다.
본 발명의 제1 실시 형태의 제조 방법에 따르면, 예를 들면 SiO2막으로서 TEOS막을 이용하여 SOG막으로서 MSQ막을 이용한 경우, 연마 선택비가 5 이상, 바람직하게는 1O 이상의 높은 연마 선택비로 연마할 수 있다. 그 때문에, TEOS막 상에 MSQ막을 남기지 않고, 또한 TEOS막을 손상시키지 않고 MSQ막을 연마할 수 있다.
이와 같이, 본 발명의 제1 실시 형태의 제조 방법에 따르면, 산화세륨 및 적어도 1 종류 이상의 양이온성 계면 활성제를 함유하는 슬러리를 이용하여 화학적 기계적 연마법에 의해 연마·평탄화하는 공정을 설정함으로써, SiO2막 및 SOG막을 양호한 연마 선택비로 연마할 수 있다. 즉, 연마 선택비가 향상됨으로써, 반도체 장치의 절연성의 향상을 통하여 신뢰성의 향상이 도모된다. 그 때문에, 본 발명의 제1 실시 형태의 제조 방법에 따르면, 매우 높은 신뢰성이 요구되는 반도체 장치, 예를 들면 메모리, 고속 로직 LSI, 시스템 LSI, 메모리·로직 혼재 LSI 등의 반도체 장치를 바람직하게 제조할 수 있다.
(제2 실시 형태)
막 두께 15O㎚ 이하의 SiO2막에서는, 상술한 제1 실시 형태에 따른 연마 방법으로는, CMP 후에 양호한 SiO2막을 남기는 것은 곤란하다. 특히, 배선 패턴이 고립되어 형성되는 경우에는 SiO2막을 남기는 것은 어렵다.
이는, 도 14a 및 도 14b를 이용하여 이하와 같이 설명할 수 있다. 배선 패 턴(2) 상에 배치된 SiO2막(3)은 친수성이므로, 배선 패턴(2)이 밀하게 배치된 부분에서는 계면 활성제가 SiO2막(3) 상에 젖어 퍼진다. 그리고, SiO2막(3)에 양이온성 계면 활성제(6)가 흡착됨으로써 SiO2막(3)의 연마가 방지된다. 한편, 배선 패턴(2)이 고립되어 배치된 부분에서는, 소수성의 SOG막(4)의 영향으로 계면 활성제가 쉽게 젖어 퍼지지 않게 된다. 그 때문에, SiO2막(3)에 계면 활성제가 흡착되기가 어렵게 되어, SiO2막(3)을 충분히 보호할 수 없게 됨으로써, SiO2막(3)이 연마되는 것이라고 생각된다. 또한, 상술한 이유에 의해, 고립 패턴 상의 SiO2막(3)은 제거되기 쉬워서, SiO2막(3)의 막 두께가 2OO㎚ 이상이더라도 오버폴리시에 대한 프로세스 마진이 좁다.
이 경우, SOG막(4)에 대한 접촉각이 60도 미만으로 되는 제2 계면 활성제를 첨가함으로써, 계면 활성제의 습윤성을 향상시킨다. 즉, 도 14b에 도시한 바와 같이, 접촉각이 60도 미만으로 되는 제2 계면 활성제로서, 예를 들면 비이온성 계면 활성제(9)를 양이온성 계면 활성제(6)와 병용함으로써, 비이온성 계면 활성제(9)나 양이온성 계면 활성제(6)를 단독으로 이용하는 것보다, 양이온성 계면 활성제(6)는 충분히 젖어 퍼져서 고립 패턴 상의 SiO2막(3)에도 흡착되기 쉽게 된다. 그 결과, 연마 입자인 산화세륨(5)으로부터 유효하게 SiO2막(3)이 보호됨으로써, SiO2막(3)을 CMP 후에도 남기는 것이 가능하게 되어, 오버폴리시에 대한 프로세스 마진이 향상된다.
제2 계면 활성제의 SOG막(4)에 대한 접촉각은 60도 미만, 보다 바람직하게는 50도 이하이다. 60도 이상이면, 양이온성 계면 활성제(6)가 SOG막(4)에 흡착하기 어렵게 되어, SiO2막(3)의 보호가 되지 않게 되기 때문이다.
구체적으로, 계면 활성제로서는, 소수부의 질량 평균 분자량이 500인 올리고머로 이루어지는 양이온성 계면 활성제(카오사제 상품명 「KD-84」) 외에, 친수 소수 밸런스(HLB)값이 13인 아세틸렌디올계 비이온성 계면 활성제를 더 첨가한 것을 이용할 수 있다. 제2 계면 활성제로서는, 상기 아세틸렌디올계 계면 활성제 외에, 실리콘계 계면 활성제, 기타 SOG막을 친수화할 수 있는 소수부의 소수성이 강한 계면 활성제를 채용할 수 있다. 제2 계면 활성제의 바람직한 농도는 슬러리 중 0.01 질량% 이상 10 질량% 이하이다. 이는, 0.01 질량% 미만이면, 첨가량이 불충분하여 SOG막을 충분히 친수화할 수 없기 때문이고, 10 질량%를 넘으면, SOC막에의 흡착량이 지나치게 많아, 연마 속도가 현저히 저하되기 때문이다. 연마 조건은 상술한 제1 실시 형태와 마찬가지이다.
(제3 실시 형태)
(퇴적 공정)
우선, 도 6a에 도시한 바와 같이, 배선 패턴(2)이 형성된 기판(1) 상에 SiO2막(3)을 퇴적시킨다.
SiO2막(3)으로서는 제1 실시 형태에서 설명했던 바와 같은 막을 이용할 수 있지만, 스텝 커버리지성이 양호한 관점에서, 예를 들면 TEOS막이 이용된다. 또한, 퇴적 방법으로서는, 제1 실시 형태에서 설명했던 바와 같은 CVD법 등을 들 수 있다.
(연마 공정)
다음으로, 도 6b에 도시한 바와 같이, 산화세륨 및 소수부의 질량 평균 분자량 500 이상의 올리고머 혹은 폴리머인 양이온성 계면 활성제를 포함하는 슬러리를 이용하여, SiO2막(3)의 요철부를 화학적 기계적 연마법에 의해 연마한다.
이와 같이, 산화세륨과 소정의 양이온성 계면 활성제를 함유하는 슬러리를 이용하여 CMP함으로써, 연마 입자의 절연막 표면에의 잔류가 억제된다. 그 원리는 본 발명의 제1 실시 형태에서 설명한 바와 같이 절연막 상에 양이온성 계면 활성제의 막이 형성된 것에 기인하는 것이라고 생각된다. 즉, 도 4c에 도시한 바와 같이, 이러한 산화세륨(5)과 양이온성 계면 활성제(6)를 포함하는 슬러리를 이용하여 화학적 기계적 연마법에 의해 연마함으로써, 연마 입자의 SiO2막 표면에의 잔류를 억제하면서, SiO2막(3)을 연마할 수 있다고 하는 작용 효과가 얻어진다. 연마 입자로서 산화세륨(5)을 선택한 이유는, 상업상 요구되는 연마 속도를 유지하면서, 연마 입자를 잔류시키지 않고 SiO2막(3)을 연마할 수 있기 때문이다.
계면 활성제로서 올리고머 혹은 폴리머인 양이온성 계면 활성제를 선택한 이유는, 후에 도 8을 이용하여 설명하는 바와 같이, 낮은 계면 활성제 농도이더라도 적절한 TEOS막의 CMP 속도가 얻어지기 때문이다. 또한, 계면 활성제의 소수부의 질량 평균 분자량을 500 이상으로 한정한 이유는, 상술한 분자량의 범위 내이면, 후에 도 13을 이용하여 설명하는 바와 같이 SiO2막으로서의 TEOS막의 연마 속도를 제어하기 쉽기 때문이다.
연마 조건으로서는, 상술한 제1 실시 형태에서 설명한 바와 마찬가지의 조건 하에서 연마할 수 있다.
그런데, SiO2막의 평탄화 공정에서, 종래의 산화세륨 및 음이온성 계면 활성제를 함유하는 슬러리를 이용하여 CMP할 때, 연마 입자가 절연막 표면에 잔류하기 쉽다는 문제가 있었다. 이는, 피 연마막인 SiO2막의 전위(마이너스)와 산화세륨의 전위(플러스)가 역 전위이기 때문에, 양자가 흡착하기 쉽기 때문이라고 생각된다. 이에 대하여, 제3 실시 형태에서는, 종래의 음이온성 계면 활성제, 비이온성 계면 활성제에 대신에 양이온성 계면 활성제를 이용함으로써, 계면 활성제가 SiO2막에 흡착되거나, 혹은 그 위에 미셀을 더 형성한다. 그 때문에, SiO2막 표면이 플러스로 대전되기 때문에, 산화세륨의 기판에의 잔류를 방지하는 것이 가능하게 된다. 즉, 본 발명의 제3 실시 형태의 제조 방법에 따르면, 연마 입자를 절연막 표면 상에 현저히 잔류시키지 않고 절연막을 연마할 수 있다.
이하에, 본 발명의 실시예를 구체적으로 기술하지만, 본 발명이 이하의 실시예에 한정되는 것이 아닌 것은 물론이다 :
[실시예 1]
시험용 기판을 이하와 같이 하여 조제하였다. 기판 상에 형성된 소자 상에 절연막을 개재하고, 폭 350㎚, 두께 830㎚의 알루미늄 배선을 350㎚ 피치 간격으로 드라이 에칭법에 의해 형성하였다. 그 후, 알루미늄 배선 표면의 보호·접착층으로서 플라즈마 CVD법에 의해 두께 150㎚의 P-TEOS막을 형성하였다. 얻어진 P-TEOS막 상에, MSQ계 재료로서 JSR사 제조의 상품명 LKD27을 스핀 도포법에 의해 두께 940㎚로 도포한 후, 400℃에서 20분간 경화를 행하여 MSQ막을 형성하였다.
그 후, CMP에 의해 도포막의 평탄화를 행하였다. CMP는, CMP 장치로서, 에바라제작소 제조의 상품명 EPO-222를 이용하여, 하중 50O gf/㎠, 백사이드 압력 450 gf/㎠, 톱링 회전 수 107rpm, 테이블 회전 수 100rpm, 연마 시간 80초의 조건 하에서 행하였다. 즉, 연마 패드에 대한 웨이퍼의 상대 속도는 1.9 m/sec이었다. 연마 패드로서는, 압축 탄성율이 1OO MPa∼6OO MPa의 범위 내인 경질 연마 패드로서 로델사 제조의 상품명 IC1000을 이용하였다.
슬러리로서는, 연마 입자로서 흄드법으로 제작한 1차 입자경 35㎚, 2차 입자경 250㎚의 산화세륨 입자(JSR사 제조의 상품명 「CMS4301」)를 전체 슬러리 질량에 대하여 0.45 질량%의 농도로 되도록 용매로서의 순수에 배합하고, 또한 양이온성 계면 활성제로서 제4급 암모늄염이며 소수부의 질량 평균 분자량이 150인 세틸트리메틸암모늄클로라이드를 전체 슬러리 질량에 대하여 3 질량%의 농도로 배합한 것을 이용하였다. 슬러리의 pH값은 6.6이었다.
얻어진 기판의 표면을 주사형 전자 현미경(SEM)을 이용하여 표면 관찰한 바, TEOS막을 손상시키지 않고 MSQ막을 연마할 수 있는 것을 확인하였다.
[비교예 1]
음이온성 계면 활성제로서 폴리아크릴산을 3 질량% 정도 첨가한 슬러리를 이용한 것을 제외하고 실시예 1과 마찬가지로 CMP를 행한 후에 기판의 표면 관찰을 행하였다.
그 결과, TEOS막이 제거되어 알루미늄 배선이 표면에 노출되어 있는 것이 관찰되었다.
여기서, MSQ막의 CMP 속도는 70 ㎚/min 정도 얻을 수 있고, 100초 정도에서 평탄화 가능한 것에 대하여, TEOS막의 CMP 속도는 20∼30㎚/min 정도이다. 그 때문에, 연마 속도를 충분히 억제할 수 없던 것에 기인하여 알루미늄 배선이 표면에 노출된 것이라고 생각된다. 또한, 오버폴리시를 30초 정도 행한 경우, TEOS막이 더욱 제거되어, 알루미늄 배선이 더욱 표면에 노출되는 것을 확인하였다.
이상, 실시예 1과 비교예 1의 실험 결과로부터, 실시예 1의 방법에 따르면, 연마 선택비가 향상됨으로써, 최종적으로 반도체 장치의 수율의 향상, 신뢰성 향상, 그 밖의 전기 특성의 향상을 달성할 수 있는 것을 확인하였다.
[실시예 2]
양이온성 계면 활성제로서, 소수부의 질량 평균 분자량이 500인 올리고머로 이루어지는 양이온성 계면 활성제(카오사 제조의 상품명 「KD-84」)를 이용한 것을 제외하고 실시예 1과 마찬가지의 조건에서 실시하였다.
실시예 1과 마찬가지의 조건에서 CMP를 행한 결과, 도포막의 연마 속도를 유지하면서, TEOS막의 연마 속도는 3 ㎚/min 이하로 억제할 수 있었다. MSQ막을 CMP 한 결과, 80초에서 MSQ막을 완전하게 제거할 수 있었다. 또한, 오버폴리시에 대한 마진도 충분하였다.
이러한 결과로부터, 소수부의 분자량이 큰 계면 활성제, 특히 소수부의 질량 평균 분자량이 500 이상인 계면 활성제를 이용하는 경우에는, 연마 선택비가 더욱 높아져 TEOS막의 연마 속도의 억제 효과가 커지는 것을 확인하였다.
또한, 소수부가 올리고머 혹은 폴리머로 이루어지는 계면 활성제 중에서도, 특히 친수기의 수가 많을수록 연마 선택성이 양호한 것을 확인하였다. 이는, 친수기의 수가 적으면, MSQ막과 TEOS막이 혼재한 경우에, 계면 활성제와 MSQ막의 소수기 결합에 의해, 실질적으로 TEOS막을 보호하기 어렵게 되기 때문이라고 생각된다.
[실시예 3]
연마 입자와 계면 활성제가 CMP 속도 및 연마 선택비에 미치는 영향을 평가하기 위해, 이하의 조건에서 CMP를 실시하였다.
기판 상에 형성된 소자 상에 절연막을 개재하여, 폭 350㎚, 두께 830㎚의 알루미늄 배선을 350㎚ 피치 간격으로 드라이 에칭법에 의해 형성하였다. 그 후, 알루미늄 배선 표면의 보호·접착층으로서 플라즈마 CVD법에 의해 두께 150㎚의 P-TEOS막을 형성하였다. 얻어진 P-TEOS막 상에, MSQ계 재료로서 JSR사 제조의 상품명 LKD27을 스핀 도포법에 의해 두께 940㎚로 도포한 후, 400℃에서 20분간 경화를 행하여 MSQ막을 형성하였다.
그 후, CMP에 의해 도포막의 평탄화를 행하였다. CMP는, CMP 장치로서, 에바라제작소사 제조의 상품명 EPO-222를 이용하여, 하중 50O gf/㎠, 백사이드 압력 45O gf/㎠, 톱링 회전 수 1O7rpm, 테이블 회전 수 100rpm, 연마 시간 80초의 조건 하에서 행하였다. 즉, 연마 패드에 대한 웨이퍼의 상대 속도는 1.9 m/sec이었다. 연마 패드는, 압축 탄성율이 1OO MPa∼6OO MPa의 범위 내인 경질 연마 패드로서, 로델사 제조의 상품명 IC1000을 이용하였다.
슬러리로서는, 도 7에 도시한 바와 같이, 연마 입자만을 용매로서의 순수에 배합한 슬러리와, 계면 활성제를 더 배합한 슬러리를 사용했다. 슬러리의 조제에 있어서, 연마 입자는 전체 슬러리 질량에 대하여 0.45 질량%의 농도로 되도록 조제하였다. 또한, Al2O3 입자로서는, 흄드법으로 제작한 1차 입자경 50㎚의 알루미나 입자를 이용하였다.
SiO2 입자로서는, 1차 입자경 35㎚의 콜로이드 실리카 입자를 이용하였다. TiO2 입자로서는, 흄드법으로 제작한 1차 입자경 20㎚의 티타니아 입자를 이용하였다. CeO2 입자로서는, 흄드법으로 제작한 1차 입자경 35㎚, 2차 입자경 250㎚의 산화세륨 입자(JSR사 제조의 상품명 「CMS4301」)를 이용하였다.
또한, 양이온성 계면 활성제로서는, 제4급 암모늄염이며 소수부의 질량 평균 분자량 150의 염화세틸트리메틸암모늄을 전체 슬러리 질량에 대하여 3 질량%의 농도로 배합하였다. 슬러리의 pH값은 각각 6.6이었다. 얻어진 결과를 도 7에 나타낸다.
도 7로부터, 산화세륨과 양이온성 계면 활성제를 이용하여 CMP함으로써, MSQ막을 50 ㎚/min 이상의 연마 속도에서 연마할 수 있음과 함께, 양호한 연마 선택비로 연마할 수 있는 것을 확인하였다. 한편, MSQ막을 연마할 때에는 상업적으로는 50 ㎚/min 이상의 연마 속도가 요구되는 바, 다른 연마제계에서는 이러한 요구를 만족시키는 것은 없었다.
[실시예 4]
계면 활성제와 계면 활성제 농도가 TEOS막의 CMP 속도에 미치는 영향을 평가하기 위해, 이하의 조건에서 CMP를 실시하였다. 기판 상에 형성된 소자 상에 절연막을 개재하여, 폭 350㎚, 두께 830㎚의 알루미늄 배선을 350㎚ 피치 간격으로 드라이 에칭법에 의해 형성하였다. 그 후, 알루미늄 배선 표면의 보호·접착층으로서 플라즈마 CVD법에 의해 두께 150㎚의 TEOS막을 형성하였다.
그 후, CMP에 의해 TEOS막의 평탄화를 행하였다. CMP는, CMP 장치로서, 에바라제작소사 제조의 상품명 EPO-222를 이용하여, 하중 50O gf/㎠, 백사이드 압력 450 gf/㎠, 톱링 회전 수 107rpm, 테이블 회전 수 100rpm, 연마 시간 80초의 조건 하에서 행하였다. 즉, 연마 패드에 대한 웨이퍼의 상대 속도는 1.9 m/sec이었다. 연마 패드로서는, 압축 탄성율이 1OO MPa∼6OO MPa의 범위 내인 경질 연마 패드로서, 로델사 제조의 상품명 IC1000을 이용하였다.
슬러리로서는, 흄드법으로 제작한 1차 입자경 35㎚, 2차 입자경 25O㎚의 산화세륨 입자(JSR사 제조의 상품명 「CMS4301」)를 전체 슬러리 질량에 대하여 0.45 질량%의 농도로 되도록 배합하고, 또한 계면 활성제로서 도 8에 도시된 음이온 폴리머(0.025 질량%, 0.1 질량%, 0.5 질량%, 1.0 질량%, 1.5 질량%, 3.0 질량%), 양이온 모노머(0.025 질량%, 0.1 질량%, 3.0 질량%), 양이온 올리고머(0.025 질량%, 0.05 질량%, 0.1 질량%, 1.0 질량%, 3.0 질량%), 양이온 폴리머(0.025 질량%, 0.1 질량%, 3.0 질량%)를, 전체 슬러리 질량에 대한 질량%가 상술한 괄호 내의 농도로 되도록 각각 배합한 것을 이용하였다. 슬러리의 pH값은 각각 6.6이었다. 얻어진 결과를 도 8에 도시한다.
도 8로부터, 계면 활성제로서 양이온 올리고머 또는 양이온 폴리머를 이용하여 CMP했을 때에, TEOS막의 연마 속도가 억제되는 것을 확인하였다.
즉, 종래의 음이온성 계면 활성제 혹은 소수부의 구조가 모노머로 이루어지는 양이온성 계면 활성제를 포함하는 슬러리를 이용하여 연마를 행한 경우, 저농도에서는 TEOS막의 연마 속도의 억제 효과가 작고, 적어도 3 질량% 이상의 고농도에서 첨가할 필요가 있는 것을 확인하였다. 또한, 소수부가 올리고머 혹은 폴리머로 이루어지는 양이온성 계면 활성제를 포함하는 슬러리를 이용하여 CMP를 행한 경우, 1 질량% 미만의 저농도에서도 1O ㎚/min 이하의 연마 속도로 억제 가능한 것을 확인하였다.
또한, 얻어진 각각의 기판의 표면을 주사형 전자 현미경(SEM)을 이용하여 표면 관찰한 바, 양이온 올리고머 또는 양이온 폴리머를 이용하여 CMP한 기판의 TEOS막 상에는 연마 입자는 잔류하지 않았지만, 그 밖의 기판의 TEOS막 표면에는 연마 입자가 잔류하고 있는 것을 확인하였다.
일반적으로 TEOS막을 CMP할 때에는, 고평탄성을 얻기 위해서, 사용 압력 하에서의 TEOS 연마 속도(즉, 오목부의 TEOS 연마 속도)는 가능한 한 낮은 것이 요구되고 있다. 또한, 계면 활성제가 고농도화되면, 슬러리의 점도가 높게 되어, 제어 성·보존 안정성이 저하되므로, 계면 활성제 농도는 가능한 한 낮은 것이 요구되고 있다. 또한, TEOS막 표면에는 연마 입자는 잔류하지 않는 것이 요구되고 있다. 이러한 요구를 만족시키는 상기 실시예 4는 그야말로 획기적인 것이었다.
[참고예 1]
슬러리의 pH가 MSQ막이나 TEOS막의 연마 속도에 미치는 영향을 평가하기 위해서 슬러리의 pH를 도 9에 도시하는 조건에서 한 것을 제외하고, 실시예 1과 마찬가지의 조건 하에서 CMP를 실시하였다. 이 때, pH의 조정에는, 산으로서 질산, 알칼리로서 암모니아수용액을 사용하였다. 얻어진 결과를 도 9에 도시한다.
도 9로부터, 슬러리의 pH값이, 도면 중 화살표로 표시되는 3 이상 8 이하의 범위에서 특히 양호한 연마 선택성이 얻어지는 것을 확인하였다.
[참고예 2]
계면 활성제 농도가 TEOS막의 연마 속도에 미치는 영향을 평가하기 위해서 계면 활성제 농도를 도 10에 도시하는 조건에서 한 것을 제외하고, 실시예 1과 마찬가지의 조건 하에서 CMP를 실시하였다.
또, 음이온성 계면 활성제와 양이온성 계면 활성제를 이용했을 때의 TEOS막의 연마 속도에 미치는 영향을 평가하기 위해서, 음이온성 계면 활성제를 도 10에 도시하는 조건에서 한 것을 제외하고 비교예 1과 마찬가지의 조건 하에서 CMP를 실시하였다. 얻어진 결과를 정리하여 도 10에 도시한다.
도 10으로부터, 계면 활성제로서 음이온성 계면 활성제를 이용하는 종래 기술에서는, TEOS막의 연마 속도를 억제하기 위해서 1 질량% 이상의 첨가 농도가 필 요한 것을 확인하였다. 이에 대하여, 양이온성 계면 활성제를 이용하는 경우에는, 전기적 상호 작용이 강하기 때문에 0.01 질량%의 적은 첨가량으로 TEOS막의 연마 속도를 억제할 수 있는 것을 확인하였다. 이로부터, 슬러리 내의 양이온성 계면 활성제의 농도를, 도 10에서 화살표로 표시되는 0.01 질량% 이상 5 질량% 이하의 범위로 설정함으로써, 특히 연마 선택성의 향상과 경제성의 향상이 도모되는 것을 확인하였다.
[참고예 3]
웨이퍼 상대 속도가 MSQ막이나 TEOS막의 연마 속도에 미치는 영향을 평가하기 위해서 웨이퍼 상대 속도를 도 11에 도시하는 조건에서 한 것을 제외하고 실시예 1과 마찬가지의 조건 하에서 CMP를 실시하였다. 얻어진 결과를 도 11에 도시한다.
도 11로부터, 웨이퍼의 상대 속도를 도면 중 화살표로 표시되는 0.5 m/sec 이상 2.5 m/sec 이하의 범위 내로 설정함으로써, TEOS막과 MSQ막의 연마 선택성이 매우 높게 되는 것을 확인하였다.
[참고예 4]
계면 활성제가 TEOS막이나 MSQ막의 연마 속도 및 연마 선택비에 미치는 영향을 평가하기 위해서 계면 활성제로서 도 12에 도시하는 것을 이용한 것을 제외하고 실시예 1과 마찬가지의 조건 하에서 CMP를 실시하였다. 얻어진 결과를 도 12에 도시한다.
도 12로부터, 계면 활성제로서 음이온성 계면 활성제나 비이온성 계면 활성 제를 이용하는 종래 기술에 비해, 양이온성 계면 활성제를 이용한 경우에는 양호한 연마 선택비로 TEOS막과 MSQ막을 연마할 수 있는 것을 확인하였다. 또한, 소수부에 벤젠 고리를 갖는 양이온성 계면 활성제, 예를 들면 알킬벤질암모늄클로라이드를 이용하면, TEOS막의 연마 속도를 억제하는 효과가 작아지는 것을 확인하였다.
[참고예 5]
양이온성 계면 활성제의 소수부 분자량이 TEOS막의 연마 속도에 미치는 영향을 평가하기 위해서 양이온성 계면 활성제의 소수부 분자량을 도 13에 도시하는 조건에서 한 것을 제외하고 실시예 2와 마찬가지의 조건 하에서 CMP를 실시하였다. 얻어진 결과를 도 13에 도시한다. 또한, 도 13 중의 소수부의 분자량은 질량 평균 분자량이다.
도 13으로부터, 양이온성 계면 활성제를 이용하는 경우에는, 소수부의 사슬 길이가 길어질수록 연마 선택비가 향상되는 것을 확인하였다. 소수부 질량 평균 분자량이 500 이상에서, 바람직하게는 1000 이상에서 TEOS막의 연마 속도가 현저히 억제되는 것을 확인하였다. 또, 양이온성 계면 활성제의 소수부는 고분자량의 사슬형인 것이 바람직하며, 특히 알킬기로 구성되는 것이 바람직한 것도 확인하였다.
[참고예 6]
Al 배선을 덮는 SiO2막의 막 두께가 얇은 경우(< 150㎚)의 SiO2막의 잔여 막 두께의 연마 속도에 미치는 영향을 평가하기 위해서 실험을 행하였다. 구체적으로는, 양이온성 계면 활성제만을 사용한 경우와, 양이온성 계면 활성제 및 비이온성 계면 활성제를 병용한 경우로 나누어 오버폴리시했을 때의 TEOS 잔여 막 두께/초기 막 두께를 측정하였다.
여기서, 양이온성 계면 활성제로서, 소수부의 질량 평균 분자량 500의 올리고머로 이루어지는 농도가 3 중량%인 양이온성 계면 활성제(카오사 제조의 상품명 「KD-84」)를 이용하였다. 또한, 비이온성 계면 활성제로서, 친수 소수 밸런스(HLB)값이 13인 아세틸렌디올계 비이온성 계면 활성제를 이용하였다. 아세틸렌디올계 비이온성 계면 활성제의 SOG막에 대한 접촉각은 40도이고, 농도는 1 중량%이었다.
CMP는, CMP 장치로서, 에바라제작소 제조의 상품명 EPO-222를 이용하여, 하중 5OO gf/㎠, 백사이드 압력 45O gf/㎠, 톱링 회전 수 107rpm, 테이블 회전 수 100rpm의 조건 하에서 행하였다. 연마 시간이 60초를 초과한 경우를 오버폴리시로 하였다. 또한, 도 15 중, 횡축은, 횡축의 원점을 연마 시간 60초로 했을 때의, 경과 시간을 오버폴리시량(%)으로서 나타내고 있다. 연마 패드로서는, 압축 탄성율이 100 MPa∼600 MPa의 범위 내인 경질 연마 패드로서, 로델사 제조의 상품명 IC1000을 이용하였다. 슬러리로서는, 연마 입자로서 흄드법으로 제작한 1차 입자경 35㎚, 2차 입자경 250㎚의 산화세륨 입자(JSR사 제조의 상품명 「CMS4301」)를 전체 슬러리 질량에 대하여 0.45 질량%의 농도로 되도록 용매로서의 순수에 배합하였다. 샘플 기판으로서는, 실시예 1과 마찬가지로 하여 조제된 것을 사용하였다. 얻어진 결과를 도 15에 도시한다.
그 결과, 상기 박막 샘플에 대해서는, 양이온성 계면 활성제만을 사용한 경 우, 오버폴리시가 진행하면, SiO2막을 남기는 것이 곤란하였다. 한편, 양이온성 계면 활성제 및 비이온성 계면 활성제를 병용한 경우, SiO2막을 남기는 것이 가능하였다. 이는, 상술한 바와 같이, 제2 계면 활성제로서의 비이온성 계면 활성제의 첨가에 의해, SOG막이 친수화되기 때문에, 고립 배선 상의 SiO2막의 습윤성이 높아져, 양이온성 계면 활성제가 SiO2막에 흡착하여 보호된 것이라고 생각된다.
다음으로, 양이온성 계면 활성제와 비이온성 계면 활성제를 병용했을 때의 TEOS막이나 MSQ막의 연마 속도 및 연마 선택비에 미치는 영향을 평가하기 위해서, 계면 활성제로서 도 16에 도시하는 것을 이용한 것을 제외하고, 실시예 1과 마찬가지의 조건 하에서 CMP를 실시하였다. 계면 활성제로서는, 도 15에 도시하는 오버폴리시했을 때의 TEOS 잔여 막 두께/초기 막 두께를 측정했을 때에 이용한 것과 마찬가지의 것을 사용하였다. 얻어진 결과를 도 16에 도시한다.
도 16으로부터, 양이온성 계면 활성제와 비이온성 계면 활성제를 병용한 경우, 양이온성 계면 활성제를 단독으로 이용하는 경우와 마찬가지의 연마 선택비로 TEOS막과 MSQ막을 연마할 수 있는 것을 확인하였다.
본 발명에 따르면, SiO2막에 대하여 SOG막을 선택하여 연마할 수 있는 반도체 장치의 제조 방법이 제공된다. 또한, 연마 입자가 절연막 표면 상에 잔류하기 어려운 반도체 장치의 제조 방법이 제공된다.

Claims (15)

  1. 반도체 장치의 제조 방법에 있어서,
    배선 패턴이 형성된 기판 상에 SiO2막을 퇴적시키는 공정과,
    상기 SiO2막 상에 SOG막을 도포하는 공정과,
    산화세륨 및 양이온성 계면 활성제를 포함하는 슬러리를 이용하여 화학적 기계적 연마법에 의해 상기 SOG막을 연마하는 공정
    을 포함하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  2. 제1항에 있어서,
    상기 SiO2막은 TEOS막인 것을 특징으로 하는 반도체 장치의 제조 방법.
  3. 반도체 장치의 제조 방법에 있어서,
    배선 패턴이 형성된 기판 상에 SiO2막을 퇴적시키는 공정과,
    산화세륨 및 소수부가 질량 평균 분자량 500 이상인 올리고머 혹은 폴리머인 양이온성 계면 활성제를 포함하는 슬러리를 이용하여 화학적 기계적 연마법에 의해 상기 SiO2막을 연마하는 공정
    을 포함하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  4. 제3항에 있어서,
    상기 SiO2막은 TEOS막인 것을 특징으로 하는 반도체 장치의 제조 방법.
  5. 제1항에 있어서,
    상기 SOG막은 MSQ막인 것을 특징으로 하는 반도체 장치의 제조 방법.
  6. 제1항 내지 제5항 중 어느 한 항에 있어서,
    상기 슬러리의 pH값은 8 이하인 것을 특징으로 하는 반도체 장치의 제조 방법.
  7. 제1항 내지 제5항 중 어느 한 항에 있어서,
    상기 슬러리에 함유되는 양이온성 계면 활성제의 농도는 0.01 질량% 이상 10 질량% 이하인 것을 특징으로 하는 반도체 장치의 제조 방법.
  8. 제1항 내지 제5항 중 어느 한 항에 있어서,
    상기 슬러리에 함유되는 양이온성 계면 활성제는 제4급 암모늄염을 포함하는 것인 것을 특징으로 하는 반도체 장치의 제조 방법.
  9. 제1항에 있어서,
    상기 슬러리에 함유되는 양이온성 계면 활성제의 소수부는 질량 평균 분자량이 500 이상인 올리고머 혹은 폴리머인 것을 특징으로 하는 반도체 장치의 제조 방법.
  10. 제1항, 제2항, 제3항, 제4항, 제5항, 및 제9항 중 어느 한 항에 있어서,
    상기 연마 공정은, 압축 탄성율이 100 MPa 이상 600 MPa 이하인 연마 패드를 이용하여, 기판과 연마 패드를 상대적으로 운동시켜 행해지는 것을 특징으로 하는 반도체 장치의 제조 방법.
  11. 제1항, 제2항, 제3항, 제4항, 제5항, 및 제9항 중 어느 한 항에 있어서,
    상기 연마 공정은, 연마 패드에 대한 기판의 상대 속도를 0.5 m/sec 이상 2.5 m/sec 이하로 하여, 기판과 연마 패드를 상대적으로 운동시켜 행해지는 것을 특징으로 하는 반도체 장치의 제조 방법.
  12. 제1항, 제2항, 제3항, 제4항, 제5항, 및 제9항 중 어느 한 항에 있어서,
    상기 연마 공정은, 연마 패드에 대한 기판의 압박 압력을 200 gf/㎠ 이상 7OO gf/㎠ 이하로 하여, 기판과 연마 패드를 상대적으로 운동시켜 행해지는 것을 특징으로 하는 반도체 장치의 제조 방법.
  13. 제1항에 있어서,
    상기 슬러리는, 상기 SOG막에 대한 접촉각이 60도 미만으로 되는 제2 계면 활성제를 더 함유하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  14. 제13항에 있어서,
    상기 제2 계면 활성제는 아세틸렌디올계 비이온성 계면 활성제 및 실리콘계 비이온성 계면 활성제 중 적어도 어느 하나인 것을 특징으로 하는 반도체 장치의 제조 방법.
  15. 제13항 또는 제14항에 있어서,
    상기 슬러리에 함유되는 제2 계면 활성제의 농도는 0.01 질량% 이상 10 질량% 이하인 것을 특징으로 하는 반도체 장치의 제조 방법.
KR1020040072936A 2003-09-12 2004-09-13 반도체 장치의 제조 방법 KR100624594B1 (ko)

Applications Claiming Priority (4)

Application Number Priority Date Filing Date Title
JPJP-P-2003-00321474 2003-09-12
JP2003321474 2003-09-12
JP2004258030A JP3974127B2 (ja) 2003-09-12 2004-09-06 半導体装置の製造方法
JPJP-P-2004-00258030 2004-09-06

Publications (2)

Publication Number Publication Date
KR20050027157A KR20050027157A (ko) 2005-03-17
KR100624594B1 true KR100624594B1 (ko) 2006-09-18

Family

ID=34554382

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020040072936A KR100624594B1 (ko) 2003-09-12 2004-09-13 반도체 장치의 제조 방법

Country Status (3)

Country Link
US (1) US7700489B2 (ko)
JP (1) JP3974127B2 (ko)
KR (1) KR100624594B1 (ko)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100793240B1 (ko) 2006-06-02 2008-01-10 삼성전자주식회사 슬러리 조성물, 이를 이용한 연마 방법 및 불휘발성 메모리장치의 제조 방법

Families Citing this family (19)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20070218811A1 (en) * 2004-09-27 2007-09-20 Hitachi Chemical Co., Ltd. Cmp polishing slurry and method of polishing substrate
US8512593B2 (en) 2005-11-04 2013-08-20 Cheil Industries, Inc. Chemical mechanical polishing slurry compositions, methods of preparing the same and methods of using the same
KR100827594B1 (ko) * 2006-11-07 2008-05-07 제일모직주식회사 다결정 실리콘 연마용 cmp 슬러리 조성물 및 이의 제조방법
KR101134588B1 (ko) * 2005-12-07 2012-04-09 삼성코닝정밀소재 주식회사 금속 배선용 화학 기계적 연마 조성물
JP5182483B2 (ja) * 2005-12-16 2013-04-17 Jsr株式会社 化学機械研磨用水系分散体および化学機械研磨方法、ならびに化学機械研磨用水系分散体を調製するためのキット
JP2007258510A (ja) 2006-03-24 2007-10-04 Toshiba Corp 半導体装置の製造方法
EP2184771A4 (en) * 2007-08-16 2010-10-20 Univ Tohoku Nat Univ Corp INTERCOULE ISOLATION FILM AND WIRING STRUCTURE, AND METHOD FOR MANUFACTURING THE SAME
JP2009267367A (ja) * 2008-03-31 2009-11-12 Toshiba Corp 半導体装置の製造方法
KR101588485B1 (ko) 2008-09-19 2016-01-25 미츠비시 가스 가가쿠 가부시키가이샤 구리 배선 표면 보호액 및 반도체 회로의 제조 방법
EP3666837A1 (en) * 2012-11-02 2020-06-17 Lawrence Livermore National Security, LLC Suspension for preventing agglomeration of charged colloids
US9388328B2 (en) * 2013-08-23 2016-07-12 Diamond Innovations, Inc. Lapping slurry having a cationic surfactant
DE102014113928B4 (de) 2014-09-25 2023-10-05 Suss Microtec Lithography Gmbh Verfahren zum Beschichten eines Substrats mit einem Lack sowie Vorrichtung zum Planarisieren einer Lackschicht
US10410883B2 (en) 2016-06-01 2019-09-10 Corning Incorporated Articles and methods of forming vias in substrates
US10794679B2 (en) 2016-06-29 2020-10-06 Corning Incorporated Method and system for measuring geometric parameters of through holes
US11078112B2 (en) 2017-05-25 2021-08-03 Corning Incorporated Silica-containing substrates with vias having an axially variable sidewall taper and methods for forming the same
US10580725B2 (en) 2017-05-25 2020-03-03 Corning Incorporated Articles having vias with geometry attributes and methods for fabricating the same
US20190185373A1 (en) * 2017-12-19 2019-06-20 Corning Incorporated Methods for etching vias in glass-based articles employing positive charge organic molecules
US11554984B2 (en) 2018-02-22 2023-01-17 Corning Incorporated Alkali-free borosilicate glasses with low post-HF etch roughness
WO2023170751A1 (ja) * 2022-03-07 2023-09-14 三菱電機株式会社 半導体装置の製造方法および半導体装置

Family Cites Families (19)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5532191A (en) * 1993-03-26 1996-07-02 Kawasaki Steel Corporation Method of chemical mechanical polishing planarization of an insulating film using an etching stop
JP3278532B2 (ja) 1994-07-08 2002-04-30 株式会社東芝 半導体装置の製造方法
WO1997029510A1 (fr) * 1996-02-07 1997-08-14 Hitachi Chemical Company, Ltd. Abrasif d'oxyde de cerium, microplaquette semi-conductrice, dispositif semi-conducteur, procede pour les produire et procede pour polir les substrats
JPH11181403A (ja) 1997-12-18 1999-07-06 Hitachi Chem Co Ltd 酸化セリウム研磨剤及び基板の研磨法
US6046112A (en) * 1998-12-14 2000-04-04 Taiwan Semiconductor Manufacturing Company Chemical mechanical polishing slurry
JP2001007061A (ja) * 1999-06-18 2001-01-12 Hitachi Chem Co Ltd Cmp研磨剤及び基板の研磨方法
US20040055993A1 (en) * 1999-10-12 2004-03-25 Moudgil Brij M. Materials and methods for control of stability and rheological behavior of particulate suspensions
US6443811B1 (en) * 2000-06-20 2002-09-03 Infineon Technologies Ag Ceria slurry solution for improved defect control of silicon dioxide chemical-mechanical polishing
KR100674895B1 (ko) 2000-07-18 2007-01-26 삼성전자주식회사 산화막 cmp용 슬러리
KR100396881B1 (ko) 2000-10-16 2003-09-02 삼성전자주식회사 웨이퍼 연마에 이용되는 슬러리 및 이를 이용한 화학기계적 연마 방법
US6787061B1 (en) * 2000-11-16 2004-09-07 Intel Corporation Copper polish slurry for reduced interlayer dielectric erosion and method of using same
JP2002190458A (ja) * 2000-12-21 2002-07-05 Jsr Corp 化学機械研磨用水系分散体
CN1746255B (zh) * 2001-02-20 2010-11-10 日立化成工业株式会社 抛光剂及基片的抛光方法
US6562416B2 (en) * 2001-05-02 2003-05-13 Advanced Micro Devices, Inc. Method of forming low resistance vias
US6828055B2 (en) * 2001-07-27 2004-12-07 Hewlett-Packard Development Company, L.P. Bipolar plates and end plates for fuel cells and methods for making the same
JP2003113370A (ja) 2001-07-30 2003-04-18 Toshiba Corp 化学的機械的研磨用スラリー、半導体装置の製造方法、半導体装置の製造装置、及び化学的機械的研磨用スラリーの取り扱い方法
US6776810B1 (en) * 2002-02-11 2004-08-17 Cabot Microelectronics Corporation Anionic abrasive particles treated with positively charged polyelectrolytes for CMP
US20030162399A1 (en) * 2002-02-22 2003-08-28 University Of Florida Method, composition and apparatus for tunable selectivity during chemical mechanical polishing of metallic structures
US20030168627A1 (en) 2002-02-22 2003-09-11 Singh Rajiv K. Slurry and method for chemical mechanical polishing of metal structures including refractory metal based barrier layers

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100793240B1 (ko) 2006-06-02 2008-01-10 삼성전자주식회사 슬러리 조성물, 이를 이용한 연마 방법 및 불휘발성 메모리장치의 제조 방법

Also Published As

Publication number Publication date
JP2005109452A (ja) 2005-04-21
JP3974127B2 (ja) 2007-09-12
US7700489B2 (en) 2010-04-20
US20050106874A1 (en) 2005-05-19
KR20050027157A (ko) 2005-03-17

Similar Documents

Publication Publication Date Title
KR100624594B1 (ko) 반도체 장치의 제조 방법
KR102427996B1 (ko) 화학적 기계 연마 조성물 및 텅스텐의 연마 방법
KR102322420B1 (ko) 저결점의 화학적 기계적 폴리싱 조성물
KR20120102792A (ko) Cmp용 연마액 및 이것을 사용한 연마 방법
KR101672809B1 (ko) 실리콘 옥사이드 제거 증강에 적절한 연마 조성물을 사용한 기판의 화학 기계적 연마방법
US6858539B2 (en) Post-CMP treating liquid and method for manufacturing semiconductor device
JP2015188093A (ja) 基板をケミカルメカニカルポリッシングする方法
JP6137793B2 (ja) タングステンをケミカルメカニカルポリッシングするための方法
KR100948814B1 (ko) 텅스텐 배선 형성용 슬러리 조성물 및 이를 이용한 반도체소자의 제조 방법
TWI629324B (zh) 研磨基板之方法
TW202022160A (zh) 鎢溶解抑制劑、以及使用其之研磨用組成物及表面處理組成物
WO2011152356A1 (ja) 研磨剤および研磨方法
US20080096385A1 (en) Slurry composition for forming tungsten pattern and method for manufacturing semiconductor device using the same
TW202104524A (zh) 具有增強的缺陷抑制並且在酸性環境中優先於二氧化矽選擇性地拋光氮化矽之化學機械拋光組成物及方法
EP4122991A2 (en) Polishing pad and method for manufacturing semiconductor device using same
EP2069451B1 (en) Gallium and chromium ions for oxide removal rate enhancement
CN113122143B (zh) 一种化学机械抛光液及其在铜抛光中的应用
JP4878728B2 (ja) Cmp研磨剤および基板の研磨方法
Ryuzaki et al. Chemical mechanical polishing with nanocolloidal ceria slurry for low-damage planarization of dielectric films
EP3963019A1 (en) Selective chemical mechanical planarization polishing
US20160040040A1 (en) Slurry for Selective Chemical Mechanical Polishing of Copper
JP2010245148A (ja) 化学機械研磨方法およびそれを使用した半導体デバイス、化学機械研磨用水系分散体調製用キット
KR20050102354A (ko) 금속막의 화학기계적 연마에서 부식을 방지할 수 있는 연마용 슬러리 조성물 및 이를 이용한 반도체소자의 표면 평탄화 방법
KR20190071269A (ko) Sti 공정용 연마 슬러리 조성물

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20120821

Year of fee payment: 7

FPAY Annual fee payment

Payment date: 20130820

Year of fee payment: 8

FPAY Annual fee payment

Payment date: 20150819

Year of fee payment: 10

FPAY Annual fee payment

Payment date: 20160804

Year of fee payment: 11

LAPS Lapse due to unpaid annual fee