WO2023170751A1 - 半導体装置の製造方法および半導体装置 - Google Patents

半導体装置の製造方法および半導体装置 Download PDF

Info

Publication number
WO2023170751A1
WO2023170751A1 PCT/JP2022/009757 JP2022009757W WO2023170751A1 WO 2023170751 A1 WO2023170751 A1 WO 2023170751A1 JP 2022009757 W JP2022009757 W JP 2022009757W WO 2023170751 A1 WO2023170751 A1 WO 2023170751A1
Authority
WO
WIPO (PCT)
Prior art keywords
insulating film
modified layer
forming
film
semiconductor device
Prior art date
Application number
PCT/JP2022/009757
Other languages
English (en)
French (fr)
Inventor
勇 中村
Original Assignee
三菱電機株式会社
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 三菱電機株式会社 filed Critical 三菱電機株式会社
Priority to PCT/JP2022/009757 priority Critical patent/WO2023170751A1/ja
Priority to JP2022550241A priority patent/JPWO2023170751A1/ja
Publication of WO2023170751A1 publication Critical patent/WO2023170751A1/ja

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers

Definitions

  • the present disclosure relates to a method for manufacturing a semiconductor device and a semiconductor device.
  • an uneven shape occurs due to patterning of metal wiring. If an upper layer metal wiring is formed on the uneven shape, a step break (disconnection) may occur in the upper layer metal wiring at the step portion of the uneven shape. Further, the patterning of the upper layer metal wiring may not be performed well, and electrical short circuits or the like may occur between the lower layer metal wiring and the upper layer metal wiring.
  • the uneven shape caused by forming the metal wiring is flattened.
  • planarization methods a common method is to use a liquid in which a siloxane-based material that becomes an insulating film is dissolved (contained) in an organic solvent. By applying the liquid onto the substrate using a spin-on glass method and baking it, an insulating film is formed and the uneven shape is flattened.
  • This insulating film is referred to as an SOG film to distinguish it from other insulating films.
  • Patent Document 1 proposes a method in which the SOG film remaining in the portion of the insulating film covering the upper surface of the metal wiring is removed by etching.
  • Patent Document 2 in order to prevent the applied SOG from remaining on the upper surface of the metal wiring, a film (wetting prevention film) that does not get wet by the applied SOG is placed on the metal film that will become the metal wiring.
  • a method has been proposed to form the . In this method, by patterning the wetting prevention film and the metal film simultaneously and then applying SOG, the SOG film is formed, for example, only in the recesses between the metal wirings.
  • the present disclosure has been made in order to solve the problems caused by applying the solution that becomes the SOG film, and one purpose is to solve the problems caused by applying the solution that becomes the SOG film.
  • Another object of the present invention is to provide a method for manufacturing a semiconductor device that can eliminate the problems caused by applying a solution that becomes an SOG film. be.
  • One method for manufacturing a semiconductor device includes the following steps.
  • a substrate having a main surface is prepared.
  • a conductive film is formed to cover the main surface of the substrate.
  • Wiring is formed by patterning a conductive film.
  • a first insulating film is formed to cover the wiring.
  • a modified layer is formed by performing a modification treatment on the surface of a portion of the first insulating film located on the upper surface of the wiring.
  • a second insulating film is formed by applying a solution that will become the second insulating film by a spin-on-glass method onto the main surface of the substrate so as to cover the wiring, and baking the solution.
  • a third insulating film is formed on the main surface of the substrate to cover the modified layer and the second insulating film.
  • a modification treatment is performed such that the contact angle of the solution with the first insulating film is 90° or more.
  • a substrate having a main surface is prepared.
  • a conductive film is formed to cover the main surface of the substrate.
  • Wiring is formed by patterning a conductive film.
  • a first insulating film is formed to cover the wiring.
  • a second insulating film is formed by applying a solution that will become a second insulating film by a spin-on-glass method onto the main surface of the substrate so as to cover the first insulating film, and baking the solution.
  • a chemical mechanical polishing treatment By performing a chemical mechanical polishing treatment on the second insulating film, a portion of the second insulating film located on the upper surface of the wiring is left behind, leaving a portion of the second insulating film located between adjacent wirings. remove.
  • a modified layer containing at least 1 atomic % of at least one of oxygen atoms and hydrogen atoms is formed in the first insulating film.
  • a semiconductor device includes a substrate, a plurality of wirings, a first insulating film, a modified layer, a second insulating film, and a third insulating film.
  • the substrate has a main surface.
  • the plurality of wirings are formed on the main surface of the substrate, and each has opposite side surfaces and a top surface.
  • the first insulating film is formed to cover the plurality of wirings.
  • the modified layer is formed in a portion of the first insulating film located above the upper surface of the plurality of wirings.
  • the second insulating film is formed to fill in a step between adjacent wirings.
  • the third insulating film is formed in contact with the modified layer and the second insulating film.
  • the modified layer contains 1 atomic % or more of at least one selected from fluorine atoms, carbon atoms, oxygen atoms, and hydrogen atoms.
  • the first A modification treatment is performed such that the contact angle of the solution with respect to the insulating film is 90° or more.
  • a portion of the second insulating film located on the upper surface of the wires is left with a portion of the second insulating film located between adjacent wires. is removed, and a modified layer containing at least 1 atomic % of at least one of oxygen atoms and hydrogen atoms is formed in the first insulating film.
  • a semiconductor device according to the present disclosure is a semiconductor device manufactured by one semiconductor device manufacturing method or another semiconductor device manufacturing method according to the present disclosure. Therefore, the second insulating film is not formed on the surface of the portion of the first insulating film located on the upper surface of the wiring. Thereby, compared to the case where the second insulating film is formed on the top surface of the wiring, it is possible to suppress the occurrence of cracks starting from the second insulating film located on the top surface of the wiring.
  • the first insulating film is formed to cover the wiring and the second insulating film is formed to cover the first insulating film, reliability of the semiconductor device can be ensured.
  • FIG. 1 is a cross-sectional view showing one step of a method for manufacturing a semiconductor device according to a first embodiment
  • FIG. FIG. 2 is a cross-sectional view showing a step performed after the step shown in FIG. 1 in the same embodiment.
  • FIG. 3 is a cross-sectional view showing a step performed after the step shown in FIG. 2 in the same embodiment.
  • FIG. 4 is a cross-sectional view showing a step performed after the step shown in FIG. 3 in the same embodiment.
  • FIG. 5 is a cross-sectional view showing steps (including a first example) performed after the step shown in FIG. 4 in the same embodiment.
  • FIG. 6 is a cross-sectional view showing steps (including a first example) performed after the step shown in FIG. 5 in the same embodiment.
  • FIG. 7 is a partially enlarged sectional view showing steps (including a first example) performed after the step shown in FIG. 6 in the same embodiment.
  • FIG. 8 is a cross-sectional view showing steps (including a first example) performed after the step shown in FIG. 7 in the same embodiment.
  • FIG. 9 is a cross-sectional view showing steps (including a first example) performed after the step shown in FIG. 8 in the same embodiment.
  • FIG. 7 is a cross-sectional view showing one step of a method for manufacturing a semiconductor device according to a second example in the same embodiment.
  • 11 is a cross-sectional view showing a step performed after the step shown in FIG. 10 in the same embodiment.
  • FIG. FIG. 12 is a cross-sectional view showing a step performed after the step shown in FIG.
  • FIG. 11 in the same embodiment. 13 is a cross-sectional view showing a step performed after the step shown in FIG. 12 in the same embodiment.
  • FIG. 7 is a cross-sectional view showing one step of a method for manufacturing a semiconductor device according to a second embodiment.
  • FIG. 15 is a cross-sectional view showing a step performed after the step shown in FIG. 14 in the same embodiment.
  • FIG. FIG. 16 is a cross-sectional view showing a step performed after the step shown in FIG. 15 in the same embodiment.
  • FIG. 3 is a cross-sectional view showing a semiconductor device according to a third embodiment.
  • Embodiment 1 an example of a method for manufacturing a semiconductor device including a process of repelling a solution that will become an SOG film will be described. Note that the solution that becomes the SOG film is also simply referred to as SOG.
  • the substrate 3 may be a single substrate 3 of silicon, germanium, silicon carbide, indium phosphide, gallium arsenide, sapphire, diamond or silicon glass, for example. Further, an insulating film (not shown) may be formed to cover the main surface of such a single substrate 3. Furthermore, the substrate 3 may have a device structure (not shown) including a semiconductor element or the like already formed on the main surface of the substrate 3. Further, the substrate 3 may have an impurity (not shown) introduced into the substrate 3 in order to control the electrical resistance of the substrate 3 or the like.
  • a metal film 21 serving as metal wiring is formed to cover the main surface of the substrate 3.
  • a sputtering method is generally used, but the method is not limited to the sputtering method.
  • a mask material 23 is formed on the metal film 21.
  • the mask material 23 for example, there is a photoresist pattern.
  • the metal film 21 is subjected to an etching process using the mask material 23 as an etching mask. After that, the mask material 23 is removed. Thereby, as shown in FIG. 3, metal wiring 5 as wiring is formed.
  • a first silicon nitride film 7 as a first insulating film is formed on the substrate 3 so as to cover the metal wiring 5.
  • Examples of the method for forming the first silicon nitride film 7 include a plasma CVD (Chemical Vapor Deposition) method, a sputtering method, and the like.
  • the modification treatment is a treatment in which the surface of the first silicon nitride film 7 repels a solution that will become an SOG film. Note that a specific treatment method for this modification treatment will be described later.
  • a modified layer 9 is formed on the surface of the portion of the first silicon nitride film 7 located on the upper surface of the metal wiring 5.
  • the modified layer 9 is not formed on the first silicon nitride film 7 located in a portion other than the upper surface of the metal wiring 5.
  • the modified layer 9 is not formed on the surface of the portion of the first silicon nitride film 7 located on the portion of the substrate 3 located between the adjacent metal wires 5. .
  • the modified layer 9 is not formed on the surface of the portion of the first silicon nitride film 7 located on the side surface of the metal wiring 5.
  • the solution that will become the SOG film is a liquid in which a siloxane-based insulating material that becomes the SOG film is dissolved (contained) in a highly polar alcohol-based organic solvent. Since the surface of the modified layer 9 is in a state of repelling the solution that will become the SOG film, the contact angle ⁇ of the solution 27 that will become the SOG film with respect to the modified layer 9 is 90°, as shown in FIG. That's all. The solution 27 that will become the SOG film is applied to the substrate 3 while rotating it.
  • the solution 27 (droplets) that will become the SOG film is blown out of the substrate 3 by centrifugal force. If the contact angle ⁇ is smaller than 90°, there is a possibility that the solution 27 that will become the SOG film cannot be sufficiently blown out of the substrate 3.
  • the solution 27 (solvent) that will become the SOG film evaporates, and the insulating material that will become the SOG film (insulating film) solidifies. As a result, as shown in FIG. 8, the SOG film 11 as the second insulating film is formed.
  • a second silicon nitride film 13 is formed as a third insulating film so as to be in contact with the SOG film 11 and the modified layer 9 (first silicon nitride film 7).
  • a multilayer wiring structure (not shown) including, for example, second metal wiring is formed. After that, the semiconductor device is completed as a semiconductor chip through a process of dicing the substrate 3 and the like.
  • the modified layer 9 that repels the solution 27 that becomes the SOG film is formed on the first silicon nitride film 7 located on the upper surface of the metal wiring 5. Thereby, formation of the SOG film on the first silicon nitride film 7 located on the upper surface of the metal wiring 5 can be suppressed.
  • the substrate 3 (exposed first silicon nitride film 7) is coated with fluorine using a fluorine-based gas such as CF 4 , C 2 F 6 or CHF 3 .
  • a fluorine-based gas such as CF 4 , C 2 F 6 or CHF 3 .
  • the mask material 25 is removed.
  • a modified layer 9a is formed on the surface of the portion of the first silicon nitride film 7 located on the upper surface of the metal wiring 5.
  • the modified layer 9a contains 1 atom% (atomic percentage) or more of fluorine atoms, and the surface of the modified layer 9a (first silicon nitride film 7) is in a state of repelling the solution 27 (hydrophobic).
  • Modified layer 9 a is a part of first silicon nitride film 7 .
  • fluorine atoms are not contained in the portion of the first silicon nitride film 7 located on the portion of the substrate 3 located between the adjacent metal wires 5. Further, the portion of the first silicon nitride film 7 located on the side surface of the metal wiring 5 also does not contain fluorine atoms.
  • the surface of the modified layer 9 becomes in a state where it repels the solution 27 (hydrophobicity)
  • the solution 27 that becomes the SOG film is blown out of the substrate 3 by centrifugal force.
  • FIG. 8 it is possible to prevent the SOG film 11 from being formed on the surface of the first silicon nitride film located on the upper surface of the metal wiring.
  • a second silicon nitride film 13 and the like are formed to complete a semiconductor device (semiconductor chip).
  • the substrate 3 (exposed first silicon nitride film 7) is heated using vaporized or gaseous silane. Apply treatment to expose to coupling agent. After that, the mask material 25 is removed.
  • a modified layer 9b is formed on the surface of the portion of the first silicon nitride film 7 located on the upper surface of the metal wiring 5.
  • the modified layer 9b contains 1 atom % or more of carbon atoms, and the surface of the modified layer 9b (first silicon nitride film 7) becomes hydrophobic (provided with hydrophobic groups).
  • Modified layer 9b is a part of first silicon nitride film 7.
  • carbon atoms are not included in the portion of the first silicon nitride film 7 located on the portion of the substrate 3 located between the adjacent metal wires 5. Further, the portion of the first silicon nitride film 7 located on the side surface of the metal wiring 5 also does not contain carbon atoms.
  • the solution 27 that becomes the SOG film is blown out of the substrate 3 by centrifugal force. Thereby, as shown in FIG. 12, it is possible to prevent the SOG film 11 from being formed on the surface of the first silicon nitride film located on the upper surface of the metal wiring. Thereafter, as shown in FIG. 13, a second silicon nitride film 13 and the like are formed to complete a semiconductor device (semiconductor chip).
  • the exposed surface of the first silicon nitride film 7 is subjected to a treatment to repel the solution 27 that will become the SOG film. Therefore, formation of the SOG film 11 on the surface of the first silicon nitride film 7 located on the upper surface of the metal wiring 5 can be prevented.
  • the solution 27 that will become the SOG film 11 does not come into contact with the metal wiring 5. This prevents an increase in the resistance of the metal wiring 5 compared to the case where the metal wiring 5 is not covered with the first silicon nitride film 7 and the solution 27 that becomes the SOG film 11 comes into contact with the metal wiring 5. I can do it. As a result, reliability of the semiconductor device 1 can be ensured.
  • the step difference caused by the metal wiring 5 can be reduced, and it is possible to suppress the breakage of the second metal wiring (not shown), etc., which is further formed on the metal wiring 5. can. This can contribute to improving yield in manufacturing semiconductor devices.
  • Embodiment 2 an example of a method for manufacturing a semiconductor device including a step of subjecting an SOG film to chemical mechanical polishing (CMP) will be described.
  • CMP chemical mechanical polishing
  • a solution 27 is applied to the substrate 3.
  • heat treatment is performed to evaporate the solution 27 (solvent) that will become the SOG film, and solidify the insulating material that will become the SOG film.
  • the SOG film 11 as the second insulating film is formed.
  • the surface of the substrate 3 (SOG film 11) is subjected to chemical mechanical polishing treatment.
  • the chemical mechanical polishing process if the front and back surfaces of the substrate 3 are parallel, the parts protruding from the front surface of the substrate 3 are polished in order. Further, a chemical mechanical polishing process is performed using the first silicon nitride film 7 as a stopper for the chemical mechanical polishing process.
  • the SOG film 11 formed to cover the surface of the first silicon nitride film 7 As a result, as shown in FIG. 15, of the SOG film 11 formed to cover the surface of the first silicon nitride film 7, the portion of the SOG film 11 located on the upper surface of the metal wiring 5 is removed. On the other hand, the surface of the SOG film 11 formed between two adjacent metal interconnections 5 is at a height that does not exceed the surface (upper surface) of the first silicon nitride film 7 located on the upper surface of the metal interconnection 5. It's going to be.
  • the portion of the SOG film 11 located on the upper surface of the metal wiring 5 is removed, and the first silicon nitride film 7 is exposed.
  • a modified layer 9c is formed on the exposed first silicon nitride film 7.
  • the modified layer 9c is formed by the chemical action that occurs between the chemical solution used in the chemical mechanical polishing process and the first silicon nitride film 7.
  • the modified layer 9c contains 1 atom % (atomic percentage) or more of at least one of oxygen atoms and hydrogen atoms.
  • the portion of the first silicon nitride film 7 located between the adjacent metal wirings 5 is covered with the SOG film 11, so that the modified layer 9c is not formed. .
  • a second silicon nitride film 13 is formed as a third insulating film so as to be in contact with the first silicon nitride film 7 and the SOG film 11.
  • a multilayer wiring structure (not shown) including, for example, second metal wiring is formed. After that, the semiconductor device is completed as a semiconductor chip through a process of dicing the substrate 3 and the like.
  • the SOG film 11 is not left on the surface of the first silicon nitride film 7 located on the upper surface of the metal wiring 5.
  • the SOG film 11 is formed on the surface of the first silicon nitride film 7 located on the upper surface of the metal wiring 5
  • the surface of the first silicon nitride film 7 is terminated with oxygen atoms or hydrogen atoms. .
  • This improves the adhesion between the first silicon nitride film 7 and the second silicon nitride film 13 compared to mechanical polishing, which can contribute to suppressing the occurrence of cracks.
  • the solution 27 that will become the SOG film 11 does not come into contact with the metal wiring 5. This prevents an increase in the resistance of the metal wiring 5 compared to the case where the metal wiring 5 is not covered with the first silicon nitride film 7 and the solution 27 that becomes the SOG film 11 comes into contact with the metal wiring 5. I can do it. As a result, reliability of the semiconductor device 1 can be ensured.
  • the step difference caused by the metal wiring 5 is reduced, and it is possible to suppress step breaks and the like of the second metal wiring formed on the metal wiring 5. This can contribute to improving yield in manufacturing semiconductor devices.
  • Embodiment 3 Here, an example of a semiconductor device manufactured by the method for manufacturing a semiconductor device described in Embodiment 1 or 2 will be described.
  • a plurality of metal wirings 5 are formed on the main surface of the substrate 3.
  • Each of the metal interconnects 5 has both side surfaces and a top surface facing each other.
  • a first silicon nitride film 7 is formed to cover both side surfaces and the top surface of the metal wiring 5 and the main surface of the substrate 3.
  • a modified layer 9 is formed on the surface of the first silicon nitride film 7 located on the upper surface of the metal wiring 5 .
  • a modified layer 9a, a modified layer 9b, or a modified layer 9c is formed.
  • the modified layer 9a contains 1 atom % (atomic percentage) or more of fluorine atoms.
  • the modified layer 9b contains 1 atom % (atomic percentage) or more of carbon atoms.
  • the modified layer 9c contains at least one of oxygen atoms and hydrogen atoms in an amount of 1 atom % (atomic percentage) or more. That is, the modified layer 9 contains at least 1 atom % (atomic percentage) of at least one of fluorine atoms, carbon atoms, oxygen atoms, and hydrogen atoms.
  • the modified layer 9 is not formed in the portion of the first silicon nitride film 7 located between the adjacent metal wires 5. Specifically, the modified layer 9 is not formed in the portion of the first silicon nitride film 7 located on the side surface of the metal wiring 5. Furthermore, the modified layer 9 is not formed in the portion of the first silicon nitride film 7 located on the main surface of the substrate 3 between two adjacent metal wires 5 .
  • the SOG film 11 is not formed on the surface of the modified layer 9 (first silicon nitride film 7). An SOG film 11 is formed in a recess between adjacent metal interconnects 5 . A second silicon nitride film 13 is formed to cover SOG film 11 and modified layer 9 . Furthermore, a multilayer wiring structure (not shown) such as a second metal wiring may be formed on the surface of the second silicon nitride film 13, if necessary.
  • the SOG film 11 is not left on the surface of the first silicon nitride film 7 located on the upper surface of the metal wiring 5. As a result, compared to the case where the SOG film 11 is formed on the surface of the first silicon nitride film 7 located on the upper surface of the metal wiring 5, it is possible to When an external force is applied from the side, the occurrence of cracks starting from the SOG film located on the upper surface of the metal wiring 5 is suppressed.
  • the solution 27 that will become the SOG film 11 does not come into contact with the metal wiring 5. This prevents an increase in the resistance of the metal wiring 5 compared to the case where the metal wiring 5 is not covered with the first silicon nitride film 7 and the solution 27 that becomes the SOG film 11 comes into contact with the metal wiring 5. I can do it. As a result, reliability of the semiconductor device 1 can be ensured.
  • the step difference caused by the metal wiring 5 can be reduced, and it is possible to suppress the breakage of the second metal wiring (not shown), etc., which is further formed on the metal wiring 5. can. This can contribute to improving yield in manufacturing semiconductor devices.
  • the first silicon nitride film 7 has been described as an example of the first insulating film covering the metal wiring 5. Even if an insulating film other than the first silicon nitride film 7 is formed as the first insulating film, a modified film containing 1 atom% or more of fluorine atoms can be formed by performing fluorine-based plasma treatment. A rough layer 9a is formed.
  • a modified layer 9b containing 1 atom % (atomic percentage) or more of carbon atoms is formed.
  • a modified layer 9c containing at least one of oxygen atoms and hydrogen atoms in an amount of 1 atom % (atomic percentage) or more is formed.
  • the modified layer 9 can be confirmed by, for example, secondary ion mass spectrometry (SIMS) or Auger electron spectroscopy (AES).
  • SIMS secondary ion mass spectrometry
  • AES Auger electron spectroscopy
  • an insulating film can be formed by applying a liquid in which an insulating material is dissolved and baking the solution that becomes the SOG film, it is possible to dissolve (contain) a siloxane-based insulating material in an alcohol-based organic solvent. It is not limited to liquids.
  • the present disclosure can be effectively utilized in semiconductor devices in which SOG films are formed.

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
  • Formation Of Insulating Films (AREA)

Abstract

基板（３）の主面に形成された金属配線（５）を覆うように、第１シリコン窒化膜（７）を形成する。次に、金属配線（５）の上面上に位置する第１シリコン窒化膜（７）の部分を露出し、他の領域に位置する第１シリコン窒化膜（７）の部分を覆うマスク材（２５）を形成する。次に、マスク材（２５）が形成された状態で、露出した第１シリコン窒化膜（７）の部分の表面に、ＳＯＧ膜となる溶液（２７）をはじく改質処理を施す。スピンオングラス法によって、基板（３）に、ＳＯＧ膜となる溶液（２７）を塗布し焼成することによって、金属配線（５）の上面上に位置する第１シリコン窒化膜（７）の部分以外の部分を覆うように、ＳＯＧ膜（１１）が形成される。

Description

半導体装置の製造方法および半導体装置
　本開示は、半導体装置の製造方法および半導体装置に関する。
　集積回路（ＩＣ：Integrated　Circuit）をはじめとする、多層配線構造を有する半導体チップでは、金属配線のパターニングに伴って、凹凸形状が生じる。その凹凸形状の上に、上層の金属配線を形成すると、凹凸形状の段差部において、上層の金属配線に、段切れ（断線）が発生することがある。また、上層の金属配線のパターニングが良好に行われず、下層の金属配線と上層の金属配線との間で、電気的な短絡不良等が発生することがある。
　このような不具合を回避するために、金属配線を形成することによって生じた凹凸形状を、平坦化することが行われる。平坦化の手法の中でも、絶縁膜となるシロキサン系の材料を有機溶媒に溶解（含有）させた液体を使用する手法が一般的とされる。その液体をスピンオングラス法（Spin　On　Glass）によって基板上に塗布し、焼成することによって、絶縁膜が形成されて、凹凸形状が平坦化されることになる。この絶縁膜を、他の絶縁膜と区別するためにＳＯＧ膜と記す。
　しかしながら、金属配線を覆う絶縁膜上にＳＯＧ膜が残存すると、半導体チップ側面から力が加わった際に、変形が生じ、変形の程度によっては、破断に至ることがある。このような問題を解決するため、特許文献１では、特に、金属配線の上面を覆う絶縁膜の部分に残存するＳＯＧ膜を、エッチング処理によって除去する手法が提案されている。
　一方、特許文献２では、金属配線の上面に、塗布されたＳＯＧが残らない（載らない）ように、金属配線となる金属膜の上に、塗布されるＳＯＧに濡れない膜（濡れ防止膜）を形成する手法が提案されている。この手法では、濡れ防止膜と金属膜とを同時にパターニングした後にＳＯＧを塗布することで、たとえば、金属配線と金属配線との間の凹部にだけＳＯＧ膜が形成される。
特開昭６１－１９６５５５号公報 特開平３－１９６６３０号公報
　特許文献１に提案されている手法では、ウェハ面内に塗布されるＳＯＧ膜となる溶液の塗布量にばらつきが生じやすい。このため、全面エッチング処理が施されたウェハ面内では、金属配線の上面にＳＯＧ膜が残存する箇所が存在したり、金属配線の表面が露出する箇所が存在したりすることがある。その結果、半導体装置が変形に伴って破断したり、金属配線の抵抗が上昇するおそれが生じる。
　特許文献２に提案されている手法では、金属配線とＳＯＧ膜とが直接接触することによって、金属配線が変質するおそれがある。その結果、金属配線の抵抗が上昇するおそれが生じる。
　本開示は、上述したＳＯＧ膜となる溶液を適用することに起因する問題点を解消するためになされたものであり、一つの目的は、ＳＯＧ膜となる溶液を適用することに起因する問題点を解消することができる半導体装置の製造方法を提供することであり、他の目的は、ＳＯＧ膜となる溶液を適用することに起因する問題点を解消することができる半導体装置を提供することである。
　本開示に係る一の半導体装置の製造方法は、以下の工程を備えている。主面を有する基板を用意する。基板の主面を覆うように、導電性膜を形成する。導電性膜をパターニングすることにより配線を形成する。配線を覆うように第１絶縁膜を形成する。第１絶縁膜のうち、配線の上面上に位置する第１絶縁膜の部分の表面に改質処理を施すことにより、改質層を形成する。配線を覆うように、基板の主面上に、スピンオングラス法により第２絶縁膜となる溶液を塗布し、焼成することにより、第２絶縁膜を形成する。改質層および第２絶縁膜を覆うように、基板の主面上に第３絶縁膜を形成する。改質層を形成する工程では、第１絶縁膜に対する溶液の接触角度が９０°以上となる改質処理が施される。
　本開示に係る他の半導体装置の製造方法は、以下の工程を備えている。主面を有する基板を用意する。基板の主面を覆うように、導電性膜を形成する。導電性膜をパターニングすることにより配線を形成する。配線を覆うように第１絶縁膜を形成する。第１絶縁膜を覆うように、基板の主面上に、スピンオングラス法により第２絶縁膜となる溶液を塗布し、焼成することにより、第２絶縁膜を形成する。第２絶縁膜に化学的機械研磨処理を施すことにより、互いに隣り合う配線と配線との間に位置する第２絶縁膜の部分を残して、配線の上面上に位置する第２絶縁膜の部分を除去する。配線の上面上に位置する第２絶縁膜の部分を除去する工程では、第１絶縁膜に、酸素原子および水素原子の少なくともいずれかを１原子％以上含む改質層が形成される。
　本開示に係る半導体装置は、基板と複数の配線と第１絶縁膜と改質層と第２絶縁膜と第３絶縁膜とを備えている。基板は、主面を有する。複数の配線は、基板の主面上に形成され、それぞれ対向する両側面および上面を有する。第１絶縁膜は、複数の配線を覆うように形成されている。改質層は、第１絶縁膜のうち、複数の配線の上面の上に位置する第１絶縁膜の部分に形成されている。第２絶縁膜は、互いに隣り合う配線と配線との間の段差を埋め込むように形成されている。第３絶縁膜は、改質層および第２絶縁膜に接するように形成されている。改質層は、フッ素原子、炭素原子、酸素原子および水素原子から選ばれる少なくともいずれかを、１原子％以上含む。
　本開示に係る一の半導体装置の製造方法によれば、配線の上面上に位置する第１絶縁膜の部分の表面に改質処理を施すことにより、改質層を形成する工程では、第１絶縁膜に対する溶液の接触角度が９０°以上となる改質処理が施される。
　これにより、配線の上面上に位置する第１絶縁膜の部分の表面に、第２絶縁膜が形成されるのを阻止することができる。その結果、配線の上面上に第２絶縁膜が形成されている場合と比較して、配線の上面上に位置する第２絶縁膜を起点としてクラックが発生するのを抑制することができる。
　また、配線を覆うように第１絶縁膜が形成された後に、第１絶縁膜を覆うように、第２絶縁膜となる溶液が塗布されて焼成される。これにより、第２絶縁膜となる溶液が配線に接するように塗布される場合と比べて、配線の変質を抑制して、半導体装置の信頼性を確保することができる。
　本開示に係る他の半導体装置の製造方法によれば、互いに隣り合う配線と配線との間に位置する第２絶縁膜の部分を残して、配線の上面上に位置する第２絶縁膜の部分が除去されて、第１絶縁膜に、酸素原子および水素原子の少なくともいずれかを１原子％以上含む改質層が形成される。これにより、配線の上面上に第２絶縁膜が形成されている場合と比較して、配線の上面上に位置する第２絶縁膜を起点としてクラックが発生するのを抑制することができる。
　また、配線を覆うように第１絶縁膜が形成された後に、第１絶縁膜を覆うように、第２絶縁膜となる溶液が塗布されて焼成される。これにより、第２絶縁膜となる溶液が配線に接するように塗布される場合と比べて、配線の変質を抑制して、半導体装置の信頼性を確保することができる。
　本開示に係る半導体装置は、本開示に係る一の半導体装置の製造方法または他の半導体装置の製造方法によって製造される半導体装置である。このため、配線の上面上に位置する第１絶縁膜の部分の表面に、第２絶縁膜は形成されていない。これにより、配線の上面上に第２絶縁膜が形成されている場合と比較して、配線の上面上に位置する第２絶縁膜を起点としてクラックが発生するのを抑制することができる。
　また、配線を覆うように第１絶縁膜が形成され、その第１絶縁膜を覆うように第２絶縁膜が形成されていることで、半導体装置の信頼性を確保することができる。
実施の形態１に係る半導体装置の製造方法の一工程を示す断面図である。 同実施の形態において、図１に示す工程の後に行われる工程を示す断面図である。 同実施の形態において、図２に示す工程の後に行われる工程を示す断面図である。 同実施の形態において、図３に示す工程の後に行われる工程を示す断面図である。 同実施の形態において、図４に示す工程の後に行われる工程（第１例を含む）を示す断面図である。 同実施の形態において、図５に示す工程の後に行われる工程（第１例を含む）を示す断面図である。 同実施の形態において、図６に示す工程の後に行われる工程（第１例を含む）を示す部分拡大断面図である。 同実施の形態において、図７に示す工程の後に行われる工程（第１例を含む）を示す断面図である。 同実施の形態において、図８に示す工程の後に行われる工程（第１例を含む）を示す断面図である。 同実施の形態において、第２例に係る半導体装置の製造方法の一工程を示す断面図である。 同実施の形態において、図１０に示す工程の後に行われる工程を示す断面図である。 同実施の形態において、図１１に示す工程の後に行われる工程を示す断面図である。 同実施の形態において、図１２に示す工程の後に行われる工程を示す断面図である。 実施の形態２に係る半導体装置の製造方法の一工程を示す断面図である。 同実施の形態において、図１４に示す工程の後に行われる工程を示す断面図である。 同実施の形態において、図１５に示す工程の後に行われる工程を示す断面図である。 実施の形態３に係る半導体装置を示す断面図である。
　実施の形態１．
　ここでは、ＳＯＧ膜となる溶液をはじく処理を含む半導体装置の製造方法の一例について説明する。なお、ＳＯＧ膜となる溶液は、単にＳＯＧとも称される。
　まず、図１に示すように、主面を有する基板３を用意する。基板３としては、たとえば、シリコン、ゲルマニウム、炭化ケイ素、インジウムリン、砒化ガリウム、サファイア、ダイヤモンドまたは珪素ガラスのような単一の基板３であってもよい。また、そのような単一の基板３の主面を覆うように、絶縁膜（図示せず）が形成されていてもよい。さらに、基板３の主面に、すでに、半導体素子等を含むデバイス構造（図示せず）が形成された状態の基板３でもよい。また、基板３の電気抵抗を制御する等のために、基板３に不純物（図示せず）が導入された基板３でもよい。
　次に、基板３に対して、必要に応じて洗浄処理を施す。次に、図２に示すように、基板３の主面を覆うように、金属配線となる金属膜２１を形成する。金属膜２１の形成方法としては、たとえば、スパッタ法が一般的であるが、スパッタ法に限られるものではない。
　次に、金属膜２１にマスク材２３を形成する。マスク材２３としては、たとえば、フォトレジストパターンがある。次に、マスク材２３をエッチングマスクとして、金属膜２１にエッチング処理を施す。その後、マスク材２３を除去する。これにより、図３に示すように、配線としての金属配線５が形成される。
　次に、図４に示すように、金属配線５を覆うように、基板３上に、第１絶縁膜としての第１シリコン窒化膜７を形成する。第１シリコン窒化膜７の形成方法としては、たとえば、プラズマＣＶＤ（Chemical　Vapor　Deposition）法、または、スパッタ法等がある。
　次に、図５に示すように、第１シリコン窒化膜７のうち、金属配線５の上面上に位置する第１シリコン窒化膜７の部分を露出し、他の領域に位置する第１シリコン窒化膜７の部分を覆うマスク材２５を形成する。次に、マスク材２５が形成された状態で、露出した第１シリコン窒化膜７の部分の表面に改質処理を施す。改質処理として、ここでは、第１シリコン窒化膜７の表面が、ＳＯＧ膜となる溶液をはじくようにする処理である。なお、この改質処理の具体的な処理手法については、後述する。
　図６に示すように、この改質処理によって、金属配線５の上面上に位置する第１シリコン窒化膜７の部分の表面には、改質層９が形成される。一方、マスク材２５によって、金属配線５の上面上以外の部分に位置する第１シリコン窒化膜７には、改質層９は形成されない。具体的には、互いに隣り合う金属配線５と金属配線５との間に位置する基板３の部分の上に位置する第１シリコン窒化膜７の部分の表面には、改質層９は形成されない。また、金属配線５の側面上に位置する第１シリコン窒化膜７の部分の表面にも、改質層９は形成されない。
　次に、スピンオングラス法によって、基板３に、ＳＯＧ膜となる溶液を塗布する。ＳＯＧ膜となる溶液は、ＳＯＧ膜となるシロキサン系の絶縁材料を、極性の大きいアルコール系の有機溶媒に溶解（含有）させた液体である。改質層９の表面が、ＳＯＧ膜となる溶液をはじく状態になっていることで、図７に示すように、改質層９に対する、ＳＯＧ膜となる溶液２７の接触角度θは、９０°以上になる。ＳＯＧ膜となる溶液２７は、基板３を回転させながら塗布される。このため、改質層９の表面では、ＳＯＧ膜となる溶液２７（液滴）は、遠心力によって基板３の外へ飛ばされることになる。接触角度θが９０°よりも小さい場合には、ＳＯＧ膜となる溶液２７を基板３の外へ十分に飛ばすことができなくなるおそれがある。
　一方、金属配線５の上面上以外の部分では、金属配線５に伴う段差を軽減するように、互いに隣り合う金属配線５と金属配線５との間の凹み等にＳＯＧ膜となる溶液２７が溜まることになる（図８参照）。
　次に、熱処理（焼成）を施すことにより、ＳＯＧ膜となる溶液２７（溶媒）が蒸発し、ＳＯＧ膜（絶縁膜）となる絶縁材料が固体化する。これにより、図８に示すように、第２絶縁膜としてのＳＯＧ膜１１が形成される。
　次に、図９に示すように、ＳＯＧ膜１１および改質層９（第１シリコン窒化膜７）に接するように、第３絶縁膜としての第２シリコン窒化膜１３を形成する。次に、必要に応じて、たとえば、第２金属配線等を含む多層配線構造（図示せず）が形成される。その後、基板３をダイシングする工程等を経て、半導体装置が、半導体チップとして完成する。
　上述した半導体装置の製造方法では、金属配線５の上面上に位置する第１シリコン窒化膜７に、ＳＯＧ膜となる溶液２７をはじく改質層９が形成される。これにより、金属配線５の上面上に位置する第１シリコン窒化膜７にＳＯＧ膜が形成されるのを抑制することができる。
　次に、ＳＯＧ膜となる溶液２７をはじく改質層９を形成する改質処理について、具体的に説明する。
　　（第１例）
　ここでは、改質処理の第１例として、たとえば、ＣＦ４、Ｃ２Ｆ６またはＣＨＦ３等のフッ素系ガスを用いたフッ素系プラズマ処理について説明する。
　図５に示す工程において、マスク材２５が形成された状態で、基板３（露出した第１シリコン窒化膜７）に、ＣＦ４、Ｃ２Ｆ６またはＣＨＦ３等のフッ素系ガスを使用したフッ素系プラズマ処理を施す。その後、マスク材２５を除去する。図６に示すように、この改質処理によって、金属配線５の上面上に位置する第１シリコン窒化膜７の部分の表面には、改質層９ａが形成される。改質層９ａには、１ａｔｏｍ％（原子百分率）以上のフッ素原子が含まれることになり、改質層９ａ（第１シリコン窒化膜７）の表面は、溶液２７をはじく状態（疎水性）となる。改質層９ａは、第１シリコン窒化膜７の一部である。
　一方、マスク材２５によって、互いに隣り合う金属配線５と金属配線５との間に位置する基板３の部分の上に位置する第１シリコン窒化膜７の部分には、フッ素原子は含まれない。また、金属配線５の側面上に位置する第１シリコン窒化膜７の部分にも、フッ素原子は含まれない。
　改質層９の表面が溶液２７をはじく状態（疎水性）になることで、ＳＯＧ膜となる溶液２７は、遠心力によって基板３の外へ飛ばされることになる。これにより、図８に示すように、金属配線の上面上に位置する第１シリコン窒化膜の表面にＳＯＧ膜１１が形成されるのを阻止することができる。その後、図９に示すように、第２シリコン窒化膜１３等を形成することによって、半導体装置（半導体チップ）が完成する。
　　（第２例）
　ここでは、改質処理の第２例として、シランカップリング処理について説明する。
　図１～図４に示す工程を経た後、図１０に示すように、マスク材２５が形成された状態で、基板３（露出した第１シリコン窒化膜７）を、蒸気またはガス状にしたシランカップリング剤に曝す処理を施す。その後、マスク材２５を除去する。図１１に示すように、この改質処理によって、金属配線５の上面上に位置する第１シリコン窒化膜７の部分の表面には、改質層９ｂが形成される。改質層９ｂには、１ａｔｏｍ％（原子百分率）以上の炭素原子が含まれることになり、改質層９ｂ（第１シリコン窒化膜７）の表面は疎水性（疎水基の付与）となる。改質層９ｂは、第１シリコン窒化膜７の一部である。
　一方、マスク材２５によって、互いに隣り合う金属配線５と金属配線５との間に位置する基板３の部分の上に位置する第１シリコン窒化膜７の部分には、炭素原子は含まれない。また、金属配線５の側面上に位置する第１シリコン窒化膜７の部分にも、炭素原子は含まれない。
　改質層９ｂの表面が溶液２７をはじく状態（疎水性）になることで、ＳＯＧ膜となる溶液２７は、遠心力によって基板３の外へ飛ばされることになる。これにより、図１２に示すように、金属配線の上面上に位置する第１シリコン窒化膜の表面にＳＯＧ膜１１が形成されるのを阻止することができる。その後、図１３に示すように、第２シリコン窒化膜１３等を形成することによって、半導体装置（半導体チップ）が完成する。
　上述した第１例および第２例を含む半導体装置の製造方法では、露出した第１シリコン窒化膜７の表面に、ＳＯＧ膜となる溶液２７をはじく処理が施される。このため、金属配線５の上面上に位置する第１シリコン窒化膜７の表面にＳＯＧ膜１１が形成されるのを阻止することができる。
　これにより、金属配線５の上面上に位置する第１シリコン窒化膜７の表面にＳＯＧ膜１１が形成されている場合と比較して、半導体装置としての半導体チップの状態で、半導体チップに対して側方から外力が作用した場合に、金属配線５の上面上に位置するＳＯＧ膜１１を起点としてクラックが発生するようなことが抑制される。
　また、金属配線５が第１シリコン窒化膜７によって覆われており、ＳＯＧ膜１１となる溶液２７が、金属配線５に接触することがない。これにより、金属配線５が第１シリコン窒化膜７によって覆われておらず、ＳＯＧ膜１１となる溶液２７が、金属配線５に接触する場合と比較して、金属配線５の抵抗上昇を防ぐことができる。これらの結果、半導体装置１としての信頼性を確保することができる。
　さらに、ＳＯＧ膜１１を形成することで金属配線５に伴う段差が軽減されて、金属配線５の上にさらに形成される第２金属配線（図示せず）等の段切れ等を抑制することができる。これにより、半導体装置の製造において、歩留まりの向上に寄与することができる。
　実施の形態２．
　ここでは、ＳＯＧ膜に化学的機械研磨（ＣＭＰ：Chemical　Mechanical　Polishing）処理を施す工程を含む半導体装置の製造方法の一例について説明する。
　まず、前述した図１～図４に示す工程と同様の工程を経た後、図１４に示すように、スピンオングラス法により、第１シリコン窒化膜７（金属配線５）を覆うように、ＳＯＧ膜となる溶液２７を基板３に塗布する。次に、熱処理（焼成）を施すことにより、ＳＯＧ膜となる溶液２７（溶媒）が蒸発し、ＳＯＧ膜となる絶縁材料が固体化する。これにより、第２絶縁膜としてのＳＯＧ膜１１が形成される。
　次に、基板３（ＳＯＧ膜１１）の表面に、化学的機械研磨処理を施す。化学的機械研磨処理では、基板３の表面と裏面とが平行であれば、基板３の表面に突出した部分から順に研磨される。また、第１シリコン窒化膜７を、化学的機械研磨処理のストッパーとして、化学的機械研磨処理を施す。
　これにより、図１５に示すように、第１シリコン窒化膜７の表面を覆うように形成されたＳＯＧ膜１１のうち、金属配線５の上面上に位置するＳＯＧ膜１１の部分が除去される。一方、互いに隣り合う金属配線５と金属配線５との間に形成されたＳＯＧ膜１１の表面は、金属配線５の上面上に位置する第１シリコン窒化膜７の表面（上面）を超えない高さになる。
　この化学的機械研磨処理では、金属配線５の上面上に位置するＳＯＧ膜１１の部分が除去されて、第１シリコン窒化膜７が露出する。露出した第１シリコン窒化膜７には改質層９ｃが形成される。改質層９ｃは、化学的機械研磨処理に使用する薬液と、第１シリコン窒化膜７との間で生じる化学的作用によって形成されることになる。改質層９ｃには、酸素原子および水素原子の少なくともいずれかの原子が、１ａｔｏｍ％（原子百分率）以上含まれる。
　一方、互いに隣り合う金属配線５と金属配線５との間に位置する第１シリコン窒化膜７の部分は、ＳＯＧ膜１１によって覆われていることで、改質層９ｃが形成されることはない。
　次に、図１６に示すように、第１シリコン窒化膜７およびＳＯＧ膜１１に接するように、第３絶縁膜としての第２シリコン窒化膜１３を形成する。次に、必要に応じて、たとえば、第２金属配線等を含む多層配線構造（図示せず）が形成される。その後、基板３をダイシングする工程等を経て、半導体装置が、半導体チップとして完成する。
　上述した半導体装置の製造方法では、金属配線５の上面上に位置する第１シリコン窒化膜７の表面にはＳＯＧ膜１１は残されていない。これにより、金属配線５の上面上に位置する第１シリコン窒化膜７の表面にＳＯＧ膜１１が形成されている場合と比較して、半導体装置としての半導体チップの状態で、半導体チップに対して側方から外力が作用した場合に、金属配線５の上面上に位置するＳＯＧ膜を起点としてクラックが発生するようなことが抑制される。
　また、第１シリコン窒化膜７の表面に改質層９ｃが形成されることで、第１シリコン窒化膜７（改質層９ｃ）の表面は、酸素原子または水素原子によって終端されることになる。これにより、機械研磨の場合と比較すると、第１シリコン窒化膜７と第２シリコン窒化膜１３との密着性が向上し、クラックの発生抑制に寄与することができる。
　また、金属配線５が第１シリコン窒化膜７によって覆われており、ＳＯＧ膜１１となる溶液２７が、金属配線５に接触することがない。これにより、金属配線５が第１シリコン窒化膜７によって覆われておらず、ＳＯＧ膜１１となる溶液２７が、金属配線５に接触する場合と比較して、金属配線５の抵抗上昇を防ぐことができる。これらの結果、半導体装置１としての信頼性を確保することができる。
　さらに、ＳＯＧ膜１１を形成することで金属配線５に伴う段差が軽減されて、金属配線５の上に形成される第２金属配線の段切れ等を抑制することができる。これにより、半導体装置の製造において、歩留まりの向上に寄与することができる。
　実施の形態３．
　ここでは、実施の形態１または実施の形態２において説明した半導体装置の製造方法によって製造された半導体装置の一例について説明する。
　図１７に示すように、基板３の主面に複数の金属配線５が形成されている。金属配線５のそれぞれは、互いに対向する両側面と上面とを有する。金属配線５の両側面および上面と、基板３の主面とを覆うように、第１シリコン窒化膜７が形成されている。金属配線５の上面上に位置する第１シリコン窒化膜７の表面には、改質層９が形成されている。
　改質層９として、改質層９ａ、改質層９ｂまたは改質層９ｃが形成されている。改質層９ａは、１ａｔｏｍ％（原子百分率）以上のフッ素原子を含む。改質層９ｂは、１ａｔｏｍ％（原子百分率）以上の炭素原子を含む。改質層９ｃは、１ａｔｏｍ％（原子百分率）以上の酸素原子および水素原子の少なくともいずれかの原子を含む。すなわち、改質層９は、フッ素原子、炭素原子、酸素原子および水素原子の少なくともいずれかの原子を、１ａｔｏｍ％（原子百分率）以上含む。
　互いに隣り合う金属配線５と金属配線５との間に位置する第１シリコン窒化膜７の部分には、改質層９は形成されていない。具体的には、金属配線５の側面上に位置する第１シリコン窒化膜７の部分には、改質層９は形成されていない。また、互いに隣り合う金属配線５と金属配線５との間の基板３の主面上に位置する第１シリコン窒化膜７の部分にも、改質層９は形成されていない。
　その改質層９（第１シリコン窒化膜７）の表面には、ＳＯＧ膜１１は形成されていない。互いに隣り合う金属配線５と金属配線５との間の凹みに、ＳＯＧ膜１１が形成されている。ＳＯＧ膜１１および改質層９を覆うように、第２シリコン窒化膜１３が形成されている。さらに、必要に応じて、第２シリコン窒化膜１３の表面上に、第２金属配線等の多層配線構造（図示せず）が形成されていてもよい。
　上述した半導体装置では、金属配線５の上面上に位置する第１シリコン窒化膜７の表面にはＳＯＧ膜１１は残されていない。これにより、金属配線５の上面上に位置する第１シリコン窒化膜７の表面にＳＯＧ膜１１が形成されている場合と比較して、半導体装置としての半導体チップの状態で、半導体チップに対して側方から外力が作用した場合に、金属配線５の上面上に位置するＳＯＧ膜を起点としてクラックが発生するようなことが抑制される。
　また、金属配線５が第１シリコン窒化膜７によって覆われており、ＳＯＧ膜１１となる溶液２７が、金属配線５に接触することがない。これにより、金属配線５が第１シリコン窒化膜７によって覆われておらず、ＳＯＧ膜１１となる溶液２７が、金属配線５に接触する場合と比較して、金属配線５の抵抗上昇を防ぐことができる。これらの結果、半導体装置１としての信頼性を確保することができる。
　さらに、ＳＯＧ膜１１を形成することで金属配線５に伴う段差が軽減されて、金属配線５の上にさらに形成される第２金属配線（図示せず）等の段切れ等を抑制することができる。これにより、半導体装置の製造において、歩留まりの向上に寄与することができる。
　なお、上述した各実施の形態で、金属配線５を覆う第１絶縁膜として、第１シリコン窒化膜７を例に挙げて説明した。第１絶縁膜としては、第１シリコン窒化膜７以外の絶縁膜が形成されている場合であっても、フッ素系プラズマ処理を施すことによって、１ａｔｏｍ％（原子百分率）以上のフッ素原子を含む改質層９ａが形成される。
　また、シランカップリング処理を施すことによって、１ａｔｏｍ％（原子百分率）以上の炭素原子を含む改質層９ｂが形成される。さらに、化学的機械研磨処理を施すことで、１ａｔｏｍ％（原子百分率）以上の酸素原子および水素原子の少なくともいずれかの原子を含む改質層９ｃが形成される。
　なお、改質層９は、たとえば、二次イオン質量分析（ＳＩＭＳ：Secondary　Ion　Mass　Spectrometry）、または、オージェ電子分光法（ＡＥＳ：Auger　Electron　Spectroscopy）によって確認することができる。また、ＳＯＧ膜となる溶液としては、絶縁材料を溶解させた液体を塗布し、焼成することによって絶縁膜を形成することができれば、シロキサン系の絶縁材料をアルコール系の有機溶媒に溶解（含有）させた液体に限られない。
　なお、各実施の形態において説明した半導体装置の製造方法等については、必要に応じて種々組み合わせることが可能である。
　今回開示された実施の形態は例示であってこれに制限されるものではない。本開示は上記で説明した範囲ではなく、請求の範囲によって示され、請求の範囲と均等の意味および範囲でのすべての変更が含まれることが意図される。
　本開示は、ＳＯＧ膜が形成される半導体装置に有効に利用される。
　１　半導体装置、３　基板、５　金属配線、７　第１シリコン窒化膜、９、９ａ、９ｂ、９ｃ　改質層、１１　ＳＯＧ膜、１３　第２シリコン窒化膜、２１　金属膜、２３　マスク材、２５　マスク材、２７　ＳＯＧ膜となる溶液。

Claims (11)

  1. 　主面を有する基板を用意する工程と、
    　前記基板の前記主面を覆うように、導電性膜を形成する工程と、
    　前記導電性膜をパターニングすることにより配線を形成する工程と、
    　前記配線を覆うように第１絶縁膜を形成する工程と、
    　前記第１絶縁膜のうち、前記配線の上面上に位置する前記第１絶縁膜の部分の表面に改質処理を施すことにより、改質層を形成する工程と、
    　前記配線を覆うように、前記基板の前記主面上に、スピンオングラス法により第２絶縁膜となる溶液を塗布し、焼成することにより、前記第２絶縁膜を形成する工程と、
    　前記改質層および前記第２絶縁膜を覆うように、前記基板の前記主面上に第３絶縁膜を形成する工程と
    を備え、
    　前記改質層を形成する工程では、前記第１絶縁膜に対する前記溶液の接触角度が９０°以上となる前記改質処理が施される、半導体装置の製造方法。
  2. 　前記溶液は、シロキサン系の絶縁材料を有機溶媒に溶解させた前記溶液である、請求項１記載の半導体装置の製造方法。
  3. 　前記改質層を形成する工程は、
    　前記第１絶縁膜のうち、前記配線の前記上面を覆う前記第１絶縁膜の部分を露出する態様で、前記第１絶縁膜上に被覆材を形成する工程と、
    　露出した前記第１絶縁膜の前記部分の表面に前記改質処理を施すことにより、前記改質層を形成する工程と、
    　前記被覆材を除去する工程と
    を含む、請求項１または２に記載の半導体装置の製造方法。
  4. 　前記改質層を形成する工程では、前記改質処理として、フッ素系ガスを用いて、前記第１絶縁膜にフッ素系プラズマ処理が施される、請求項１～３のいずれか１項に記載の半導体装置の製造方法。
  5. 　前記改質層を形成する工程では、フッ素原子を１原子％以上含む前記改質層が形成される、請求項４記載の半導体装置の製造方法。
  6. 　前記改質層を形成する工程では、前記改質処理として、前記第１絶縁膜にシランカップリング処理が施される、請求項１～３のいずれか１項に記載の半導体装置の製造方法。
  7. 　前記改質層を形成する工程では、炭素原子を１原子％以上含む前記改質層が形成される、請求項６記載の半導体装置の製造方法。
  8. 　主面を有する基板を用意する工程と、
    　前記基板の前記主面を覆うように、導電性膜を形成する工程と、
    　前記導電性膜をパターニングすることにより配線を形成する工程と、
    　前記配線を覆うように第１絶縁膜を形成する工程と、
    　前記第１絶縁膜を覆うように、前記基板の前記主面上に、スピンオングラス法により第２絶縁膜となる溶液を塗布し、焼成することにより、前記第２絶縁膜を形成する工程と、
    　前記第２絶縁膜に化学的機械研磨処理を施すことにより、互いに隣り合う前記配線と前記配線との間に位置する前記第２絶縁膜の部分を残して、前記配線の上面上に位置する前記第２絶縁膜の部分を除去する工程と
    を備え、
    　前記配線の前記上面上に位置する前記第２絶縁膜の部分を除去する工程では、前記第１絶縁膜に、酸素原子および水素原子の少なくともいずれかを１原子％以上含む改質層が形成される、半導体装置の製造方法。
  9. 　前記溶液は、シロキサン系の絶縁材料を有機溶媒に溶解させた前記溶液である、請求項８記載の半導体装置の製造方法。
  10. 　主面を有する基板と、
    　前記基板の前記主面上に形成され、それぞれ対向する両側面および上面を有する複数の配線と、
    　複数の前記配線を覆うように形成された第１絶縁膜と、
    　前記第１絶縁膜のうち、複数の前記配線の前記上面の上に位置する前記第１絶縁膜の部分に形成された改質層と、
    　互いに隣り合う前記配線と前記配線との間の段差を埋め込むように形成された第２絶縁膜と、
    　前記改質層および前記第２絶縁膜に接するように形成された第３絶縁膜と
    を備え、
    　前記改質層は、フッ素原子、炭素原子、酸素原子および水素原子から選ばれる少なくともいずれかを、１原子％以上含む、半導体装置。
  11. 　前記第２絶縁膜は、前記改質層の上面を超えないように形成された、請求項１０記載の半導体装置。
PCT/JP2022/009757 2022-03-07 2022-03-07 半導体装置の製造方法および半導体装置 WO2023170751A1 (ja)

Priority Applications (2)

Application Number Priority Date Filing Date Title
PCT/JP2022/009757 WO2023170751A1 (ja) 2022-03-07 2022-03-07 半導体装置の製造方法および半導体装置
JP2022550241A JPWO2023170751A1 (ja) 2022-03-07 2022-03-07

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
PCT/JP2022/009757 WO2023170751A1 (ja) 2022-03-07 2022-03-07 半導体装置の製造方法および半導体装置

Publications (1)

Publication Number Publication Date
WO2023170751A1 true WO2023170751A1 (ja) 2023-09-14

Family

ID=87936363

Family Applications (1)

Application Number Title Priority Date Filing Date
PCT/JP2022/009757 WO2023170751A1 (ja) 2022-03-07 2022-03-07 半導体装置の製造方法および半導体装置

Country Status (2)

Country Link
JP (1) JPWO2023170751A1 (ja)
WO (1) WO2023170751A1 (ja)

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS6376351A (ja) * 1986-09-18 1988-04-06 Nec Corp 多層配線の形成方法
US6166439A (en) * 1997-12-30 2000-12-26 Advanced Micro Devices, Inc. Low dielectric constant material and method of application to isolate conductive lines
JP2005109452A (ja) * 2003-09-12 2005-04-21 Toshiba Corp 半導体装置の製造方法

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS6376351A (ja) * 1986-09-18 1988-04-06 Nec Corp 多層配線の形成方法
US6166439A (en) * 1997-12-30 2000-12-26 Advanced Micro Devices, Inc. Low dielectric constant material and method of application to isolate conductive lines
JP2005109452A (ja) * 2003-09-12 2005-04-21 Toshiba Corp 半導体装置の製造方法

Also Published As

Publication number Publication date
JPWO2023170751A1 (ja) 2023-09-14

Similar Documents

Publication Publication Date Title
JP4557479B2 (ja) フォーミングガスプラズマを用いたフォトレジスト除去プロセス
US6331480B1 (en) Method to improve adhesion between an overlying oxide hard mask and an underlying low dielectric constant material
CN107230660B (zh) 半导体装置的制造方法
KR20030051720A (ko) 이중 상감 구조의 에칭 방법
US7855138B2 (en) Semiconductor device and method for manufacturing the same
US6379782B2 (en) Semiconductor device formed with metal wiring on a wafer by chemical mechanical polishing, and method of manufacturing the same
US8962484B2 (en) Method of forming pattern for semiconductor device
KR0179289B1 (ko) 금속배선 형성방법
US20200381252A1 (en) Multi-layer mask and method of forming same
JP3386438B2 (ja) 二次元波形構造の製造方法
US6645864B1 (en) Physical vapor deposition of an amorphous silicon liner to eliminate resist poisoning
JP2004273483A (ja) 配線構造の形成方法
WO2023170751A1 (ja) 半導体装置の製造方法および半導体装置
JP3781729B2 (ja) 半導体装置の製造方法
US7196002B2 (en) Method of making dual damascene with via etch through
US7622331B2 (en) Method for forming contacts of semiconductor device
JPWO2008120348A1 (ja) 半導体装置の製造方法
KR20090024854A (ko) 반도체 소자의 금속배선 및 그 형성방법
US6340638B1 (en) Method for forming a passivation layer on copper conductive elements
JPH08181146A (ja) 半導体装置の製造方法
CN116230652A (zh) 半导体器件及其制造方法和刻蚀方法
KR100509434B1 (ko) 포토레지스트 점착성 개선 방법
US20030039845A1 (en) Semiconductor device formed with metal wiring on a wafer by chemical mechanical polishing, and method of manufacturing the same
KR0135844B1 (ko) 반도체 장치의 다층 배선방법
TW202303840A (zh) 電子裝置及其製作方法

Legal Events

Date Code Title Description
WWE Wipo information: entry into national phase

Ref document number: 2022550241

Country of ref document: JP

121 Ep: the epo has been informed by wipo that ep was designated in this application

Ref document number: 22930737

Country of ref document: EP

Kind code of ref document: A1