KR100623596B1 - 반도체소자의 콘택 형성 방법 - Google Patents

반도체소자의 콘택 형성 방법 Download PDF

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Abstract

본 발명은 SOG막을 이용한 반도체소자의 콘택 형성 방법에 관한 것으로, 이를 위한 본 발명은 반도체기판상에 다수의 하층 금속배선을 형성하는 단계, 상기 하층 금속배선상에 적층구조의 SOG계 절연막을 형성하는 단계, 상기 SOG계 절연막을 선택적으로 식각하여 상기 하층 금속배선의 소정 부분이 노출되는 콘택홀을 형성하는 단계, 상기 콘택홀에 O3를 이용한 표면처리를 실시하여 상기 콘택홀에 산화막을 형성하는 단계, 및 상기 산화막을 식각하면서 노출되는 상기 하층금속배선상에 상층 금속배선을 형성하는 단계를 포함하여 이루어진다.
본 발명은 콘택홀 형성후 O3-UV 처리하여 산화막을 형성하므로써 SOG막의 아웃가싱 소스의 확산을 방지하여 콘택홀의 안정성을 확보할 수 있다.
층간절연막, 콘택, SOG, 금속배선, UV

Description

반도체소자의 콘택 형성 방법{METHOD FOR FORMING CONTACT OF SEMICONDUCTOR DEVICE}
도 1은 종래기술의 일예에 따른 반도체소자의 콘택 형성 방법을 도시한 도면,
도 2는 종래기술의 다른 예에 따른 반도체소자의 콘택 형성 방법을 도시한 도면,
도 3a 내지 도 3b는 본 발명의 실시예에 따른 반도체소자의 콘택 형성 방법을 도시한 도면.
*도면의 주요 부분에 대한 부호의 설명
21 : 반도체기판 22 : 하층 금속배선
23a : 하부산화막 23b : SOG계 절연막
23c : 상부산화막 24 : 산화막
25 : 상층 금속배선
본 발명은 반도체 소자의 제조 방법에 관한 것으로, 특히 층간절연막의 안정성을 확보하면서 콘택저항을 개선시키도록 한 반도체소자의 콘택 형성 방법에 관한 것이다.
최근에 반도체 소자의 고집적화에 따라 고단차의 좁은 간격의 패턴사이를 내부 공극없이 절연막으로 채우고, 상기 절연막의 매립에 따른 단차를 줄이는 평탄화기술은 반도체소자의 제조에 있어 중요한 기술 중 하나로 대두되고 있다.
일반적으로 고단차의 좁은 패턴(Pattern) 사이를 매립하기 위하여 화학적기상증착법(Chemical Vapor Deposition; CVD)을 이용한 BPSG(Boro Phosphorous Silicate Glass), 고밀도플라즈마 화학기상증착법(High Density Plasma Chemical Vapor Deposition; HDP CVD)을 이용한 산화막, SOG(Spin On Glass)를 사용한다.
BPSG막을 사용하는 경우, 막 안정성, 갭필한계성 및 고온열처리에 의한 한계성이 있으며, 상기 SOG를 이용하는 경우, 미세패턴 매립 특성이 우수하나 고온공정에서 크랙(Crack)이 발생되고, 작은 패턴크기에서는 평탄도와 절연막이 이루는 각도가 우수하나 현재 사용되고 있는 DRAM의 셀블록(Cell block)과 같은 넓은 패턴에서는 전체 단차를 낮추지 못하는 단점이 있다.
종래 금속패턴간 절연막으로서 IMD(Inter Metal Dielectric)를 적용하는 경우, 고밀도플라즈마산화막(HDP Oxide)을 증착한 후 화학적기계적연마(Chemical Mechanical Polishing; CMP)하여 IMD막을 평탄화하였다.
도 1은 종래기술의 일예에 따른 반도체소장의 콘택 형성 방법을 간략히 도시한 도면으로서, 반도체 기판(11)상에 다수의 하층 금속배선(12)을 형성한 후, 하층 금속배선(12)간 절연을 위한 IMD막으로서 고밀도플라즈마산화막(13)을 형성한다. 계속해서, 고밀도플라즈마산화막(13)을 화학적기계적연마하여 평탄화한 후, 평탄화된 고밀도플라즈마산화막(13)을 선택적으로 식각하여 후속 하층 금속배선(12)과 상층 금속배선의 접속을 위한 콘택홀(14)을 형성한다. 후속 공정으로 콘택홀(14)에 상층 금속배선 물질을 증착 및 패터닝하여 하층 금속배선(12)과 접속되는 상층 금속배선을 형성한다.
그러나, 이러한 고밀도플라즈마산화막(13)을 이용하는 경우, 안정된 공정을 구현할 수 있지만 고밀도플라즈마산화막(13)의 증착 및 화학적기계적연마 공정 모두 비용부담이 큰 문제점이 있다.
이러한 문제점을 해결하기 위해 자체 평탄화가 가능한 SOG계열의 절연막을 IMD로 적용하였다.
도 2는 종래기술의 다른 예에 따른 반도체소자의 콘택 형성 방법을 도시한 도면으로서, 반도체 기판(11)상에 다수의 하층 금속배선(12)을 형성한 후, 하층 금속배선(12)간 절연을 위한 IMD막으로서 SOG계 절연막을 보호하는 하부보호막(13a)을 형성한다. 계속해서, 하부보호막(13a)상에 SOG계 절연막(13b)을 형성하고, SOG막(13b)상에 상부보호막(13c)을 형성한다. 여기서, 상부보호막(13c)도 하부보호막 (13a)과 동일한 작용을 한다.
종래기술의 일예와 다르게 SOG계 절연막(13b)은 자체 평탄화가 가능하므로, 평탄화를 위한 화학적기계적연마 공정을 실시할 필요가 없다.
상부보호막(13c), SOG계 절연막(13b) 및 하부보호막(13a)을 선택적으로 식각하여 하층 금속배선(12)의 소정 부분을 노출시키는 후속 하층 금속배선(12)과 상층 금속배선의 접속을 위한 콘택홀을 형성한다. 후속 공정으로 콘택홀에 상층 금속배선 물질을 증착 및 패터닝하여 하층 금속배선(12)과 접속되는 상층 금속배선(15)을 형성한다.
그러나, SOG계열의 절연막(13b)을 이용할 경우, SOG계 절연막(13b)에서 아웃가싱(Outgassing)에 의한 소스 즉, 수분(H2O)나 수소(H)가 공기중의 산소와 결합하여 콘택홀에 증착되는 상층 금속배선(15)의 증착을 방해하며 하부에 보이드(16)가 형성되면서 상하층 금속배선간 저항을 증가시키는 문제점이 있다.
본 발명은 상기 종래기술의 문제점을 해결하기 위해 안출한 것으로서, 공정에 소요되는 비용을 절감하면서 안정된 콘택을 형성하고 콘택저항을 감소시키는데 적합한 반도체소자의 콘택 형성 방법을 제공하는데 그 목적이 있다.
상기 목적을 달성하기 위한 본 발명의 콘택 형성 방법은 반도체기판상에 다수의 하층 금속배선을 형성하는 단계, 상기 하층 금속배선상에 적층구조의 SOG계 절연막을 형성하는 단계, 상기 SOG계 절연막을 선택적으로 식각하여 상기 하층 금 속배선의 소정 부분이 노출되는 콘택홀을 형성하는 단계, 상기 콘택홀에 O3를 이용한 표면처리를 실시하여 상기 콘택홀에 산화막을 형성하는 단계, 및 상기 산화막을 식각하면서 노출되는 상기 하층금속배선상에 상층 금속배선을 형성하는 단계를 포함하여 이루어짐을 특징으로 한다.
바람직하게, 상기 표면처리하여 산화막을 형성하는 단계는 상기 O3와 더불어 O2, N2, Ar 중 어느 하나의 가스와 50W∼3KW의 파워를 이용하여 5초 이상 진행되는 것을 특징으로 한다.
바람직하게, 상기 상층 금속배선을 형성하는 단계는 Ar 또는 He 중 어느 하나의 비활성가스의 플라즈마를 이용하여 바이어스전압을 100W∼2kW로 인가하면서 상기 산화막을 식각함과 동시에 1KW∼3KW의 전압을 인가하여 상기 하층금속배선상에 상기 상층 금속배선을 형성하는 단계로 이루어짐을 특징으로 한다.
이하, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예를 첨부 도면을 참조하여 설명하기로 한다.
도 3a 내지 도 3b는 본 발명의 실시예에 따른 반도체소자의 콘택 형성 방법을 도시한 도면이다.
도 3a에 도시된 바와 같이, 반도체 기판(21)상에 다수의 하층 금속배선(22)을 형성한 후, 하층 금속배선(22)간 절연을 위한 절연막이면서 후속 SOG계 절연막의 주위를 보호하는 하부보호막(23a)을 형성한다. 계속해서, 하부보호막(23a)상에 SOG계 절연막(23b)을 형성하고, SOG계 절연막(23b)상에 상부보호막(23c)을 형성한다. 여기서, SOG계 절연막(23b)은 자체 평탄화가 가능하므로 SOG계 절연막(23b)상에 형성되는 상부보호막(23c)은 평탄화를 위한 화학적기계적연마 공정을 실시할 필요가 없어 공정에 소요되는 비용을 절감할 수 있다.
계속해서, 상부보호막(23c), SOG계 절연막(23b) 및 하부보호막(23a)을 선택적으로 식각하여 후속 하층 금속배선(22)과 상층 금속배선의 접속을 위한 콘택홀을 형성하고, 콘택홀에 O3를 이용한 UV(Ultra Violet) 처리를 진행하여 콘택홀의 내벽에 얇은 산화막(이하 'UV-산화막'이라 약칭함)(24)을 형성한다.
이러한 UV-산화막(24)은 SOG계 절연막(23b)에서 나오는 아웃가싱 소스의 표면 확산을 차단하는데, 이를 자세히 설명하면 다음과 같다.
콘택홀 형성후 O3를 이용한 UV 처리를 할 경우, SOG계 절연막(23b)에서 아웃가싱의 소스인 수소 이온(H)이나 수분(H2O)이 외부로 노출될 때, 수소 이온은 O3에 의해 H2O를 형성하고, 이와 함께 100℃∼200℃의 UV처리로 H2O를 제거하면서 콘택홀의 표면을 얇은 UV-산화막(24)으로 변화시킨다. 물론, 아웃가싱의 소스인 수분(H2O)도 100℃∼200℃의 UV처리로 제거된다.
상기 O3를 이용한 UV 처리는, O3와 더불어 O2, N2, Ar 중 어느 하나의 가스와 50W∼3KW의 파워를 이용하여 5초∼10초동안 진행되며, UV-산화막(24)은 10Å∼100Å의 두께로 형성된다.
UV-산화막(24) 형성후, 후처리로서 UV-산화막(24) 주위를 HF 또는 BOE 중 어느 하나의 습식용액을 이용하여 세정한다.
도 3b에 도시된 바와 같이, UV-산화막(24)을 선택적으로 식각하면서 하층 금속배선(25)을 증착하는 스퍼터-식각(Sputter-Etch) 공정을 실시한다. 다시 말하면, Ar 또는 He 중 어느 한 비활성가스의 플라즈마를 이용하여 반도체기판(21)에 100W∼2kW의 바이어스전압을 2초∼10초동안 인가하면서 하층 금속배선(22) 상부의 UV-산화막(24)을 식각하여 콘택홀의 내벽에만 UV-산화막(24a)을 잔류시키고, 동시에 1KW∼3KW의 소스전압을 인가하면서 하층 금속배선(22)에 접하는 상층 금속배선(25)을 증착한다.
이와 같이, UV-산화막(24)을 식각하면서 상층 금속배선(25)을 증착하면 콘택저항을 낮출 수 있다.
본 발명의 기술 사상은 상기 바람직한 실시예에 따라 구체적으로 기술되었으나, 상기한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술 사상의 범위 내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다.
상술한 바와 같은 본 발명의 콘택 형성 방법은 자체 평탄화가 가능한 SOG막을 이용하여 비용을 감소시키며, 콘택홀에 O3-UV 처리하여 얇은 산화막을 형성하므로써 SOG막의 아웃가싱 소스의 표면 확산을 방지하여 콘택의 안정성을 향상시킬 수 있다.
그리고, 콘택홀의 산화막을 식각하면서 금속배선을 증착하므로써 콘택저항을 감소시킬 수 있는 효과가 있다.

Claims (6)

  1. 반도체소자의 제조 방법에 있어서,
    반도체기판상에 다수의 하층 금속배선을 형성하는 단계;
    상기 하층 금속배선상에 적층구조의 SOG계 절연막을 형성하는 단계;
    상기 SOG계 절연막을 선택적으로 식각하여 상기 하층 금속배선의 소정 부분이 노출되는 콘택홀을 형성하는 단계;
    상기 콘택홀에 O3를 이용한 표면처리를 실시하여 상기 콘택홀에 산화막을 형성하는 단계;
    상기 산화막을 식각하면서 노출되는 상기 하층금속배선상에 상층 금속배선을 형성하는 단계
    를 포함하여 이루어짐을 특징으로 하는 반도체소자의 콘택 형성 방법.
  2. 제 1 항에 있어서,
    상기 표면처리하여 산화막을 형성하는 단계는,
    상기 O3와 더불어 O2, N2, Ar 중 어느 하나의 가스와 50W∼3KW의 파워를 이용하여 5초∼10초동안 진행되는 것을 특징으로 하는 반도체소자의 콘택 형성 방법.
  3. 제 1 항에 있어서,
    상기 산화막은 10Å∼100Å의 두께로 형성되는 것을 특징으로 하는 반도체소자의 콘택 형성 방법.
  4. 제 1 항에 있어서,
    상기 산화막 형성후,
    상기 산화막의 주위를 HF 또는 BOE 중 어느 하나의 습식용액을 이용하여 세정하는 단계를 더 포함하는 것을 특징으로 하는 반도체소자의 콘택 형성 방법.
  5. 제 1 항에 있어서,
    상기 상층 금속배선을 형성하는 단계는,
    Ar 또는 He 중 어느 하나의 비활성가스의 플라즈마를 이용하여 바이어스전압을 100W∼2kW로 2초∼10초동안 인가하면서 상기 산화막을 식각함과 동시에 1KW∼3KW의 소스전압을 인가하여 상기 하층금속배선상에 상기 상층 금속배선을 형성하는 단계로 이루어짐을 특징으로 하는 반도체소자의 콘택 형성 방법.
  6. 제 1 항에 있어서,
    상기 SOG계 절연막의 상하부에 상기 SOG계 절연막을 보호하기 위한 산화막이 형성되는 것을 특징으로 하는 반도체소자의 콘택 형성 방법.
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